JPS6049354B2 - 事象発生記録方式 - Google Patents
事象発生記録方式Info
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- JPS6049354B2 JPS6049354B2 JP51103646A JP10364676A JPS6049354B2 JP S6049354 B2 JPS6049354 B2 JP S6049354B2 JP 51103646 A JP51103646 A JP 51103646A JP 10364676 A JP10364676 A JP 10364676A JP S6049354 B2 JPS6049354 B2 JP S6049354B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/3476—Data logging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/86—Event-based monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Description
【発明の詳細な説明】
この発明はディジタル型電子計算機において動作するプ
ログラムの命令の種類や、ディジタル型電子計算機内で
発生する状態変化などの事象の発生回数のデータを自動
的に収集する方式に関する。
ログラムの命令の種類や、ディジタル型電子計算機内で
発生する状態変化などの事象の発生回数のデータを自動
的に収集する方式に関する。
近年、電子計算機の利用技術が複雑化、多様化するに従
い、処理の高速化を目指し、電子計算機・で動作するプ
ログラムの性能や、電子計算機自身の性能を向上させる
方策が種々検討されている。
い、処理の高速化を目指し、電子計算機・で動作するプ
ログラムの性能や、電子計算機自身の性能を向上させる
方策が種々検討されている。
プログラムの性能を含めた電子計算機システムの性能向
上をはかるためには、現状での性能を的確に把握する必
要がある。このために、電子計算機フシステムの性能測
定が行なわれつゝある。ところで、従来の性能測定方法
は、市販のカウンタを使用し、その接続端子を電子計算
機内部の論理カードの信号ピンに接続して、実行命令数
やメモリ・リクエスト数などの情報を収集する方法が採
られてきた。しかしながらこのような方法では、測定端
子の接続を誤ると収集した情報は無意味になり、また一
度に多数の情報が得られないし、さらに多種類の情報を
得るためには同一処理を何度も繰り返さねばならないな
どの問題があつた。さらに論理回路のＬＳＩ化が進むに
従い、必要とする信号ピンがカードの端子に出なくなる
ために上記方法では測定が不可能になつたり、多数のカ
ウンタを電子計算機内に内蔵できないなどの問題が予想
される。従つて本発明の目的は、電子計算機システムの
性能測定を、その電子計算機システムの動作に影響を及
ぼすことなく、多種類の性能データを自動的に収集する
方式を提供することにある。
上をはかるためには、現状での性能を的確に把握する必
要がある。このために、電子計算機フシステムの性能測
定が行なわれつゝある。ところで、従来の性能測定方法
は、市販のカウンタを使用し、その接続端子を電子計算
機内部の論理カードの信号ピンに接続して、実行命令数
やメモリ・リクエスト数などの情報を収集する方法が採
られてきた。しかしながらこのような方法では、測定端
子の接続を誤ると収集した情報は無意味になり、また一
度に多数の情報が得られないし、さらに多種類の情報を
得るためには同一処理を何度も繰り返さねばならないな
どの問題があつた。さらに論理回路のＬＳＩ化が進むに
従い、必要とする信号ピンがカードの端子に出なくなる
ために上記方法では測定が不可能になつたり、多数のカ
ウンタを電子計算機内に内蔵できないなどの問題が予想
される。従つて本発明の目的は、電子計算機システムの
性能測定を、その電子計算機システムの動作に影響を及
ぼすことなく、多種類の性能データを自動的に収集する
方式を提供することにある。
本発明は、収集する各事象対応にカウンタと、同じく各
事象対応に記憶位置を有する記憶装置を具備する。
事象対応に記憶位置を有する記憶装置を具備する。
そして収集する事象が発生すると、該事象に対応するカ
ウンタの内容をカウントアップし、該事象の発生回数を
記録する。カウンタにオーバーフローが生じる毎にそれ
に対応する記憶位置の内容に一定数加算する。これによ
つて、対応する記憶位置とカウンタの内容とから各事象
の発生回数を知ることができる。本発明によれば、電子
計算機システムの動作に影響を及ぼすことなく性能デー
タを収集できる。
ウンタの内容をカウントアップし、該事象の発生回数を
記録する。カウンタにオーバーフローが生じる毎にそれ
に対応する記憶位置の内容に一定数加算する。これによ
つて、対応する記憶位置とカウンタの内容とから各事象
の発生回数を知ることができる。本発明によれば、電子
計算機システムの動作に影響を及ぼすことなく性能デー
タを収集できる。
またカウンタと記憶位置の組合わせから、次の効果が期
待できる。まず、カウンタ部の１個当りのビット数が少
なくなり、同一面積当り多数のカウンタが実装できる。
また、カウンタとメモリを組．合わせることにより、多
数回の計数ができる。さらにカウンタ部は高速論理の速
度に追従できる。以下本発明を一実施例によつて詳細に
説明する。第１図は本発明の一実施例を示す。
待できる。まず、カウンタ部の１個当りのビット数が少
なくなり、同一面積当り多数のカウンタが実装できる。
また、カウンタとメモリを組．合わせることにより、多
数回の計数ができる。さらにカウンタ部は高速論理の速
度に追従できる。以下本発明を一実施例によつて詳細に
説明する。第１図は本発明の一実施例を示す。
第１図にお！いて、一般的な電子計算機システム１００
に本発明の特徴である制御装置９１０が設けられ、この
制御装置９１０に監視用電子計算機システム９００が接
続されている。電子計算機システム１００は大きく分け
ると図に示すようなユニットおよびク付属装置の集合と
なる。図中、２００は命令ユニット（以下１Ｕと略す）
であり、命令の先取り、解釈、各ユニットへの指令、割
込み動作を行なう。３００は実行ユニット（以下ＥＵと
略す）であり、ＩＵ２ＯＯで解読した命令の演算を行な
う。４００は記憶制御ユニット（以下ＳＣＵと略す）で
あり、高速小容量の緩衝記憶装置（バッファ・メモリ装
置）を有し主記憶装置、入出力制御装置への参照を制御
する。
に本発明の特徴である制御装置９１０が設けられ、この
制御装置９１０に監視用電子計算機システム９００が接
続されている。電子計算機システム１００は大きく分け
ると図に示すようなユニットおよびク付属装置の集合と
なる。図中、２００は命令ユニット（以下１Ｕと略す）
であり、命令の先取り、解釈、各ユニットへの指令、割
込み動作を行なう。３００は実行ユニット（以下ＥＵと
略す）であり、ＩＵ２ＯＯで解読した命令の演算を行な
う。４００は記憶制御ユニット（以下ＳＣＵと略す）で
あり、高速小容量の緩衝記憶装置（バッファ・メモリ装
置）を有し主記憶装置、入出力制御装置への参照を制御
する。
また、仮想アドレスの実アドレスへの変換も行なう。５
００は主記憶装置（以下ＭＳと略す）、６００は入出力
制御装置（以下１０Ｃと略す）である。７００は保守制
御ユニット（以下ＭＣＵと略す）であり、システム全ｊ
体の保守機能を有する。
００は主記憶装置（以下ＭＳと略す）、６００は入出力
制御装置（以下１０Ｃと略す）である。７００は保守制
御ユニット（以下ＭＣＵと略す）であり、システム全ｊ
体の保守機能を有する。
８００は操作パネル制御ユニット（以下ＰＮＬと略す）
であり、表示ランプ、操作ボタンの制御を行なう。
であり、表示ランプ、操作ボタンの制御を行なう。
命令の実行は、公知の通り、ＭＳ５ＯＯから命令が読出
されＩＵ２ＯＯで命令の解釈がなされ、演算に必要な情
報は？ＩＵ２ＯＯがＭＳ５ＯＯから読出して準備した後
、ＥＵ３ＯＯで加算、減算などの演算が行なわれる。演
算結果は、ＳＣＵ４ＯＯを介してＭＳ５ＯＯに書込まれ
る。このような電子計算機システムにおいて、゛ＭＣＵ
７ＯＯ内に制御装置９１０が付加され、この制御装置９
１０に監視用電子計算機システム９００が接続されてい
る。
されＩＵ２ＯＯで命令の解釈がなされ、演算に必要な情
報は？ＩＵ２ＯＯがＭＳ５ＯＯから読出して準備した後
、ＥＵ３ＯＯで加算、減算などの演算が行なわれる。演
算結果は、ＳＣＵ４ＯＯを介してＭＳ５ＯＯに書込まれ
る。このような電子計算機システムにおいて、゛ＭＣＵ
７ＯＯ内に制御装置９１０が付加され、この制御装置９
１０に監視用電子計算機システム９００が接続されてい
る。
制御装置９１０は電子計算機システム１００内の各種事
象の発生を記録収集し、監視用電子計算機システム９０
０がさらにこの記録収集情報を自動的に収集する。監視
用電子計算機システム９００は、処理装置（以下ＣＰＵ
と略す）９２０、主記憶装置（以下ＬＳと略す）９３０
、コンソール入出力装置９４０や補助記憶装置９５０で
構成される。ＣＰＵ９２Ｏは小型電子計算機、あるいは
第１図の電子計算機システム１００と同程度のものでも
よい。第２図は第１図のＭＣＵ７ＯＯ内の制御装置９１
０の一部を示す。
象の発生を記録収集し、監視用電子計算機システム９０
０がさらにこの記録収集情報を自動的に収集する。監視
用電子計算機システム９００は、処理装置（以下ＣＰＵ
と略す）９２０、主記憶装置（以下ＬＳと略す）９３０
、コンソール入出力装置９４０や補助記憶装置９５０で
構成される。ＣＰＵ９２Ｏは小型電子計算機、あるいは
第１図の電子計算機システム１００と同程度のものでも
よい。第２図は第１図のＭＣＵ７ＯＯ内の制御装置９１
０の一部を示す。
第２図は命令の出現頻度を収集する例に基いて説明され
るが、勿論、他の事象、例えばメモリ・リクエスト、Ｅ
Ｕビジー時間、バッファ・キャンセルなども同様な方法
で収集できる。また、命令の出現頻度と他の事象とを同
時に収集することもできる。第２図において実線はデー
タ線を、点線は制御線を表わす。さて、動作制御部６０
は監視用電子計算機システム９００のＣＰＵ９２Ｏに接
続され、ＣＰＵ９２Ｏから送出される指令を解釈し、ま
た他の各部を制御する。
るが、勿論、他の事象、例えばメモリ・リクエスト、Ｅ
Ｕビジー時間、バッファ・キャンセルなども同様な方法
で収集できる。また、命令の出現頻度と他の事象とを同
時に収集することもできる。第２図において実線はデー
タ線を、点線は制御線を表わす。さて、動作制御部６０
は監視用電子計算機システム９００のＣＰＵ９２Ｏに接
続され、ＣＰＵ９２Ｏから送出される指令を解釈し、ま
た他の各部を制御する。
時間制御部１０には電子計算機システム１００内の各ユ
ニットから収集すべき事象信号１と、各事象に対応して
この事象信号１の有効無効を示す信号２とが与えられる
。本例においては命令の出現頻度を収集するものである
から、ＥＵ３ＯＯより命令コード数だけの事象信号が与
えられている。時間制御部１０はこの事象信号１を整．
形し、一定時間長の波形に変換することを主な機能とし
ている。事象発生信号１は各事象により、その信号波形
の接続時間が異なる。接続時間が不揃いであつたり、余
りにも短かすぎると以後の制御が複雑となるため、事象
信号を短縮又は伸長して一定時間パルス巾に整形する。
こうして整形された事象信号１は信号１１としてアドレ
ス計算部２０へ与えられる。一方、カウンタ部３０は各
事象に対応したカウンタを有しており、記憶部４０もま
た各事象に対応した記憶位置を有する。
ニットから収集すべき事象信号１と、各事象に対応して
この事象信号１の有効無効を示す信号２とが与えられる
。本例においては命令の出現頻度を収集するものである
から、ＥＵ３ＯＯより命令コード数だけの事象信号が与
えられている。時間制御部１０はこの事象信号１を整．
形し、一定時間長の波形に変換することを主な機能とし
ている。事象発生信号１は各事象により、その信号波形
の接続時間が異なる。接続時間が不揃いであつたり、余
りにも短かすぎると以後の制御が複雑となるため、事象
信号を短縮又は伸長して一定時間パルス巾に整形する。
こうして整形された事象信号１は信号１１としてアドレ
ス計算部２０へ与えられる。一方、カウンタ部３０は各
事象に対応したカウンタを有しており、記憶部４０もま
た各事象に対応した記憶位置を有する。
アドレス計算部２０は時間制御部１０からの事象発生信
号１１に応動してこの信号をデコードし、該事象に対応
したカウンタ部３０のカウンタアドレス２２を作る。こ
のアドレス信号２２によりカウンタ部３０の所定の−カ
ウンタが１だけカウントアップされる。各カウンタはｅ
ビットからなり、２′−１回までの各事象の発生を計数
することができ、電子計算機システム１００と等しいマ
シン・サイクル・タイムで動作する。′ビットのカウン
タがオーバーフローしたときには、その旨が信号３１に
より動作制御部６０に報告される。このとき、動作制御
部６０は信号６６に２ｅの値をのせ、オーバーフローを
起したカウンタと同一アドレスの記憶部４０の内容を線
４１に読出し、２′を加える動作を信号６７によつて加
算器５０に指令する。そのアドレスは線２１から与えら
れ、書込み信号、読出し信号はそれぞれ線８５および８
７から与えられる。記憶部４０は通常のメモリ・アクセ
ス●タイムで動作する（カウンタ部よりも低速で動作す
る）。記憶部４０の各記憶位置のビット数ならびに桁位
置は任意に設定してよい。カウンタのビット数がｅビッ
トで、記憶部４０の各記憶位置のビット数がｋ−ｅビッ
ト（ｅビットのｋ倍）とすると、前述のオーバーフロー
毎に２ｅを加算する方式では記憶部は２ｋ−ｅ−１回ま
での計数結果を記憶できる。また、オーバーフロー毎に
＋１することもできる。この場合、カウンタは第０−′
−１桁を表わし、記憶部は第ｅ−ｋ−ｌ−１桁を表わす
ことになり、２Ｚ（ｋ＋１）−１回までの計数結果を表
わすことができる。勿論、記憶部４０のビット数はｋ倍
に限らず、任意でよい。このように、カウンタ部３０と
記憶部４０の組合わせによつて、カウンタ部３０が電子
計算機システム１００の高速論理に追従し、カウンタ部
３０のビット数は少なくてすみ、同一面積当り多数のカ
ウンタが実装できると共に、多数回の計数を可能にする
。
号１１に応動してこの信号をデコードし、該事象に対応
したカウンタ部３０のカウンタアドレス２２を作る。こ
のアドレス信号２２によりカウンタ部３０の所定の−カ
ウンタが１だけカウントアップされる。各カウンタはｅ
ビットからなり、２′−１回までの各事象の発生を計数
することができ、電子計算機システム１００と等しいマ
シン・サイクル・タイムで動作する。′ビットのカウン
タがオーバーフローしたときには、その旨が信号３１に
より動作制御部６０に報告される。このとき、動作制御
部６０は信号６６に２ｅの値をのせ、オーバーフローを
起したカウンタと同一アドレスの記憶部４０の内容を線
４１に読出し、２′を加える動作を信号６７によつて加
算器５０に指令する。そのアドレスは線２１から与えら
れ、書込み信号、読出し信号はそれぞれ線８５および８
７から与えられる。記憶部４０は通常のメモリ・アクセ
ス●タイムで動作する（カウンタ部よりも低速で動作す
る）。記憶部４０の各記憶位置のビット数ならびに桁位
置は任意に設定してよい。カウンタのビット数がｅビッ
トで、記憶部４０の各記憶位置のビット数がｋ−ｅビッ
ト（ｅビットのｋ倍）とすると、前述のオーバーフロー
毎に２ｅを加算する方式では記憶部は２ｋ−ｅ−１回ま
での計数結果を記憶できる。また、オーバーフロー毎に
＋１することもできる。この場合、カウンタは第０−′
−１桁を表わし、記憶部は第ｅ−ｋ−ｌ−１桁を表わす
ことになり、２Ｚ（ｋ＋１）−１回までの計数結果を表
わすことができる。勿論、記憶部４０のビット数はｋ倍
に限らず、任意でよい。このように、カウンタ部３０と
記憶部４０の組合わせによつて、カウンタ部３０が電子
計算機システム１００の高速論理に追従し、カウンタ部
３０のビット数は少なくてすみ、同一面積当り多数のカ
ウンタが実装できると共に、多数回の計数を可能にする
。
計数結果を監視用計算機システム９００に出力する場合
、動作制御部６０からの信号６５により、アドレス信号
６４がアドレス計算部２０へ与えられ、カウンタ部３０
の各カウンタの内容が線３２に、記憶部４０の各記憶位
置の内容が線４１に読み出され、それぞれ対応する事象
同志の内容が加算器５０で加算され、線５３を介してＣ
ＰＵ９２Ｏへ出力される。
、動作制御部６０からの信号６５により、アドレス信号
６４がアドレス計算部２０へ与えられ、カウンタ部３０
の各カウンタの内容が線３２に、記憶部４０の各記憶位
置の内容が線４１に読み出され、それぞれ対応する事象
同志の内容が加算器５０で加算され、線５３を介してＣ
ＰＵ９２Ｏへ出力される。
第３図は動作制御部６０の具体例を示す。
第３図において、ＣＰＵ９２Ｏから送出される指令信号
６１はデコーダ７０でデコードされ、種々の指令信号７
１が作られる。指令信号７０−１は測定許可フリップフ
ロップ７２をセットし、指令信号７０−２は該フリップ
フロップ７２をリセットする。測定許可フリップフロッ
プ７２のセット出力は測定許可信号６３として時間制御
部１０へ与えられ、事象信号の検出が行なわれる。カウ
ンタ部３０においてオーバーフローが発生すると、オー
バーフロー信号３１を受け、フリップフロップ７９をセ
ットする。フリップフロップ７９のリセツノト入力はク
ロック信号８０である。フリップフロップ７９のセット
出力６８は時間制御部１０、アドレス計算部２０、セレ
クタ５１および５２の各々へ与えられる。この信号６８
は、時間制御部１０において“゜０゛のとき後述のＴ２
パルスを、７゜゜１゛のとき後述のＴ３パルスを選択し
、アドレス計算部２０において゜“１゛５のときアドレ
ス信号２１をのせ、セレクタ５１において“゜０゛のと
き信号３２を、゜゜１゛のとき定数６６を選択し、セレ
クタ５２において加算器５０の出力を゛０゛の９とき線
５３へ、゜”１゛のとき線５４へのせる。フリップフロ
ップ７９のセット出力はさらにゲート回路８８へ与えら
れ、記憶部４０に対する読出し信号８７、書込み信号８
５を発生する。オーバーフロー信号３１はまたゲート７
７を開き、定数発生回路７８からの定数、例えば２ｅが
線６６へのせられる。さらにオーバーフロー信号３１は
クロック６９とのＡＮＤでアンド・ゲート７５を開き、
オア・ゲート７６を通り、信号６７によつて加算器５０
への加算指令となる。従つて動作制御部６０はオーバー
フロー信号３１を受けることによつて、記憶部４０の所
定アドレスの記憶位置内容を線４１に読出し、加算器５
０で一定数を加算し、線５４を介して記憶部４０の元の
位置へ書き込む動作を制御する。動作制御部６０はまた
デコーダ７０からの指令信号７０−３によつて、ＣＰＵ
９２Ｏからのアドレス信号６２を内部レジスタ７３に保
持する。
６１はデコーダ７０でデコードされ、種々の指令信号７
１が作られる。指令信号７０−１は測定許可フリップフ
ロップ７２をセットし、指令信号７０−２は該フリップ
フロップ７２をリセットする。測定許可フリップフロッ
プ７２のセット出力は測定許可信号６３として時間制御
部１０へ与えられ、事象信号の検出が行なわれる。カウ
ンタ部３０においてオーバーフローが発生すると、オー
バーフロー信号３１を受け、フリップフロップ７９をセ
ットする。フリップフロップ７９のリセツノト入力はク
ロック信号８０である。フリップフロップ７９のセット
出力６８は時間制御部１０、アドレス計算部２０、セレ
クタ５１および５２の各々へ与えられる。この信号６８
は、時間制御部１０において“゜０゛のとき後述のＴ２
パルスを、７゜゜１゛のとき後述のＴ３パルスを選択し
、アドレス計算部２０において゜“１゛５のときアドレ
ス信号２１をのせ、セレクタ５１において“゜０゛のと
き信号３２を、゜゜１゛のとき定数６６を選択し、セレ
クタ５２において加算器５０の出力を゛０゛の９とき線
５３へ、゜”１゛のとき線５４へのせる。フリップフロ
ップ７９のセット出力はさらにゲート回路８８へ与えら
れ、記憶部４０に対する読出し信号８７、書込み信号８
５を発生する。オーバーフロー信号３１はまたゲート７
７を開き、定数発生回路７８からの定数、例えば２ｅが
線６６へのせられる。さらにオーバーフロー信号３１は
クロック６９とのＡＮＤでアンド・ゲート７５を開き、
オア・ゲート７６を通り、信号６７によつて加算器５０
への加算指令となる。従つて動作制御部６０はオーバー
フロー信号３１を受けることによつて、記憶部４０の所
定アドレスの記憶位置内容を線４１に読出し、加算器５
０で一定数を加算し、線５４を介して記憶部４０の元の
位置へ書き込む動作を制御する。動作制御部６０はまた
デコーダ７０からの指令信号７０−３によつて、ＣＰＵ
９２Ｏからのアドレス信号６２を内部レジスタ７３に保
持する。
そして指令信号７０−４によつて信号６５と共に、ゲー
ト７４を開いて内部レジスタ７３の内容をアドレス計算
部２０へ送る。指令信号７０−４またゲート回路８８へ
も与えられており、記憶部４０への読出し信号８７を出
力するし、オア゛・ゲート７６を通つて加算器５０への
加算指令６７ともなる。従つて動作制御部６０は指令信
号７０−４によつて、アドレス信号６４に基づくカウン
タ部３０の内容および記憶部４０の内容を線３２および
４１にそれぞれ読み出し、両者を加算して線５３を介し
てＣＰＵ９２Ｏへ転送する動作を制御する。第４図は第
２図の時間制御部１０の具体例を示す。
ト７４を開いて内部レジスタ７３の内容をアドレス計算
部２０へ送る。指令信号７０−４またゲート回路８８へ
も与えられており、記憶部４０への読出し信号８７を出
力するし、オア゛・ゲート７６を通つて加算器５０への
加算指令６７ともなる。従つて動作制御部６０は指令信
号７０−４によつて、アドレス信号６４に基づくカウン
タ部３０の内容および記憶部４０の内容を線３２および
４１にそれぞれ読み出し、両者を加算して線５３を介し
てＣＰＵ９２Ｏへ転送する動作を制御する。第４図は第
２図の時間制御部１０の具体例を示す。
第４図において、１１０は信号線１上の各線１Ａ，１Ｂ
，・・１Ｃ上の事象発生信号が入力されると、クロック
信号ＣＯを受けて２Ｔ１なる信号を線１Ａ１，１Ｂ１，
・・１Ｃ１に発生させる回路．である。このときの事象
発生信号の波形がＴｌＯまたはＴｌｌとしたとき、これ
らの信号Ｔ１との関係は第５図および第６図に示す通り
である。ＴｌＯはパルス巾がクロックサイクルより短い
場合の、Ｔｌｌは逆に長い場合の波形を示す。Ｔ１はζ
ＴｌＯまたはＴｌｌが高レベルになつた直後に高レベル
となり、そのまま接続する。さらに１２０は上述のＴ１
なる入力信号を受けてクロック信号ＣＯの制御のもとに
、Ｔ２，Ｔ３の信号を送出する回路である。即ち、第５
図、第６図に示す通クリ、Ｔ２はＴ１のパルスが発生後
の次のクロックサイクルの中間時点で立上がり、Ｔ３は
さらにクロックサイクルの半周期後に立上るパルスであ
る。Ｔ２のパルスが発生後、次のクロック信号ＣＯが入
力されたときにＴ１はリセットされる。Ｔ２およびＴ３
も同様にパルスが発生後、１クロックサイクル後に立下
る。このようにして発生されたＴ２およびＴ３パルスは
測定許可信号６３およびＴ２，Ｔ３のいずれを出力する
かを示す信号６８とによつて、制御回路１３０から信号
１１Ａ，１１Ｂ，・・・１１Ｃとして出力される。即ち
、前述の動作制御部６０からの測定許可信号６３によつ
てＴ２もしくはＴ３が）出力可能となり、そして同様に
動作制御部６０からの信号６８が″０″（カウンタ部３
０でオーバーフローが発生していない）のときにはＴ２
パルスが送出され、信号６８が゜゜１゛（オーバーフロ
ーが発生した）のときにはＴ３パルスが送出され・る。
Ｔ２およびＴ３はアドレス計算部２０へ送られる。こ）
でＴ２はカウンタ部３０内の所定のカウンタアドレスを
作成するために用いられ、Ｔ３はそのカウンタカ幼ウン
トアツプの結果（Ｔ２パルスに基く）、オーバーフロー
した際の記憶部４０内の所定の記憶位置に一定数加算す
るためにその記憶位置アドレス作成のために用いられる
。第７図はアドレス計算部２０の具体例を示す。セレク
タ２００には時間制御部１０からの信号１１と、動作制
御部６０からのアドレス信号６４とが与えられる。そし
てセレクタ２００は通常“゜０゛である動作制御部６０
からの信号６５によつて信号１１をデコーダ２１０へ導
く。デコーダ２１０は入力からカウンタ部３０のアドレ
ス２２を作成する。信号６５は、カウンタ部３０および
記憶部４０の集計結果をＣＰＵ９２Ｏへ送るときに６６
ｒ５となり、セレクタ２００はアドレス信号６４をデコ
ーダ２１０へ導き、カウンタ部３０へアドレス２２を、
またゲート２２０も信号６５により開かれて記憶部４０
へアドレス２１を送る。ゲート２２０はカウンタ部３０
のオーバーフローに基く信号６８によつても開かれ、記
憶部４０への一定数加算のための記憶位置アドレスを与
える。次に命令の出現頻度を収集する例を第８図で説明
する。
，・・１Ｃ上の事象発生信号が入力されると、クロック
信号ＣＯを受けて２Ｔ１なる信号を線１Ａ１，１Ｂ１，
・・１Ｃ１に発生させる回路．である。このときの事象
発生信号の波形がＴｌＯまたはＴｌｌとしたとき、これ
らの信号Ｔ１との関係は第５図および第６図に示す通り
である。ＴｌＯはパルス巾がクロックサイクルより短い
場合の、Ｔｌｌは逆に長い場合の波形を示す。Ｔ１はζ
ＴｌＯまたはＴｌｌが高レベルになつた直後に高レベル
となり、そのまま接続する。さらに１２０は上述のＴ１
なる入力信号を受けてクロック信号ＣＯの制御のもとに
、Ｔ２，Ｔ３の信号を送出する回路である。即ち、第５
図、第６図に示す通クリ、Ｔ２はＴ１のパルスが発生後
の次のクロックサイクルの中間時点で立上がり、Ｔ３は
さらにクロックサイクルの半周期後に立上るパルスであ
る。Ｔ２のパルスが発生後、次のクロック信号ＣＯが入
力されたときにＴ１はリセットされる。Ｔ２およびＴ３
も同様にパルスが発生後、１クロックサイクル後に立下
る。このようにして発生されたＴ２およびＴ３パルスは
測定許可信号６３およびＴ２，Ｔ３のいずれを出力する
かを示す信号６８とによつて、制御回路１３０から信号
１１Ａ，１１Ｂ，・・・１１Ｃとして出力される。即ち
、前述の動作制御部６０からの測定許可信号６３によつ
てＴ２もしくはＴ３が）出力可能となり、そして同様に
動作制御部６０からの信号６８が″０″（カウンタ部３
０でオーバーフローが発生していない）のときにはＴ２
パルスが送出され、信号６８が゜゜１゛（オーバーフロ
ーが発生した）のときにはＴ３パルスが送出され・る。
Ｔ２およびＴ３はアドレス計算部２０へ送られる。こ）
でＴ２はカウンタ部３０内の所定のカウンタアドレスを
作成するために用いられ、Ｔ３はそのカウンタカ幼ウン
トアツプの結果（Ｔ２パルスに基く）、オーバーフロー
した際の記憶部４０内の所定の記憶位置に一定数加算す
るためにその記憶位置アドレス作成のために用いられる
。第７図はアドレス計算部２０の具体例を示す。セレク
タ２００には時間制御部１０からの信号１１と、動作制
御部６０からのアドレス信号６４とが与えられる。そし
てセレクタ２００は通常“゜０゛である動作制御部６０
からの信号６５によつて信号１１をデコーダ２１０へ導
く。デコーダ２１０は入力からカウンタ部３０のアドレ
ス２２を作成する。信号６５は、カウンタ部３０および
記憶部４０の集計結果をＣＰＵ９２Ｏへ送るときに６６
ｒ５となり、セレクタ２００はアドレス信号６４をデコ
ーダ２１０へ導き、カウンタ部３０へアドレス２２を、
またゲート２２０も信号６５により開かれて記憶部４０
へアドレス２１を送る。ゲート２２０はカウンタ部３０
のオーバーフローに基く信号６８によつても開かれ、記
憶部４０への一定数加算のための記憶位置アドレスを与
える。次に命令の出現頻度を収集する例を第８図で説明
する。
第８図は監視用電子計算機システム９００のＣＰＵ９２
Ｏの動作とＭＣＵ７ＯＯ内の制御装置９１０の動作をフ
ローチャートで表わしたものである。図中、Ａ１〜Ａ８
はＣＰＵ９２Ｏの動作であり、Ｂ１〜Ｂｌｌは制御装置
９１０の動作である。以下、詳細に説明する。Ａ１：Ｃ
ＰＵ９２Ｏから測定禁止の指令が動作制御部６０に発せ
られると、動作制御部６０内の測定許可フリップフロッ
プ７２がオフとなり、以後、測定は行なわれない。
Ｏの動作とＭＣＵ７ＯＯ内の制御装置９１０の動作をフ
ローチャートで表わしたものである。図中、Ａ１〜Ａ８
はＣＰＵ９２Ｏの動作であり、Ｂ１〜Ｂｌｌは制御装置
９１０の動作である。以下、詳細に説明する。Ａ１：Ｃ
ＰＵ９２Ｏから測定禁止の指令が動作制御部６０に発せ
られると、動作制御部６０内の測定許可フリップフロッ
プ７２がオフとなり、以後、測定は行なわれない。
Ａ２：Ａ１と同様な方法でカウンタとメモリのクリア指
令が発せられると、Ｂ２でカウンタ部３０のカウンタ、
および記憶部４０のメモリがクリアされる。
令が発せられると、Ｂ２でカウンタ部３０のカウンタ、
および記憶部４０のメモリがクリアされる。
（これは、信号６１をデコードすることによつて分かる
。）Ａ３：命令の出現頻度を収集する旨の指令がＣＰＵ
９２Ｏから発せられると、動作制御部６０はそのモード
に設定するための信号７１を時間制御部１０、アドレス
計算部２０に発行する。
。）Ａ３：命令の出現頻度を収集する旨の指令がＣＰＵ
９２Ｏから発せられると、動作制御部６０はそのモード
に設定するための信号７１を時間制御部１０、アドレス
計算部２０に発行する。
Ａ４：測定の許可指令が発せられると（フリップフロッ
プ７２が“゜オゾ゛となり）、以後、命令が出現する毎
にその命令対応のカウンタが動作する。
プ７２が“゜オゾ゛となり）、以後、命令が出現する毎
にその命令対応のカウンタが動作する。
この動作は第８図のＢ５〜Ｂ９で示されている。Ａ５：
ある一定時間が経過すると、ＣＰＵ９２Ｏは測定を中止
する旨の指令を信号線６１を介して送出する。
ある一定時間が経過すると、ＣＰＵ９２Ｏは測定を中止
する旨の指令を信号線６１を介して送出する。
動作制御部６０は信号線６１をデコードして、この指令
を受信すると、動作許可フリップフロップをオフにして
以後の測定を禁止する。次のＡ６，Ａ７の動作を繰返す
ことによつて、カウンタ部３０と記憶部４０に記録され
た命令の出現頻度が監視用電子計算機システム９００の
記憶装置９３０内に格納される。したがつて、電子計算
機システム１００の性能データが、自動的に収集される
。上記の例において、任意のパルス巾を有する事象信号
を時間制御部１０において一定のパルス巾に整形すると
、時間制御部以降における制御が簡単になる。また半サ
イクルずれた関係にあるＴ２およびＴ３パルスを作成す
ることによつて、Ｔ２パルスに基いてカウンタ部３０で
オーバーフローが生じると、対となつたＴ３パルスに基
いて記憶部４０に対するアドレスを作成することができ
るという効果がある。
を受信すると、動作許可フリップフロップをオフにして
以後の測定を禁止する。次のＡ６，Ａ７の動作を繰返す
ことによつて、カウンタ部３０と記憶部４０に記録され
た命令の出現頻度が監視用電子計算機システム９００の
記憶装置９３０内に格納される。したがつて、電子計算
機システム１００の性能データが、自動的に収集される
。上記の例において、任意のパルス巾を有する事象信号
を時間制御部１０において一定のパルス巾に整形すると
、時間制御部以降における制御が簡単になる。また半サ
イクルずれた関係にあるＴ２およびＴ３パルスを作成す
ることによつて、Ｔ２パルスに基いてカウンタ部３０で
オーバーフローが生じると、対となつたＴ３パルスに基
いて記憶部４０に対するアドレスを作成することができ
るという効果がある。
第１図は本発明で対象とする電子計算機システムと監視
用電子計算機システムの全体の概略を示すブロック図、
第２図は第１図のＭＣＵ７ＯＯの本発明に関連した部分
をぬき出したブロック図、第３図は第２図の動作制御部
の具体例を示すブロック図、第４図は第２図の時間制御
部の具体例を示すブロック図、第５図および第６図は第
４図のノ説明に供するタイムチャート図、第７図は第２
図のアドレス計算部の具体例を示すブロック図、第８図
は電子計算機システムに接続された監視用電子計算機シ
ステムの動作と第２図の各制御部の各動作を説明した図
である。 ９ 第１図：１００・・・電子計算機システム、９００
・・・監視用電子計算機システム、９１０・・・制御装
置、 第２図：１・・・事象信号、１０・・・時間制御
部、２０・・・アドレス計算部、３０・・・カウンタ部
、３１・・・オーバーフロー信号、４０・・・記憶部、
５０θ・・・加算器、６０・・・動作制御部。
用電子計算機システムの全体の概略を示すブロック図、
第２図は第１図のＭＣＵ７ＯＯの本発明に関連した部分
をぬき出したブロック図、第３図は第２図の動作制御部
の具体例を示すブロック図、第４図は第２図の時間制御
部の具体例を示すブロック図、第５図および第６図は第
４図のノ説明に供するタイムチャート図、第７図は第２
図のアドレス計算部の具体例を示すブロック図、第８図
は電子計算機システムに接続された監視用電子計算機シ
ステムの動作と第２図の各制御部の各動作を説明した図
である。 ９ 第１図：１００・・・電子計算機システム、９００
・・・監視用電子計算機システム、９１０・・・制御装
置、 第２図：１・・・事象信号、１０・・・時間制御
部、２０・・・アドレス計算部、３０・・・カウンタ部
、３１・・・オーバーフロー信号、４０・・・記憶部、
５０θ・・・加算器、６０・・・動作制御部。
Claims (1)
- 【特許請求の範囲】 １ ディジタル型電子計算機で動作するプログラムの命
令の種類やその状態変化などの事象の発生回数を収集記
録する方式において、上記電子計算機で発生する複数の
事象を検出する手段と、上記各事象に対応してカウンタ
を有するカウンタ手段と、上記各事象に対応して記憶位
置を有する記憶手段と、上記検出手段における事象の検
出に応動して、該事象に対応する上記カウンタの内容を
カウントアップし、該カウントアップによつてオーバー
フローを生じた時、上記記憶手段の上記事象に対応する
記憶位置の内容に一定数加算するための手段とを有する
事象発生記録方式。 ２ 特許請求の範囲第１項記載の事象検出手段は任意の
パルス巾を有する事象信号を一定のパルス巾とするパル
ス整形手段を含むことを特徴とする事象発生記録方式。 ３ 特許請求の範囲第１項において、事象検出手段は、
事象信号から一定のパルス巾であつて一定時間々隔を置
いた２つの検出信号をつくる手段を含み、上記カウンタ
のカウントアップは早い時刻の上記検出信号に基いて行
ない、上記記憶手段の記憶位置アドレスは遅い時刻の上
記検出信号に基いて発生することを特徴とする事象発生
記録方式。４ 特許請求の範囲第１項において、外部装
置からの指令に応動して、上記カウンタおよび記憶位置
の内容を上記外部装置に転送する手段を有することを特
徴とする事象発生記録方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51103646A JPS6049354B2 (ja) | 1976-09-01 | 1976-09-01 | 事象発生記録方式 |
| US05/827,361 US4206346A (en) | 1976-09-01 | 1977-08-24 | System for gathering data representing the number of event occurrences |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51103646A JPS6049354B2 (ja) | 1976-09-01 | 1976-09-01 | 事象発生記録方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5329774A JPS5329774A (en) | 1978-03-20 |
| JPS6049354B2 true JPS6049354B2 (ja) | 1985-11-01 |
Family
ID=14359528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51103646A Expired JPS6049354B2 (ja) | 1976-09-01 | 1976-09-01 | 事象発生記録方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4206346A (ja) |
| JP (1) | JPS6049354B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342097A (en) * | 1980-02-28 | 1982-07-27 | Raytheon Company | Memory buffer |
| JPS56140451A (en) * | 1980-03-31 | 1981-11-02 | Hitachi Ltd | Log information holding device |
| US4477901A (en) * | 1981-11-23 | 1984-10-16 | Xerox Corporation | Directive diagnostics |
| JPS58169300A (ja) * | 1982-03-31 | 1983-10-05 | 新キャタピラ−三菱株式会社 | 稼動監視システム |
| JPS59147544A (ja) * | 1983-02-10 | 1984-08-23 | Yaskawa Electric Mfg Co Ltd | パルス計数装置 |
| JPS6039287A (ja) * | 1983-08-13 | 1985-03-01 | 新キャタピラ−三菱株式会社 | 建設機械の稼動記録装置 |
| JPS6039286A (ja) * | 1983-08-13 | 1985-03-01 | 新キャタピラ−三菱株式会社 | 建設機械の稼動記録システム |
| JPS60105058A (ja) * | 1983-11-11 | 1985-06-10 | Nec Corp | 情報処理装置 |
| US4639876A (en) * | 1984-10-22 | 1987-01-27 | Deeds Robert G | Multi-unit energy use monitor |
| JPS61158215A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | パルス入力処理方式 |
| US4670711A (en) * | 1985-02-04 | 1987-06-02 | The Boeing Company | High-speed transient pulse height counter |
| JPS61235910A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | ロボツトの位置決め制御装置 |
| JPS6215688A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 度数分布メモリ装置 |
| FR2617997A1 (fr) * | 1987-07-07 | 1989-01-13 | Mitsubishi Electric Corp | Micro-ordinateur a memoire programmable, pour le controle du nombre des temps d'ecriture dans la memoire |
| JPH02198792A (ja) * | 1989-01-24 | 1990-08-07 | Mitsubishi Electric Corp | 産業用ロボットの可動部ケーブルの寿命予知装置 |
| US5089957A (en) * | 1989-11-14 | 1992-02-18 | National Semiconductor Corporation | Ram based events counter apparatus and method |
| US5426741A (en) * | 1991-02-20 | 1995-06-20 | Digital Equipment Corporation | Bus event monitor |
| US5659845A (en) * | 1996-05-30 | 1997-08-19 | Xerox Corporation | Accounting system for use with document processing system |
| US6083280A (en) * | 1997-09-25 | 2000-07-04 | Eitel; Robert T. | Method of improving a processing efficiency of an automatic data processing system |
| US6920468B1 (en) | 1998-07-08 | 2005-07-19 | Ncr Corporation | Event occurrence detection method and apparatus |
| US6473826B1 (en) * | 1999-04-20 | 2002-10-29 | Adaptec, Inc. | PCI delayed transaction time out counter and associated methods |
| JP2001134471A (ja) * | 1999-11-09 | 2001-05-18 | Toshiba Corp | デバッグ装置及びデバッグ方法 |
| US8660234B2 (en) * | 2008-07-31 | 2014-02-25 | International Business Machines Corporation | RAM based implementation for scalable, reliable high speed event counters |
| US8345816B1 (en) | 2011-12-06 | 2013-01-01 | International Business Machines Corporation | RAM-based event counters using transposition |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588837A (en) * | 1968-12-30 | 1971-06-28 | Comcet Inc | Systems activity monitor |
| US3704363A (en) * | 1971-06-09 | 1972-11-28 | Ibm | Statistical and environmental data logging system for data processing storage subsystem |
| CA957082A (en) * | 1972-01-24 | 1974-10-29 | William Steinberg | Computer monitoring device |
| US3906454A (en) * | 1973-05-18 | 1975-09-16 | Bell Telephone Labor Inc | Computer monitoring system |
-
1976
- 1976-09-01 JP JP51103646A patent/JPS6049354B2/ja not_active Expired
-
1977
- 1977-08-24 US US05/827,361 patent/US4206346A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5329774A (en) | 1978-03-20 |
| US4206346A (en) | 1980-06-03 |
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