JP2001134471A - デバッグ装置及びデバッグ方法 - Google Patents

デバッグ装置及びデバッグ方法

Info

Publication number
JP2001134471A
JP2001134471A JP31851999A JP31851999A JP2001134471A JP 2001134471 A JP2001134471 A JP 2001134471A JP 31851999 A JP31851999 A JP 31851999A JP 31851999 A JP31851999 A JP 31851999A JP 2001134471 A JP2001134471 A JP 2001134471A
Authority
JP
Japan
Prior art keywords
access
counter group
memory
access counter
memory circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31851999A
Other languages
English (en)
Inventor
Takashi Sugiyama
俊 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP31851999A priority Critical patent/JP2001134471A/ja
Priority to EP00124225A priority patent/EP1100017A1/en
Publication of JP2001134471A publication Critical patent/JP2001134471A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3636—Software debugging by tracing the execution of the program
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/3471—Address tracing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【課題】 本発明は、メモリのアクセス状況を正確に把
握し、メモリにおけるプログラム配置の最適化、ならび
に情報処理システムの性能向上に寄与することを課題と
する。 【解決手段】 本発明は、被デバッグプログラムが実行
された時に、被デバッグプログラムの実行によってアク
セスされるメモリ回路における任意のアドレスのアクセ
ス頻度をカウントするように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サとメモリを含む情報処理システムの開発評価に用いら
れて、指定されたメモリ領域へのアクセス状況を詳細に
監視する機能を有するデバッグ装置に関する。
【０００２】
【従来の技術】マイクロプロセッサとメモリを備えた情
報処理システムをデバッグするデバッグ装置において
は、マイクロプロセッサがアクセスしたメモリに関する
情報を得るために、図８に示すように、メモリ１０１の
各アドレスに対応して設けられた１ビットのカバレッジ
チェックビット１０２を用いていた。すなわち、メモリ
１０１がアクセスされると、アクセスされたアドレスに
対応したカバレッジチェックビット１０２の内容が変化
してアクセスされたことが記録され、デバッグ装置は、
カバレッジチェックビット１０２の内容を参照すること
により、マイクロプロセッサがアクセスしたメモリ１０
１に関する情報を得ていた。
【０００３】しかしながら、このような手法にあって
は、メモリの各アドレス毎にアクセスがあったか否かに
関しては把握することはできるが、アクセス頻度やアク
セスの種類（読み出し／書き込み）に関しては把握する
ことができなかった。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来のデバッグ装置においては、メモリにおけるの各ア
ドレス毎のアクセスの有無に関しての情報を得ることは
できるが、アクセス頻度やアクセスの種類といったアク
セス状況を得ることはできなかった。このため、従来の
デバッグ装置にあっては、メモリのアクセス状況に応じ
てプログラムのメモリレイアウトを調整し、プログラム
配置の最適化を行うための情報を得ることが困難になる
といった不具合を招いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、メモリのアク
セス状況を正確に把握し、メモリにおけるプログラム配
置の最適化、ならびに情報処理システムの性能向上に寄
与できるデバッグ装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、被デバッグプログラ
ムが実行された時に、前記被デバッグプログラムの実行
によってアクセスされるメモリ回路における任意のアド
レスのアクセス回数をカウントするアクセスカウンタ群
と、前記アクセスカウンタ群をリセットするリセット手
段と、前記アクセスカウンタ群をイネーブル状態に設定
するスタート手段と、前記アクセスカウンタ群のカウン
ト値を読み出す読み出し手段とを有することを特徴とす
る。
【０００７】第２の手段は、前記第１の手段において、
前記アクセスカウンタ群は、そのアクセスカウンタが前
記メモリ回路の全アドレスに一対一に対応して設けられ
てなることを特徴とする。
【０００８】第３の手段は、前記第１の手段において、
前記アクセスカウンタ群を前記メモリ回路の任意のアド
レスに割り付けるマッピング手段を有することを特徴と
する。
【０００９】第４の手段は、前記第１，２又は３の手段
において、前記アクセスカウンタ群は、それぞれのアク
セスカウンタが前記メモリ回路の単位アドレスに対して
読み出し動作の頻度をカウントするカウンタと、書き込
み動作の頻度をカウントするカウンタとで構成されてな
ることを特徴とする。
【００１０】第５の手段は、前記第１，２，３又は４の
手段において、前記アクセスカウンタ群は、前記メモリ
回路のアクセス幅毎に設けられてなることを特徴とす
る。
【００１１】第６の手段は、前記第１，２，３，４又は
５の手段において、前記アクセスカウンタ群のそれぞれ
のアクセスカウンタのオーバーフローを検出、通知する
手段を備えたことを特徴とする。
【００１２】第７の手段は、前記１，２，３，４，５又
は６の手段において、アクセスカウンタ群は、階層的に
構築された前記メモリ回路の各階層のメモリ回路に設け
られてなることを特徴とする。
【００１３】第８の手段は、前記第１，２，３，４，
５，６又は７の手段において、前記アクセスカウンタ群
は、最大カウント値が異なる複数のカウンタを備えてな
ることを特徴とする。
【００１４】第９の手段は、被デバッグプログラムが実
行される前に、前記被デバッグプログラムの実行によっ
てアクセスされるメモリ回路における任意のアドレスの
アクセス頻度のカウント値をリセットし、前記メモリ回
路におけるアクセス頻度のカウント動作を開始可能状態
に設定し、前記被デバッグプログラムが実行された時
に、前記被デバッグプログラムの実行によってアクセス
される前記メモリ回路における任意のアドレスのアクセ
ス頻度をカウントし、カウントされたアクセス頻度のカ
ウント値を読み出すことを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
【００１６】図１はこの発明の一実施形態に係るデバッ
グ装置の一部構成を示す図である。図１において、デバ
ッグ装置は、例えば情報処理システムのマイクロプロセ
ッサが実行する被デバッグプログラムが動作するハード
ウェア環境に含まれて被デバッグプログラムによってア
クセスされるメモリ１の各アドレスに対応して設けら
れ、メモリ１がアクセスされる毎にアクセスされたアド
レスのアクセス回数をカウントするアクセスカウンタ群
２と、このアクセスカウンタ群２のカウント値をデバッ
グ装置のコントローラ（図示せず）に読み出すための読
み出しポート３を備えて構成されている。以下、被デバ
ッグプログラムとは、上記システムで実行されてデバッ
グの対象となるプログラムの内、デバッグが未完了の部
分のプログラムを指すものとする。
【００１７】被デバッグプログラムのデバッグが行われ
る時には、まずカウンタリセット信号がデバッグ装置か
らアクセスカウンタ群２に与えられ、これによりアクセ
スカウンタ群２の内容がリセットされて初期化される。
その後、カウントスタート信号がデバッグ装置からアク
セスカウンタ群２に与えられ、これによりアクセスカウ
ンタ群２はイネーブル状態となりカウント可能な状態に
設定される。このカウントスタート信号は、通常被デバ
ッグプログラムが実行されると同時にアクセスカウンタ
群２に与えられる。一方。このカウントスタート信号
は、プログラムの実行中にアクセス回数をカウントした
い箇所にプログラムの実行がきた時にアクセスカウンタ
群２に与えられるようにしてもよい。
【００１８】このような状態において、被デバッグプロ
グラムが実行され、被デバッグプログラムの実行ととも
にメモリ１がアクセスされると、例えばシステムのアド
レスバスに出力されたアドレスとイネーブル状態になっ
たメモリ１の読み出し信号又は書き込み信号とに基づい
て、アクセスカウンタ群２の中のアクセスされたメモリ
１のアドレスに対応したアクセスカウンタのカウント値
がインクリメントされ、メモリ１のアドレス毎にアクセ
ス頻度がカウントされる。アクセスカウンタ群２によっ
てカウントされたカウント値は、読み出しポート３を介
してデバッグ装置に読み出される。
【００１９】このような実施形態によれば、被デバッグ
プログラムが動作した時のメモリ１の各アドレス毎のア
クセス頻度を正確に把握することが可能となる。これに
より、プログラムの変数データやサブルーチン配置など
を、そのプログラムの動作するハードウェア環境にて最
適化することができる。すなわち、例えばアクセス頻度
の高い変数は高速アクセス可能なメモリ領域に配置し、
アクセス頻度の少ないサブルーチンは低速のメモリ領域
に割り当てる等の最適化を行うことができる。
【００２０】図２はこの発明の他の実施形態の構成を示
す図である。図２において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、所定の個数の
アクセスカウンタからなるアクセスカウンタ群２を、メ
モリ１の適当な単位（例えば２５６バイト単位）でアク
セス頻度を調べたい任意のアドレス領域に割り当てるマ
ッピング手段を設けたことにある。このマッピング手段
は、メモリ１のアクセス頻度を調べたいアドレス領域の
先頭アドレスが格納されるマッピングレジスタ４とアド
レス領域のサイズが格納されるマッピングレジスタ５と
で構成されており、複数のアクセスカウンタ群２をメモ
リ１の複数の異なるアドレス領域に同時に割り付ける場
合には、複数の上記マッピング手段が用意される。
【００２１】被デバッグプログラムが実行される前に、
マッピングレジスタ４に先頭アドレスが設定され、マッ
ピングレジスタ５にアドレス領域のサイズが設定され、
被デバッグプログラムが実行されると、メモリ１のアク
セスを示す信号、ならびにマッピングレジスタ４、５に
設定された情報とアクセスアドレスとに基づいてマッピ
ングされたアクセスカウンタ群２のカウント動作が行わ
れる。なお、アクセスカウンタ群２のリセット動作、ス
タート動作、読み出し動作については前記実施形態と同
様である。
【００２２】このような実施形態によれば、前記実施形
態で説明したようにメモリ１の全アドレス領域分のカウ
ンタを必要とせず、アクセス頻度を調査したい領域に見
合った個数のアクセスカウンタを用意すればよいので、
構成の大型化を招くことなく前記実施形態と同様の効果
を得ることができる。
【００２３】図３はこの発明のさらに他の実施形態の構
成を示す図である。図３において、この実施形態の特徴
とするところは、図２に示す実施形態に比べて、図２に
示すアクセスカウンタ群２に代えてメモリ１の同一のア
ドレスに対して、アクセスアドレスならびに読み出し信
号に基づいて読み出し回数（リード用）をカウントする
カウンタ２Ｒと、アクセスアドレスならびに書き込み信
号に基づいて書き込み回数（ライト用）をカウントする
カウンタ２Ｗとをそれぞれ別々に設けたことにあり、他
は図２に示す実施形態と同様である。
【００２４】このような実施形態によれば、メモリ１の
マッピングされたアドレス毎に読み出し頻度ならびに書
き込み頻度をそれぞれ把握することが可能となり、メモ
リ１のアクセス状況をより詳細に知ることが可能とな
る。これにより、読み出しのみのデータやプログラムを
外部ＲＯＭに格納したり、あるいは読み出しのみだがア
クセス頻度が高いので高速アクセスを行いたいというよ
うな場合には、あえて外部ＲＯＭではなく、高速なＲＡ
Ｍに格納したりするといった判断ができるようになる。
また、実際に上述したことを行うことによりシステムの
性能は向上するので、システムの性能向上に寄与するこ
とができる。
【００２５】図４はこの発明のさらに他の実施形態の構
成を示す図である。図４において、この実施形態の特徴
とするところは、図２に示す実施形態に比べて、図２に
示すアクセスカウンタ群２に代えてメモリ１のアクセス
幅毎に異なるアクセスカウンタ群を設けたことにあり、
アクセスカウンタ群は例えばバイト単位のアクセスをカ
ウントするアクセスカウンタ群２Ｂと、ハーフワード
（２バイト）単位のアクセスをカウントするアクセスカ
ウンタ群２ＨＷと、フルワード（４バイト）単位のアク
セスをカウントするアクセスカウンタ群２ＦＷとを備
え、他は図２に示す実施形態と同様である。
【００２６】このような実施形態によれば、メモリ１の
アクセス幅毎のアクセス頻度を把握することが可能とな
り、さらに詳細にアクセス状況を知ることができる。こ
れにより、例えば内蔵メモリを４バイト幅、外部メモリ
を２バイト幅でアクセスできるようなマイクロプロセッ
サの場合には、外部メモリに対して４バイト幅のデータ
を２回に分けてアクセスする頻度が多いと、バスサイク
ル数が増え性能を低下させることになってしまうが、こ
のような４バイト幅のアクセスが多いデータを判別して
内部メモリへ移すといったことも可能となり、システム
の性能改善を図ることができる。
【００２７】図５はこの発明のさらに他の実施形態の構
成を示す図である。図５において、この実施形態の特徴
とするところは、図２に示す実施形態に比べて、図２に
示すアクセスカウンタ群２のそれぞれのアクセスカウン
タ毎にオーバーフローを検知してそれをデバッグ装置に
通知するオーバーフロー検知／通知機構を設けたことに
あり、他は図２に示す実施形態と同様である。このオー
バーフロー検知／通知機構は、例えばアクセスカウンタ
群２のそれぞれのアクセスカウンタにオーバーフロービ
ット６を設け、それぞれのオーバーフロービット６の全
て又は一部の論理和信号をデバッグ装置への通知信号と
して構成される。
【００２８】このような機構がない場合には、長時間プ
ログラムを動作させ続けていると、ほとんどのアクセス
カウンタはオーバーフローしてしまい、全体的なアクセ
ス傾向すら失われてしまうことになる。これを防止する
ために、この実施形態においては、オーバーフロー検知
／通知機構を設けることによって、いずれかのアクセス
カウンタがオーバーフローするとこれをデバッグ装置に
通知をすることができるようになる。デバッグ装置は、
アクセスカウンタのオーバーフローをイベントとして検
出し、例えば１つでもアクセスカウンタがオーバーフロ
ーしたら被デバッグプログラムの実行を停止させたり、
予め指定された数のアクセスカウンタがオーバーフロー
した時に被デバッグプログラムの実行を停止させたりと
いったことができるようになる。また、必ずしも被デバ
ッグプログラムの実行を停止させなくとも、アクセスカ
ウンタのオーバーフロー事象を実行時刻とともにログに
記録したりするというような処理も考えられ、柔軟に必
要な情報の収集ならびに収集された情報に基づいた適切
な対応を行うことができる。
【００２９】図６はこの発明のさらに他の実施形態の構
成を示す図である。図６において、この実施形態の特徴
とするところは、図２に示す実施形態に比べて、メモリ
が階層的に構成されている場合、例えばキャッシュメモ
リ７が付加されているような場合に、各メモリ階層毎に
アクセスカウンタ群２を用意し、各メモリ階層毎にアク
セス頻度をカウントできるようにしたことにあり、他は
図２に示す実施形態と同様である。図６に示すように、
メモリの階層構造にキャッシュメモリ７を含む場合に
は、マッピングレジスタ４にはキャッシュメモリ７に対
して主記憶となる例えばメモリ１のアドレスが設定さ
れ、この設定されたアドレスに基づいて主記憶となるメ
モリ１のアクセスアドレスに対応したキャッシュメモリ
７のカウントするアクセスアドレスが設定される。
【００３０】このような実施形態によれば、例えばキャ
ッシュメモリ７のアドレス毎のヒット率を把握すること
ができ、キャッシュの最適構成の選択、プログラム／デ
ータの配置、キャッシュメモリ７の一部にプログラム
（データ）を固定的に割り付けるキャッシュロックを適
用すべきか否か、ならびにキャッシュロック時に格納す
べきデータの判断材料など様々な情報を得ることができ
る。
【００３１】図７はこの発明のさらに他の実施形態の構
成を示す図である。図７において、この実施形態の特徴
とするところは、図２に示す実施形態に比べて、図２に
示すアクセスカウンタ群２に代えて最大カウント数の異
なるカウンタ群、例えば１６ビットのカウンタ群２-1と
３２ビットのカウンタ群２-2を設け、それぞれのカウン
タ群をマッピングレジスタ４、５により独立してマッピ
ングできるようにしたことにあり、他は図２に示す実施
形態と同様である。
【００３２】このような実施形態によれば、それぞれの
カウンタ群２-1、２-2をメモリ１におけるアドレス領域
での予想されるアクセス頻度に応じて使い分けてマッピ
ングすることで、全てのカウンタを例えば３２ビットの
カウンタ群とする場合に比べて、より少ないハードウェ
ア資源でメモリのアクセス状況を調査することができ
る。
【００３３】なお、この発明は、上記実施形態に限るこ
とはなく、それぞれの実施形態のアクセスカウンタのカ
ウント動作は、被デバッグプログラムの実行によりメモ
リアクセスを行う命令とそのアドレスをソフトウェアで
判別し、判別結果に基づいて例えばデバッグ装置内部に
おける記憶領域の一部の変数領域にアクセス頻度のカウ
ント値を書き込むというように、ソフトウェア的に行う
ことも可能である。
【００３４】また、上記実施形態で得られたメモリのア
クセス頻度は、アクセス頻度に付随したアドレス等の情
報とともにデバッグ装置のモニター画面等に表示するよ
うにしてもよい。
【００３５】さらに、上記実施形態は、単独で実施する
以外に、様々に組み合わせて実施することも可能であ
り、例えば図３に示す実施形態に図４に示す実施形態な
らびに図７に示す実施形態を加えて実施してもよく、こ
のような実施形態にあっては、それぞれの実施形態で得
られる効果を得ることが可能となる。
【００３６】
【発明の効果】以上説明したように、請求項１，２又は
９記載の発明によれば、被デバッグプログラムが動作し
た時のメモリアクセス状況を正確に把握し、変数データ
やサブルーチン配置などを、そのプログラムの動作する
ハードウェア環境にて最適化することができる。
【００３７】請求項３記載の発明によれば、メモリ全領
域分のカウンタを必要とせず、調査したい領域に見合っ
た数のカウンタ群を必要なメモリアドレスに割り当てて
使用できるため、構成の小型化が実現できる。
【００３８】請求項４記載の発明によれば、請求項１，
２又は３記載の発明で得られる効果に加えて、メモリに
格納される情報の読み出し又は書き込みの頻度に応じて
格納するメモリの種類を判断することができる。
【００３９】請求項５記載の発明によれば、請求項１，
２，３又は４記載の発明で得られる効果に加えて、アク
セスされるデータのアクセス幅に応じてデータを格納す
るメモリを選択判断することが可能となり、このメモリ
を含むシステムの性能を向上させることができる。
【００４０】請求項６記載の発明によれば、請求項１，
２，３，４又は５記載の発明で得られる効果に加えて、
アクセスカウンタのオーバーフローによってプログラム
の動作傾向が把握できなくなるといった不具合を回避
し、きめ細かくメモリのアクセス状況を把握することが
できる。
【００４１】請求項７記載の発明によれば、請求項１，
２，３，４，５又は６記載の発明で得られる効果に加え
て、階層構造の各メモリのアクセス頻度を得ることがで
きる。
【００４２】請求項８記載の発明によれば、請求項１，
２，３，４，５，６又は７記載の発明で得られる効果に
加えて、最大カウント値の異なる複数のカウンタを使い
分け、これらを各々異なるメモリアドレスにマッピング
することにより、より少ないハードウェア資源でメモリ
アクセス状況を調査することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る構成を示す図であ
る。
【図２】本発明の他の実施形態に係る構成を示す図であ
る。
【図３】本発明のさらに他の実施形態に係る構成を示す
図である。
【図４】本発明のさらに他の実施形態に係る構成を示す
図である。
【図５】本発明のさらに他の実施形態に係る構成を示す
図である。
【図６】本発明のさらに他の実施形態に係る構成を示す
図である。
【図７】本発明のさらに他の実施形態に係る構成を示す
図である。
【図８】従来のデバッグ装置の一部構成を示す図であ
る。
【符号の説明】
１ メモリ ２，２Ｒ，２Ｗ，２Ｂ，２ＨＷ，２ＦＷ，２-1，２-2
アクセスカウンタ ３ 読み出しポート ４，５ マッピングレジスタ ６ オーバーフロービット ７ キャッシュメモリ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 被デバッグプログラムが実行された時
    に、前記被デバッグプログラムの実行によってアクセス
    されるメモリ回路における任意のアドレスのアクセス回
    数をカウントするアクセスカウンタ群と、 前記アクセスカウンタ群をリセットするリセット手段
    と、 前記アクセスカウンタ群をイネーブル状態に設定するス
    タート手段と、 前記アクセスカウンタ群のカウント値を読み出す読み出
    し手段とを有することを特徴とするデバッグ装置。
  2. 【請求項２】 前記アクセスカウンタ群は、そのアクセ
    スカウンタが前記メモリ回路の全アドレスに一対一に対
    応して設けられてなることを特徴とする請求項１記載の
    デバッグ装置。
  3. 【請求項３】 前記アクセスカウンタ群を前記メモリ回
    路の任意のアドレスに割り付けるマッピング手段を有す
    ることを特徴とする請求項１記載のデバッグ装置。
  4. 【請求項４】 前記アクセスカウンタ群は、それぞれの
    アクセスカウンタが前記メモリ回路の単位アドレスに対
    して読み出し動作の頻度をカウントするカウンタと、書
    き込み動作の頻度をカウントするカウンタとで構成され
    てなることを特徴とする請求項１，２又は３記載のデバ
    ッグ装置。
  5. 【請求項５】 前記アクセスカウンタ群は、前記メモリ
    回路のアクセス幅毎に設けられてなることを特徴とする
    請求項１，２，３又は４記載のデバッグ装置。
  6. 【請求項６】 前記アクセスカウンタ群のそれぞれのア
    クセスカウンタのオーバーフローを検出、通知する手段
    を備えたことを特徴とする請求項１，２，３，４又は５
    記載のデバッグ装置。
  7. 【請求項７】 前記アクセスカウンタ群は、階層的に構
    築された前記メモリ回路の各階層のメモリ回路に設けら
    れてなることを特徴とする請求項１，２，３，４，５又
    は６記載のデバッグ装置。
  8. 【請求項８】 前記アクセスカウンタ群は、最大カウン
    ト値が異なる複数のカウンタを備えてなることを特徴と
    する請求項１，２，３，４，５，６又は７記載のデバッ
    グ装置。
  9. 【請求項９】 被デバッグプログラムが実行される前
    に、前記被デバッグプログラムの実行によってアクセス
    されるメモリ回路における任意のアドレスのアクセス頻
    度のカウント値をリセットし、 前記メモリ回路におけるアクセス頻度のカウント動作を
    開始可能状態に設定し、 前記被デバッグプログラムが実行された時に、前記被デ
    バッグプログラムの実行によってアクセスされる前記メ
    モリ回路における任意のアドレスのアクセス頻度をカウ
    ントし、 カウントされたアクセス頻度のカウント値を読み出すこ
    とを特徴とするデバッグ方法。
JP31851999A 1999-11-09 1999-11-09 デバッグ装置及びデバッグ方法 Pending JP2001134471A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP31851999A JP2001134471A (ja) 1999-11-09 1999-11-09 デバッグ装置及びデバッグ方法
EP00124225A EP1100017A1 (en) 1999-11-09 2000-11-09 Memory access monitoring and debugging device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31851999A JP2001134471A (ja) 1999-11-09 1999-11-09 デバッグ装置及びデバッグ方法

Publications (1)

Publication Number Publication Date
JP2001134471A true JP2001134471A (ja) 2001-05-18

Family

ID=18100026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31851999A Pending JP2001134471A (ja) 1999-11-09 1999-11-09 デバッグ装置及びデバッグ方法

Country Status (2)

Country Link
EP (1) EP1100017A1 (ja)
JP (1) JP2001134471A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020767A (ja) * 2008-07-09 2010-01-28 Arm Ltd データ処理装置の監視およびその監視データの集計

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10130274C2 (de) * 2001-06-26 2003-05-28 Global Patent Consulting Gmbh Datenfluß-Analysator
CN100334558C (zh) * 2004-03-23 2007-08-29 上海华虹集成电路有限责任公司 监控仿真芯片内部eeprom的方法
JP4284332B2 (ja) 2006-04-21 2009-06-24 株式会社東芝 パフォーマンスモニタ装置、データ収集方法及びそのプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049354B2 (ja) * 1976-09-01 1985-11-01 株式会社日立製作所 事象発生記録方式
US5051944A (en) * 1986-04-17 1991-09-24 Ncr Corporation Computer address analyzer having a counter and memory locations each storing count value indicating occurrence of corresponding memory address
FR2617997A1 (fr) * 1987-07-07 1989-01-13 Mitsubishi Electric Corp Micro-ordinateur a memoire programmable, pour le controle du nombre des temps d'ecriture dans la memoire
WO1995031782A1 (en) * 1994-05-12 1995-11-23 Ast Research, Inc. Cpu activity monitoring through cache watching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020767A (ja) * 2008-07-09 2010-01-28 Arm Ltd データ処理装置の監視およびその監視データの集計
US9858169B2 (en) 2008-07-09 2018-01-02 Arm Limited Monitoring a data processing apparatus and summarising the monitoring data

Also Published As

Publication number Publication date
EP1100017A1 (en) 2001-05-16

Similar Documents

Publication Publication Date Title
US9218302B2 (en) Page table management
US5784625A (en) Method and apparatus for effecting a soft reset in a processor device without requiring a dedicated external pin
US20160239405A1 (en) Debugging of a data processing apparatus
US5418927A (en) I/O cache controller containing a buffer memory partitioned into lines accessible by corresponding I/O devices and a directory to track the lines
US11016695B2 (en) Methods and apparatus to perform memory copy operations
WO2007024937A1 (en) Tlb lock indicator
WO2006093554A2 (en) Method and appparatus for qualifying debug operation using source information
KR20070080589A (ko) 메모리 속성들을 사용하기 위한 기술
US5497458A (en) Cache testability circuit for embedded diagnostics
US20070136532A1 (en) Methods and apparatus for handling a cache miss
US5287482A (en) Input/output cache
US7577791B2 (en) Virtualized load buffers
JP3202700B2 (ja) 信号処理装置
JPH05216766A (ja) データ・キャッシュとセグメント記述子の間のキャッシュの可干渉性を維持する方法およびコンピュータのメモリ装置
JP2001134471A (ja) デバッグ装置及びデバッグ方法
JPS61156445A (ja) Ｔｌｂパ−ジ制御方式
JPH11242637A (ja) Ｌｓｉ記憶素子監視装置
US20230283618A1 (en) Detection of malicious operations for distributed cache
EP0377971B1 (en) I/O bus caching
JP2850340B2 (ja) キャッシュメモリ制御回路
JPH0443445A (ja) データ処理装置
JP2002091795A (ja) キャッシュ制御装置
JP2601894B2 (ja) エミュレータ
JP3590289B2 (ja) イベント検出回路
KR0155931B1 (ko) 외부에서 억세스 가능한 온칩 캐시 메모리 시스템