JP3211971B2 - データ入力および入出力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データバス上を伝送さ
れるデータを制御信号に応じて入力したり、制御信号に
応じてデータバス上にデータを出力するデータ入力およ
び入出力装置に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータを内蔵した
集積回路または電子回路等が種々開発されているが、こ
のような回路においてはマイクロコンピュータからの大
量のデータを入力するデータ入力装置や、またマイクロ
コンピュータとの間で大量のデータの受け渡しを行うデ
ータ入出力装置が必要となる。

【０００３】このようなデータ入力装置は、予め設定さ
れたシーケンスに基づくアドレス順にアクセスする所謂
シーケンシャルアクセス方式のデータ入力装置であり、
マイクロコンピュータからの制御信号に応じてデータバ
ス上のデータを順次入力するものであるが、この場合に
データを順次入力する格納場所のアドレスを制御信号に
応じて順次インクリメントし、この順次インクリメント
されたアドレスの格納場所に入力データを順次格納する
ようになっている。すなわち、アドレスの指定が連続と
なり、所謂シーケンシャルアクセスでのアドレス指定に
なっている。

【０００４】このように順次インクリメントされるアド
レスの格納場所にデータバス上の入力データを順次取り
込んで格納していき、所定のアドレスまで入力すると、
一旦入力動作を終了する。そして、この終了から所定の
時間が経過すると、再び最初のアドレスから順次データ
を入力していくようになっている。

【０００５】この所定の時間は制御信号のパルス間隔よ
りも十分長い時間であり、制御信号が連続している状態
でデータを順次入力しているのか、または終了している
のかが明らかに判別し得るものであることが必要であ
る。そして、このような条件のもとで、制御信号が十分
長い時間変化していない場合には、データ入力の終了時
と判断して、前記格納場所のアドレスを初期化し、制御
信号が短い間隔で連続している場合には、初期化信号を
出力せずに、アドレスを順次インクリメントし、データ
の入力を行うように制御している。

【０００６】

【発明が解決しようとする課題】上述した従来のデータ
入力装置では、制御信号のパルス間隔が十分長い場合に
データの入力処理の終了と判断しているため、制御信号
によるデータの入力間隔とデータ入力終了時の制御信号
の休止時間との時間差が十分区別し得る程大きいことが
必要であるが、制御信号のデータ入力時のパルス間隔が
マイクロコンピュータの割り込みルーチンによって影響
されると、制御信号の間隔、すなわち制御信号によるデ
ータ入力間隔が比較的長くなってしまい、前記休止期間
との差が明確でなくなるという問題がある。

【０００７】この問題を解決するために、制御信号の休
止期間を更に十分長くし、制御信号によるデータ入力間
隔が比較的長くなっても、休止期間と区別し得るように
することもできるが、データ入力時間および処理時間が
長くなってしまうという問題がある。

【０００８】本発明は、上記に鑑みてなされたもので、
その目的とするところは、データの入力および出力を高
速かつ少ない制御信号線で行うことができるデータ入力
装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ入力装置は、データバス上を伝送さ
れるデータを制御信号に応じて入力するデータ入力装置
であって、前記制御信号の立ち下がり時のデータバス上
のデータおよび制御信号の立ち上がり時のデータバス上
のデータを取り出すデータ取り出し手段と、該データ取
り出し手段で取り出した両データを比較する比較手段
と、該比較手段による比較の結果、両データが同一であ
る時、以降の制御信号の立ち上がりに応じてデータバス
上のデータを入力するとともに、該データの入力後、次
のデータの入力のために格納場所のアドレスを進めるよ
うに制御する制御手段と、前記比較手段による比較結
果、両データが同一でない時、前記格納場所のアドレス
の初期化を行う初期化手段とを有することを要旨とす
る。

【００１０】また、本発明のデータ入出力装置は、デー
タバス上を伝送されるデータを制御信号に応じて入力す
るとともに、制御信号に応じてデータバス上にデータを
出力するデータ入出力装置であって、前記制御信号の立
ち下がり時のデータバス上のデータおよび制御信号の立
ち上がり時のデータバス上のデータを取り出すデータ取
り出し手段と、該データ取り出し手段で取り出した立ち
下がり時および立ち上がり時の各データがそれぞれ第１
および第２の所定のデータである時、以降の制御信号の
立ち下がりに応じてデータバス上にデータを出力すると
ともに、該データの出力後、次のデータの出力のために
格納場所のアドレスを進めるように制御する出力制御手
段と、前記データ取り出し手段で取り出した立ち下がり
時および立ち上がり時の各データがそれぞれ第３および
第４の所定のデータである時、以降の制御信号の立ち上
がりに応じてデータバス上のデータを入力するととも
に、該データの入力後、次のデータの入力のために格納
場所のアドレスを進めるように制御する入力制御手段
と、前記出力制御手段により所定数のデータを出力した
ときまたは前記入力制御手段により所定数のデータを入
力したときには、前記格納場所のアドレスを初期化する
初期化手段とを有することを要旨とする。

【００１１】更に、本発明のデータ入出力装置は、デー
タバス上を伝送されるデータを制御信号に応じて入力す
るとともに、制御信号に応じてデータバス上にデータを
出力するデータ入出力装置であって、前記制御信号の立
ち下がり時のデータバス上のデータおよび制御信号の立
ち上がり時のデータバス上のデータを取り出すデータ取
り出し手段と、該データ取り出し手段で取り出した立ち
下がり時および立ち上がり時の各データがそれぞれ第１
および第２の所定のデータである時、以降の制御信号の
立ち上がりに応じてデータバス上にデータを出力すると
ともに、該データの出力後、次のデータの出力のために
格納場所のアドレスを進めるように制御する出力制御手
段と、該出力制御手段の制御により所定数のデータを出
力した後、引き続き以降の制御信号の立ち下がりに応じ
てデータバス上のデータを入力するとともに、該データ
の入力後、次のデータの入力のために格納場所のアドレ
スを進めるように制御する入力制御手段と、この入力制
御手段により所定数のデータを入力したときには、前記
格納場所のアドレスを初期化する初期化手段とを有する
ことを要旨とする。

【００１２】

【作用】本発明のデータ入力装置では、制御信号の立ち
下がり時のデータバス上のデータおよび制御信号の立ち
上がり時のデータバス上のデータを取り出し、この両デ
ータを比較し、両データが同一である時、以降の制御信
号の立ち上がりに応じてデータバス上のデータを入力す
るとともに、該データの入力後、次のデータの入力のた
めに格納場所のアドレスを進め、比較手段による比較結
果、両データが同一でない時、格納場所のアドレスを初
期化する。

【００１３】また、本発明のデータ入出力装置では、制
御信号の立ち下がり時のデータバス上のデータおよび制
御信号の立ち上がり時のデータバス上のデータを取り出
し、この取り出した立ち下がり時および立ち上がり時の
各データがそれぞれ第１および第２の所定のデータであ
る時、以降の制御信号の立ち下がりに応じてデータバス
上にデータを出力し、該データの出力後、次のデータの
出力のために格納場所のアドレスを進め、前記取り出し
た立ち下がり時および立ち上がり時の各データがそれぞ
れ第３および第４の所定のデータである時、以降の制御
信号の立ち上がりに応じてデータバス上のデータを入力
し、該データの入力後、次のデータの入力のために格納
場所のアドレスを進める。

【００１４】更に、本発明のデータ入出力装置では、制
御信号の立ち下がり時のデータバス上のデータおよび制
御信号の立ち上がり時のデータバス上のデータを取り出
し、この取り出した立ち下がり時および立ち上がり時の
各データがそれぞれ第１および第２の所定のデータであ
る時、以降の制御信号の立ち上がりに応じてデータバス
上にデータを出力し、該データの出力後、次のデータの
出力のために格納場所のアドレスを進め、所定数のデー
タを出力した後、引き続き以降の制御信号の立ち下がり
に応じてデータバス上のデータを入力し、該データの入
力後、次のデータの入力のために格納場所のアドレスを
進める。

【００１５】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【００１６】図１は、本発明の一実施例に係わるデータ
入力装置の構成図である。同図に示すデータ入力装置
は、電子回路等に組み込まれたマイクロコンピュータ１
に接続され、該マイクロコンピュータ１からデータバス
５を介してデータが入力され、制御線７を介して制御信
号ＣＮＴ２が供給される入力手段３を有している。な
お、このデータの入力に際してはデータの入力タイミン
グが予め設定されており、このように予め設定されたシ
ーケンスに基づくアドレス順にアクセスする所謂シーケ
ンシャルアクセス方式によりデータの入力が実行される
ようになっている。

【００１７】図２は、図１に示す入力手段３の詳細な回
路構成を示すブロック図である。同図に示すように、入
力手段３はデータバス５上のデータを監視するようにデ
ータバス５に接続されるとともに、制御線７を介して制
御信号ＣＮＴ２が供給されているデータ監視手段９と、
該データ監視手段９から出力される書き込み信号ＷＲを
クロック信号として供給されるとともに、データ監視手
段９からリセット信号を供給されるカウンタ１１と、該
カウンタ１１から出力されるアドレスおよび前記データ
監視手段９からの書き込み信号ＷＲを入力されるととも
に、データバス５に接続されている入力回路１３とから
構成されている。

【００１８】図３は、図２に示す回路のデータ監視手段
９およびカウンタ１１の更に詳細な構成を示したブロッ
ク図である。なお、図においては、データバス５は簡単
化のために４線で示されている。

【００１９】図３において、前記制御信号ＣＮＴ２はラ
ッチ回路１５のデータ入力に供給され、該ラッチ回路１
５のクロック入力端子にはクロック信号ＣＫＡが供給さ
れ、これによりラッチ回路１５はクロック信号ＣＫＡで
同期を取って、制御信号ＣＮＴ２を入力している。な
お、同図に示す回路には、該クロック信号ＣＫＡに加え
て、もう１つのクロック信号ＣＫＢも供給されている
が、これらのクロック信号ＣＫＡ，ＣＫＢは図５に示す
ように２相クロックであり、一方のクロック信号ＣＫＡ
の間の他方のクロック信号ＣＫＢが発生している周期性
を有するパルス列である。また、クロック信号ＣＫＡ，
ＣＫＢは前記制御信号ＣＮＴ２に比較して十分短いもの
であり、制御信号ＣＮＴ２の信号形態に実質的に影響を
及ぼさない関係にある。

【００２０】ラッチ回路１５の出力端子Ｑから出力され
る信号、すなわち制御信号ＣＮＴ２は前記カウンタ１１
のクロック端子ＣＫおよびオア回路２５の一方の入力に
供給されている。また、ラッチ回路１５の反転出力端子
Ｑ’から出力される信号、すなわち反転された制御信号
ＣＮＴ２’は４ビットデータラッチ回路１７のクロック
端子ＣＫに入力されている。該４ビットデータラッチ回
路１７のデータ入力Ｄ０，Ｄ１，Ｄ２，Ｄ３には前記デ
ータバス５からのデータが供給され、該４ビットデータ
ラッチ回路１７の出力端子Ｑ０，Ｑ１，Ｑ２，Ｑ３から
出力される４ビットの出力データはディジタル比較器１
９の一方の入力端子Ａ０，Ａ１，Ａ２，Ａ３に入力され
ている。該ディジタル比較器１９の他方の入力Ｂ０，Ｂ
１，Ｂ２，Ｂ３にはデータバス５からのデータが供給さ
れており、該ディジタル比較器１９は両入力に供給され
るデータ、すなわち４ビットデータラッチ回路１７にラ
ッチされたデータとデータバス５からのデータとを比較
し、両データが一致すると、低レベルの出力信号を発生
し、両データが不一致の場合には、高レベル信号を出力
するようになっている。

【００２１】ディジタル比較器１９の出力信号は、ラッ
チ回路２１のデータ入力に供給され、該ラッチ回路２１
のクロック端子に供給される制御信号ＣＮＴ２の立ち上
がりでディジタル比較器１９の出力信号がラッチ回路２
１にラッチされるようになっている。また、該ラッチ回
路２１はインバータ２３を介したクロック信号ＣＫＢに
よってクリアされるようになっている。

【００２２】前記カウンタ１１は、前記ラッチ回路２１
の反転出力端子Ｑ’から出力されるリセット信号がクリ
ア端子ＣＬに供給され、これによりリセットされるよう
になっている。また、該カウンタ１１はラッチ回路１５
を介して制御信号ＣＮＴ２をクロック端子に供給され、
この制御信号ＣＮＴ２の立ち上がりでカウントアップ
し、これにより入力データを書き込む格納場所のアドレ
スをインクリメントする。カウンタ１１は、制御信号Ｃ
ＮＴ２の立ち上がりをカウントして、出力端子Ｑ０，Ｑ
１，Ｑ２からアドレス信号ＡＤ０，ＡＤ１，ＡＤ２を出
力するようになっている。また、このアドレス信号ＡＤ
２は前記オア回路２５の他方の入力に供給され、該オア
回路２５から反転書き込み信号ＷＲ’が前記入力回路１
３に出力されるようになっている。

【００２３】以上のように構成されるデータ入力装置の
作用をまず図４に示すフローチャートを参照して概括的
に説明する。

【００２４】まず、制御信号ＣＮＴ２の立ち下がり時に
前記４ビットデータラッチ回路１７にラッチされたデー
タバス５からのデータと制御信号ＣＮＴ２の立ち上がり
時のデータバス５上のデータとをディジタル比較器１９
で比較する（ステップ１１０）。そして、両データが等
しくない場合には、前記カウンタ１１をリセットし、デ
ータの格納場所のアドレスを初期化する（ステップ１２
０）。

【００２５】一方、両データが等しい場合には、以降の
制御信号ＣＮＴ２に応じてオア回路２５から出力される
反転書き込み信号ＷＲ’によってデータバス５上のデー
タの読み込み、すなわち入力を行う（ステップ１３
０）。それから、制御信号ＣＮＴ２の立ち上がりによっ
てカウンタ１１を進め、アドレスを＋１インクリメント
する（ステップ１４０）。

【００２６】次に、図６に示すタイミングチャートを参
照して作用を説明する。

【００２７】まず、マイクロコンピュータ１の制御によ
って制御信号ＣＮＴ２を高レベルにし、更にデータバス
５上のデータを例えば「Ｘ」とする。それから、制御信
号ＣＮＴ２を時刻ｔ１で立ち下げると、ラッチ回路１５
の反転出力Ｑ’からの反転された制御信号ＣＮＴ２が４
ビットデータラッチ回路１７のクロック端子に供給さ
れ、データバス５上のデータが４ビットデータラッチ回
路１７のデータ入力を介して４ビットデータラッチ回路
１７にラッチされる。このラッチしたデータは、４ビッ
トデータラッチ回路１７の出力からディジタル比較器１
９の一方の入力に供給される。

【００２８】それから、データバス５上のデータを
「Ｘ」と異なるデータ、例えば「Ｙ」にすると、このデ
ータバス５上のデータはディジタル比較器１９の他方の
入力に供給され、一方の入力に供給されている４ビット
データラッチ回路１７からのデータと比較される。この
比較の結果、両データは等しくないので、ディジタル比
較器１９の出力は高レベルになり、この高レベル出力信
号はラッチ回路２１のデータ入力に供給される。この状
態で、制御信号ＣＮＴ２を時刻ｔ２で立ち上げると、デ
ィジタル比較器１９の高レベル出力信号はラッチ回路２
１にラッチされ、該ラッチ回路２１の反転出力は低レベ
ルになるので、この低レベル信号が図６に示すリセット
信号（ＲＥＳＥＴ）としてカウンタ１１をクリアし、こ
れによりデータの格納場所のアドレスは０に初期化され
る。すなわち、カウンタ１１のアドレス出力ＡＤ０，Ａ
Ｄ１，ＡＤ２は０００になる。また、この後、クロック
信号ＣＫＢがインバータ２３を介してラッチ回路２１の
クリア端子に供給され、ラッチ回路２１はリセットさ
れ、ラッチ回路２１の反転出力Ｑ’は再度高レベルに戻
り、カウンタ１１の動作を可能とする。

【００２９】その後、データバス５上に入力したいデー
タ、例えば図６に示すようにデータ０を出力し、該デー
タを固定したまま時刻ｔ３で制御信号ＣＮＴ２を立ち下
げ、時刻ｔ４で立ち上げると、これに同期して図６に示
すように反転書き込み信号ＷＲ’が発生し、この書き込
み信号ＷＲ’に同期してアドレス０の格納場所にデータ
バス５上のデータ０が入力されることになる。また、同
時に、制御信号ＣＮＴ２の立ち上がりでカウンタ１１が
カウントアップし、カウンタ１１によるアドレスは＋１
され、次のデータの格納場所のアドレスが用意される。

【００３０】以降、データ０の入力と同様に、データ
１，２，３を入力すると、カウンタ１１が示すアドレス
は４になり、カウンタ１１の出力ＡＤ２が高レベルにな
るので、この信号によって書き込み信号ＷＲ’は禁止さ
れ、これによりデータの入力は停止する。その後は制御
信号ＣＮＴ２が更に４クロック分進むことにより、カウ
ンタ１１の出力ＡＤ２は再度低レベルになるので、また
データの入力が可能となる。アドレス０〜４にデータを
繰り返し書き込むには、時刻ｔ０〜ｔｅまでの動作を繰
り返しおこなえばよいことになるが、この動作は高速に
行っても低速の場合と同様に行うことができ、従来のよ
うにマイクロコンピュータ１で使用される環境等に左右
されることはない。

【００３１】図７は、本発明の他の実施例に係わるデー
タ入出力装置の構成図である。同図に示す実施例は、前
記制御信号ＣＮＴ２用の１本の制御線を利用して、デー
タの入出力を制御するものである。このデータ入出力装
置は、図１と同様にマイクロコンピュータ１およびデー
タ入出力手段３１を有し、両者間は両方向性のデータバ
ス５および制御信号ＣＮＴ２用の制御線７で接続されて
いる。なお、この実施例のデータ入出力装置も図１に示
す実施例と同様に、このデータの入力に際してはデータ
の入力タイミングが予め設定されており、このように予
め設定されたシーケンスに基づくアドレス順にアクセス
する所謂シーケンシャルアクセス方式によりデータの入
力が実行されるようになっている。

【００３２】図８は、図７に示すデータ入出力手段３１
の詳細な回路構成を示すブロック図である。該入出力手
段３１はデータバス５上のデータを監視するようにデー
タバス５に接続されるとともに、制御線７を介して制御
信号ＣＮＴ２が供給されているデータ監視手段３３と、
該データ監視手段３３の出力信号のアンドを取るアンド
回路３５と、該アンド回路３５の出力信号をカウントす
るとともに、データ監視手段３３からのリセット信号で
リセットされるカウンタ３７と、データ監視手段３３か
ら出力される書き込み信号ＷＲおよび読み込み信号Ｒ
Ｄ、カウンタ３７からのアドレス信号を供給されるとと
もに、データバス５に接続され、該データバス５からの
データを入力したり、該データバス５上にデータを出力
する入出力回路３９とから構成されている。

【００３３】図９は、図８に示す回路のデータ監視手段
３３およびカウンタ３７のデータ出力時、すなわちデー
タ読み込み時の更に詳細な構成を示したブロック図であ
る。なお、図においては、データバス５は簡単化のため
に４線で示されている。

【００３４】図９において、前記制御信号ＣＮＴ２は図
３と同様にラッチ回路１５のデータ入力に供給され、該
ラッチ回路１５のクロック入力端子にはクロック信号Ｃ
ＫＡが供給され、これによりラッチ回路１５はクロック
信号ＣＫＡで同期を取って、制御信号ＣＮＴ２を入力し
ている。ラッチ回路１５の出力端子Ｑから出力される信
号、すなわち制御信号ＣＮＴ２は前記カウンタ３７のク
ロック端子ＣＫに供給されて、カウントされるととも
に、アンド回路４５の一方の入力に供給されている。ま
た、ラッチ回路１５の反転出力端子Ｑ’から出力される
信号、すなわち反転制御信号ＣＮＴ２’は４ビットデー
タラッチ回路１７のクロック端子ＣＫに供給されてい
る。該４ビットデータラッチ回路１７のデータ入力Ｄ
０，Ｄ１，Ｄ２，Ｄ３にはデータバス５からのデータが
供給され、該４ビットデータラッチ回路１７の出力端子
Ｑ０，Ｑ１，Ｑ２，Ｑ３から出力される４ビットの出力
データはノア回路４３に入力されている。

【００３５】また、データバス５には４入力アンド回路
４９の入力が接続され、データバス５上のデータがすべ
て高レベル、すなわち「１１１１」になると、該アンド
回路４９から高レベルの信号が出力され、この高レベル
信号はオア回路５１を介してラッチ回路４７のデータ入
力に供給されるようになっている。

【００３６】また、前記ノア回路４３の出力はアンド回
路４５の他方の入力に接続され、該アンド回路４５の出
力はラッチ回路４７のクロック端子ＣＫに接続されてい
る。ラッチ回路４７の出力端子Ｑは前記カウンタ３７の
イネーブル端子Ｅに接続され、ラッチ回路４７からの出
力信号によってカウンタ３７を動作可能にしている。更
に、ラッチ回路４７の反転出力端子Ｑ’はラッチ回路５
３のクロック端子ＣＫに接続され、該ラッチ回路５３の
データ入力は高レベル電位に接続されている。ラッチ回
路５３のクリア端子ＣＬにはクロック信号ＣＫＢが供給
され、ラッチ回路５３の反転出力端子Ｑ’はカウンタ３
７のクリア端子ＣＬに供給されている。

【００３７】カウンタ３７の出力端子Ｑ０，Ｑ１，Ｑ２
は入出力すべきデータの格納場所のアドレスＡＤ０，Ａ
Ｄ１，ＡＤ２を出力している。ラッチ回路１５の出力端
子Ｑからの制御信号ＣＮＴ２とラッチ回路４７の出力端
子Ｑからの出力信号がナンド回路５７に供給され、該ナ
ンド回路５７から反転読み込み信号ＲＤ’が出力されて
いる。なお、クロック信号ＣＫＡ，ＣＫＢは図３で説明
したクロック信号ＣＫＡ，ＣＫＢと同じものである。

【００３８】また、図１０は、図８に示す回路のデータ
監視手段３３およびカウンタ３７のデータ入力時、すな
わちデータ書き込み時の更に詳細な構成を示したブロッ
ク図であるが、同図に示す回路は図９に示した回路にお
けるアンド回路４９の１つの入力の前にインバータ５９
を接続し、これによりデータバス５上のデータが「０１
１１」の場合のみ、アンド回路４９が出力信号を発生す
るようになっている点が異なっているものである。

【００３９】次に、図１１に示すフローチャートを参照
して本実施例のデータ入出力装置の作用を概括的に説明
する。

【００４０】まず、制御信号ＣＮＴ２の立ち下がり時に
４ビットデータラッチ回路１７にラッチされたデータバ
ス５からのデータがすべて「０」であるか否かがチェッ
クされ（ステップ２１０）、すべて「０」の場合には、
アンド回路４９で取り込んだデータバス５のデータが制
御信号ＣＮＴ２の立ち上がり時にすべて「１」、すなわ
ち「Ｆ」であるか否かがチェックされる（ステップ２２
０）。すべて「１」の場合には、出力手段となり、すな
わちデータバス５が読み込みモードとなり（ステップ２
３０）、カウンタ３７からのアドレス信号ＡＤ０〜２で
指定されるアドレスの格納場所に格納されているデータ
がカウンタ３７で指定される順でデータバス５上に出力
され、読み込まれる（ステップ２４０）。

【００４１】また、ステップ２２０のチェックにおい
て、制御信号ＣＮＴ２の立ち上がり時のデータがすべて
「１」でない、すなわち「Ｆ」でない場合には、ステッ
プ２５０に進んで、制御信号ＣＮＴ２の立ち上がり時の
データが「０」でない、すなわち図１０に示すように
「０１１１」であるか否かがチェックされ、「０」でな
い場合には、入力手段となり、すなわちデータバス５が
書き込みモードになり（ステップ２６０）、カウンタ３
７からのアドレス信号ＡＤ０〜２で指定されるアドレス
の格納場所にデータバス５上のデータがカウンタ３７で
指定される順でデータバス５から入力され、書き込まれ
る（ステップ２７０）。

【００４２】次に、図１２に示すタイミング図を参照し
て図９に示す出力手段によるデータ出力処理、すなわち
読み込み処理について説明する。なお、出力処理は、上
述したようにデータバス５上に最初データ０（０００
０）が伝送され、この時に制御信号ＣＮＴ２が立ち下が
って該データ０をラッチし、次にデータバス５上にデー
タＦ（すなわち、データ１１１１）が伝送されることに
より設定される。

【００４３】まず、マイクロコンピュータ１の制御によ
って制御信号ＣＮＴ２を高レベルにし、更にデータバス
５上のデータをすべて「０」とする。それから、制御信
号ＣＮＴ２を時刻ｔ１で立ち下げると、ラッチ回路１５
の反転出力Ｑ’からの反転された制御信号ＣＮＴ２が４
ビットデータラッチ回路１７のクロック端子に供給さ
れ、データバス５上のデータ「０」が４ビットデータラ
ッチ回路１７のデータ入力を介して４ビットデータラッ
チ回路１７にラッチされる。このラッチしたデータは、
ノア回路４３に供給され、ノア回路４３から高レベルの
出力信号がアンド回路４５に供給される。該アンド回路
４５からの出力信号がラッチ回路４７のクロック端子Ｃ
Ｋに供給されるが、この場合アンド回路４５の他方の入
力に供給されている制御信号ＣＮＴ２は低レベルである
ので、ラッチ回路４７のクロック端子ＣＫには低レベル
の信号が供給される。

【００４４】この状態において、データバス５上のデー
タをすべて１、すなわち「Ｆ」にすると、このデータは
アンド回路４９に供給され、アンド回路４９は高レベル
の信号を出力する。この信号はオア回路５１を介してラ
ッチ回路４７のデータ入力端子Ｄに供給される。

【００４５】それから、制御信号ＣＮＴ２を時刻ｔ２に
示すように立ち上げると、この制御信号ＣＮＴ２に応じ
てラッチ回路４７のクロック端子に供給されているアン
ド回路４５からの信号が時刻ｔ２に示すように立ち上が
り、ラッチ回路４７のデータ入力端子に供給されている
高レベル信号がラッチ回路４７にラッチされ、該ラッチ
回路４７の出力端子Ｑは高レベルになり、これにより出
力手段となり、すなわち読み込みモードになる。この高
レベル信号はオア回路５１の他方の入力に供給されると
ともに、カウンタ３７のイネーブル端子Ｅに供給され、
これによりカウンタ３７を動作可能にする。

【００４６】また、ラッチ回路４７の出力信号は、ナン
ド回路５７の一方の入力にも供給され、他方の入力に供
給されている時刻ｔ３以降に発生する制御信号ＣＮＴ２
に応じて反転読み込み信号ＲＤ’が出力され、これによ
って読み込み処理、すなわちデータバス５上へのデータ
の出力処理が開始し、カウンタ３７で指定されるアドレ
スの格納場所からのデータがデータバス５上に順次出力
される。

【００４７】上述したように、出力手段となって、読み
込みモードになった後、時刻ｔ３において、制御信号Ｃ
ＮＴ２が立ち下がると、この制御信号ＣＮＴ２に応じて
ナンド回路５７から反転読み込み信号ＲＤ’が出力さ
れ、これによりカウンタ３７の出力で指定されるアドレ
ス０の格納場所に格納されているデータ０がデータバス
５上に出力されることになる。データが出力された後、
制御信号ＣＮＴ２が立ち上がると、この立ち上がりでカ
ウンタ３７のカウント値が＋１インクリメントされ、ア
ドレスが０から１に進み、次の出力データの格納場所が
指定される。

【００４８】このように次の出力データの格納場所が指
定された後、同様に制御信号ＣＮＴ２が立ち下がると、
次のデータ１が出力され、更にアドレスが更新されると
いうように同じ動作が繰り返される。そして、データ
０，１，２，３を出力し終わり、アドレスが４になる
と、カウンタ３７の出力ＡＤ２が高レベルになり、この
高レベル出力信号はインバータ５５を介してラッチ回路
４７のクリア端子ＣＬに供給され、ラッチ回路４７を時
刻ｔ４で示すようにリセットする。ラッチ回路４７がリ
セットされると、カウンタ３７は動作不能になるととも
に、ラッチ回路４７の反転出力Ｑ’からの出力信号がラ
ッチ回路５３のクロック端子に供給され、該ラッチ回路
５３の反転出力端子Ｑ’から低レベル出力信号が出力さ
れる。この信号はカウンタ３７をリセットし、アドレス
を０に初期化する。

【００４９】次に、図１３に示すタイミング図を参照し
て図１０に示す入力手段によるデータ入力処理、すなわ
ち書き込み処理について説明する。なお、入力処理は、
上述したようにデータバス５上に最初データ０が伝送さ
れ、この時に制御信号ＣＮＴ２が立ち下がって該データ
０をラッチし、次にデータバス５上に０でもＦでもない
データ、すなわち１，０が混在したデータ、例えば０１
１１（１６進でＥ）のようなデータが伝送されることに
より設定される。

【００５０】まず、上述した出力処理の場合と同様に、
マイクロコンピュータ１の制御によって制御信号ＣＮＴ
２を高レベルにし、更にデータバス５上のデータをすべ
て「０」とする。それから、制御信号ＣＮＴ２を時刻ｔ
１で立ち下げると、ラッチ回路１５の反転出力Ｑ’から
の反転された制御信号ＣＮＴ２が４ビットデータラッチ
回路１７のクロック端子に供給され、データバス５上の
データ「０」が４ビットデータラッチ回路１７のデータ
入力を介して４ビットデータラッチ回路１７にラッチさ
れる。このラッチしたデータは、ノア回路４３に供給さ
れ、ノア回路４３から高レベルの出力信号がアンド回路
４５に供給される。該アンド回路４５からの出力信号は
ラッチ回路４７のクロック端子ＣＫに供給されるが、こ
の場合アンド回路４５の他方の入力に供給されている制
御信号ＣＮＴ２は低レベルであるので、ラッチ回路４７
のクロック端子ＣＫには低レベルの信号が供給される。

【００５１】この状態において、データバス５上のデー
タを１，０が混在するデータ、図１０の例では、１６進
数でＥの「０１１１」にすると、このデータは一部イン
バータ５９を介してアンド回路４９に供給され、アンド
回路４９は高レベルの信号を出力する。この信号はオア
回路５１を介してラッチ回路４７のデータ入力端子Ｄに
供給される。

【００５２】それから、制御信号ＣＮＴ２を時刻ｔ２に
示すように立ち上げると、この制御信号ＣＮＴ２に応じ
てラッチ回路４７のクロック端子に供給されているアン
ド回路４５からの信号が時刻ｔ２に示すように立ち上が
るので、ラッチ回路４７のデータ入力端子に供給されて
いる高レベル信号がラッチ回路４７にラッチされ、該ラ
ッチ回路４７の出力端子Ｑは高レベルになり、これによ
り入力手段となり、すなわち読み込みモードになる。こ
の高レベル信号はオア回路５１の他方の入力に供給され
るとともに、カウンタ３７のイネーブル端子Ｅに供給さ
れ、これによりカウンタ３７を動作可能にする。

【００５３】また、ラッチ回路４７の出力信号は、ナン
ド回路５７の一方の入力にも供給され、他方の入力に供
給されている時刻ｔ３以降に発生する制御信号ＣＮＴ２
に応じて反転書き込み信号ＷＲ’が出力され、これによ
って書き込み処理、すなわちデータバス５上のデータの
入力処理が開始し、データバス５上のデータがカウンタ
３７で指定されるアドレスの格納場所に順次入力され
る。

【００５４】上述したように、入力手段となって、書き
込みモードになった後、時刻ｔ３において、制御信号Ｃ
ＮＴ２が立ち下がると、この制御信号ＣＮＴ２に応じて
ナンド回路５７から反転書き込み信号ＷＲ’が出力さ
れ、これによりデータバス５上のデータがカウンタ３７
の出力で指定されるアドレス０の格納場所に入力される
ことになる。このデータが入力された後、制御信号ＣＮ
Ｔ２が時刻ｔ４で示すように立ち上がると、この立ち上
がりでカウンタ３７のカウント値が＋１インクリメント
され、アドレスが０から１に進み、次の入力データの格
納場所が指定される。

【００５５】このように次の入力データの格納場所が指
定された後、同様に制御信号ＣＮＴ２が立ち下がると、
データバス５上の次のデータ１が入力され、更にアドレ
スが更新されるというように同じ動作が繰り返される。
そして、データ０，１，２，３を順次入力し終わり、ア
ドレスが４になると、カウンタ３７の出力ＡＤ２が高レ
ベルになり、この高レベル出力信号はインバータ５５を
介してラッチ回路４７のクリア端子ＣＬに供給され、ラ
ッチ回路４７を時刻ｔ４で示すようにリセットする。ラ
ッチ回路４７がリセットされると、カウンタ３７は動作
不能になるとともに、ラッチ回路４７の反転出力Ｑ’か
らの出力信号がラッチ回路５３のクロック端子に供給さ
れ、該ラッチ回路５３の反転出力端子Ｑ’から低レベル
出力信号が出力される。この信号はカウンタ３７をリセ
ットし、アドレスを０に初期化する。

【００５６】図１４は、本発明の更に他の実施例に係わ
るデータ入出力装置の構成を示すブロック図である。上
述した図７に示した実施例のデータ入出力装置が出力処
理と入力処理とをデータバス５上のデータに基づいて別
々に行うものであったのに対して、図１４に示すデータ
入出力装置は、出力処理を行った後に続いて入力処理を
連続に行うものである。なお、図においては、データバ
ス５は簡単化のために４線で示されている。

【００５７】図１４において、前記制御信号ＣＮＴ２は
図９，１０と同様にラッチ回路１５のデータ入力に供給
され、該ラッチ回路１５のクロック入力端子にはクロッ
ク信号ＣＫＡが供給され、これによりラッチ回路１５は
クロック信号ＣＫＡで同期を取って、制御信号ＣＮＴ２
を入力している。ラッチ回路１５の出力端子Ｑから出力
される信号、すなわち制御信号ＣＮＴ２はオア回路６１
を介して出力用カウンタ３７のクロック端子ＣＫに供給
されるとともに、入力用カウンタ６７のクロック端子Ｃ
Ｋに供給されて、カウントされ、またアンド回路４５お
よびナンド回路６９の一方の入力に供給されている。ま
た、ラッチ回路１５の反転出力端子Ｑ’から出力される
信号、すなわち反転制御信号ＣＮＴ２’は４ビットデー
タラッチ回路１７のクロック端子ＣＫに供給されてい
る。該４ビットデータラッチ回路１７のデータ入力Ｄ
０，Ｄ１，Ｄ２，Ｄ３にはデータバス５からのデータが
供給され、該４ビットデータラッチ回路１７の出力端子
Ｑ０，Ｑ１，Ｑ２，Ｑ３から出力される４ビットの出力
データはノア回路４３に入力されている。

【００５８】また、データバス５には４入力アンド回路
４９の入力が接続され、データバス５上のデータがすべ
て高レベル、すなわち「１１１１」になると、該アンド
回路４９から高レベルの信号が出力され、この高レベル
信号はオア回路５１を介してラッチ回路４７のデータ入
力に供給されるようになっている。

【００５９】また、前記ノア回路４３の出力はアンド回
路４５の他方の入力に接続され、該アンド回路４５の出
力はラッチ回路４７のクロック端子ＣＫに接続されてい
る。ラッチ回路４７の出力端子Ｑは前記出力用カウンタ
３７のイネーブル端子Ｅに接続され、ラッチ回路４７か
らの出力信号によって出力用カウンタ３７を動作可能に
している。更に、ラッチ回路４７の反転出力端子Ｑ’は
ラッチ回路５３のクロック端子ＣＫに接続され、該ラッ
チ回路５３のデータ入力は高レベル電位に接続されてい
る。ラッチ回路５３のクリア端子ＣＬにはクロック信号
ＣＫＢが供給され、ラッチ回路５３の反転出力端子Ｑ’
は出力用カウンタ３７および入力用カウンタ６７のクリ
ア端子ＣＬに供給されている。

【００６０】出力用カウンタ３７の出力端子Ｑ０，Ｑ
１，Ｑ２は出力すべきデータの格納場所のアドレスＡＤ
０，ＡＤ１，ＡＤ２を出力している。ラッチ回路１５の
出力端子Ｑからの制御信号ＣＮＴ２とラッチ回路４７の
出力端子Ｑからの出力信号がナンド回路５７に供給さ
れ、該ナンド回路５７から反転読み込み信号ＲＤ’が出
力されている。また、ナンド回路６９には前記制御信号
ＣＮＴ２に加えて出力用カウンタ３７のアドレス出力信
号ＡＤ２が供給され、これによりナンド回路６９は反転
書き込み信号ＷＲ’を出力している。

【００６１】また、入力用カウンタ６７の出力端子ＡＤ
２からのアドレス信号はインバータ６３を介してラッチ
回路４７のクリア端子に供給され、該ラッチ回路４７を
リセットするようになっている。

【００６２】次に、図１５に示すフローチャートを参照
して、本実施例のデータ入出力装置の作用を概括的に説
明する。

【００６３】まず、制御信号ＣＮＴ２の立ち下がり時に
４ビットデータラッチ回路１７にラッチされたデータバ
ス５からのデータがすべて「０」であるか否かがチェッ
クされ（ステップ３１０）、すべて「０」の場合には、
アンド回路４９で取り込んだデータバス５のデータが制
御信号ＣＮＴ２の立ち上がり時にすべて「１」、すなわ
ち「Ｆ」であるか否かがチェックされる（ステップ３２
０）。すべて「１」の場合には、出力手段となり、すな
わちデータバス５が読み込みモードとなり（ステップ３
３０）、出力用カウンタ３７からのアドレス信号ＡＤ０
〜２で指定されるアドレス０，１，２，３の格納場所に
格納されているデータがカウンタ３７で指定される順で
データバス５上に出力され、読み込まれる（ステップ３
４０）。

【００６４】このようにして、読み込み処理、すなわち
出力処理が終了すると、出力用カウンタ３７が指定する
アドレスが４になり、これにより入力処理となり、すな
わち書き込みモードとなり（ステップ３５０）、出力用
カウンタ３７のクロック端子に接続されているオア回路
６１に出力用カウンタ３７の出力信号ＡＤ２が供給さ
れ、これにより出力用カウンタ３７への制御信号ＣＮＴ
２の供給は停止するとともに、入力用カウンタ６７が動
作可能となるので、以降の制御信号ＣＮＴ２は入力用カ
ウンタ６７でカウントされ、該入力用カウンタ６７から
のアドレス信号ＢＤ０，１で指定されるアドレス０，１
の格納場所にデータバス５上のデータが順次入力され、
書き込まれる（ステップ３６０）。

【００６５】次に、図１６に示すタイミング図を参照し
て図１４に示すデータ入出力装置の作用を説明する。

【００６６】まず、マイクロコンピュータ１の制御によ
って制御信号ＣＮＴ２を高レベルにし、更にデータバス
５上のデータをすべて「０」とする。それから、制御信
号ＣＮＴ２を時刻ｔ１で立ち下げると、ラッチ回路１５
の反転出力Ｑ’からの反転された制御信号ＣＮＴ２が４
ビットデータラッチ回路１７のクロック端子に供給さ
れ、データバス５上のデータ「０」が４ビットデータラ
ッチ回路１７のデータ入力を介して４ビットデータラッ
チ回路１７にラッチされる。このラッチしたデータは、
ノア回路４３に供給され、ノア回路４３から高レベルの
出力信号がアンド回路４５に供給される。該アンド回路
４５からの出力信号がラッチ回路４７のクロック端子Ｃ
Ｋに供給されるが、この場合アンド回路４５の他方の入
力に供給されている制御信号ＣＮＴ２は低レベルである
ので、ラッチ回路４７のクロック端子ＣＫには低レベル
の信号が供給される。

【００６７】この状態において、データバス５上のデー
タをすべて１、すなわち「Ｆ」にすると、このデータは
アンド回路４９に供給され、アンド回路４９は高レベル
の信号を出力する。この信号はオア回路５１を介してラ
ッチ回路４７のデータ入力端子Ｄに供給される。

【００６８】それから、制御信号ＣＮＴ２を時刻ｔ２に
示すように立ち上げると、この制御信号ＣＮＴ２に応じ
てラッチ回路４７のクロック端子に供給されているアン
ド回路４５からの信号が時刻ｔ２に示すように立ち上が
るので、ラッチ回路４７のデータ入力端子に供給されて
いる高レベル信号がラッチ回路４７にラッチされ、該ラ
ッチ回路４７の出力端子Ｑは高レベルになり、これによ
り出力手段となり、すなわち読み込みモードになる。こ
の高レベル信号はオア回路５１の他方の入力に供給され
るとともに、出力用カウンタ３７のイネーブル端子Ｅに
供給され、これによりカウンタ３７を動作可能にする。

【００６９】また、ラッチ回路４７の出力信号は、ナン
ド回路５７の一方の入力にも供給され、他方の入力に供
給されている時刻ｔ３以降に発生する制御信号ＣＮＴ２
に応じて反転読み込み信号ＲＤ’が出力され、これによ
って読み込み処理、すなわちデータバス５上へのデータ
の出力処理が開始し、カウンタ３７で指定されるアドレ
スの格納場所からのデータがデータバス５上に順次出力
される。

【００７０】上述したように、出力手段となって、読み
込みモードになった後、時刻ｔ３において、制御信号Ｃ
ＮＴ２が立ち下がると、この制御信号ＣＮＴ２に応じて
ナンド回路５７から反転読み込み信号ＲＤ’が出力さ
れ、これによりカウンタ３７の出力で指定されるアドレ
ス０の格納場所に格納されているデータ０がデータバス
５上に出力されることになる。データが出力された後、
制御信号ＣＮＴ２が立ち上がると、この立ち上がりでカ
ウンタ３７のカウント値が＋１インクリメントされ、ア
ドレスが０から１に進み、次の出力データの格納場所が
指定される。

【００７１】このように次の出力データの格納場所が指
定された後、同様に制御信号ＣＮＴ２が立ち下がると、
次のデータ１が出力され、更にアドレスが更新されると
いうように同じ動作が繰り返される。そして、データ
０，１，２，３を出力し終わり、時刻ｔ４においてアド
レスが４になると、出力用カウンタ３７の出力ＡＤ２が
高レベルになり、これにより入力処理となり、すなわち
書き込み処理となる。

【００７２】このように入力処理になると、前記出力用
カウンタ３７の出力端子ＡＤ２からの高レベル出力信号
はオア回路６１に供給されて、制御信号ＣＮＴ２が出力
用カウンタ３７に供給されることを禁止し、これにより
出力用カウンタ３７の動作を停止するとともに、入力用
カウンタ６７のイネーブル端子Ｅおよびナンド回路６９
の一方の入力に供給され、これにより入力用カウンタ６
７のカウント動作を可能とし、またナンド回路６９を介
して以降の制御信号ＣＮＴ２が反転書き込み信号ＷＲ’
として出力され、これによって書き込み処理、すなわち
データバス５上のデータの入力処理が開始し、データバ
ス５上のデータが入力用カウンタ６７で指定されるアド
レスの格納場所に順次入力される。

【００７３】上述したように、入力手段となって、書き
込みモードになった後、時刻ｔ５において、制御信号Ｃ
ＮＴ２が立ち下がると、この制御信号ＣＮＴ２に応じて
ナンド回路６９から反転書き込み信号ＷＲ’が出力さ
れ、これによりデータバス５上のデータが入力用カウン
タ６７の出力で指定されるアドレス０の格納場所に入力
されることになる。このデータが入力された後、制御信
号ＣＮＴ２が時刻ｔ６で示すように立ち上がると、この
立ち上がりで入力用カウンタ６７のカウント値が＋１イ
ンクリメントされ、アドレスが０から１に進み、次の入
力データの格納場所が指定される。

【００７４】このように次の入力データの格納場所が指
定された後、同様に制御信号ＣＮＴ２が立ち下がると、
データバス５上の次のデータ１が入力され、更にアドレ
スが更新されるというように同じ動作が繰り返される。
そして、データ０，１を順次入力し終わり、アドレスが
２になると、入力用カウンタ６７の出力ＢＤ１が高レベ
ルになり、この高レベル出力信号はインバータ６３を介
してラッチ回路４７のクリア端子ＣＬに供給され、ラッ
チ回路４７を時刻ｔ７で示すようにリセットする。ラッ
チ回路４７がリセットされると、ラッチ回路４７の反転
出力端子Ｑ’からの信号によってラッチ回路５３がラッ
チ動作を行い、その反転出力端子からの出力信号は低レ
ベルになるので、この低レベル信号により出力用カウン
タ３７および入力用カウンタ６７は共にリセットされ、
アドレスを０に初期化する。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
制御信号の立ち下がり時のデータバス上のデータおよび
制御信号の立ち上がり時のデータバス上のデータを取り
出し、この両データを比較し、両データが同一である
時、以降の制御信号の立ち上がりに応じてデータバス上
のデータを入力するとともに、該データの入力後、次の
データの入力のために格納場所のアドレスを進め、比較
手段による比較結果、両データが同一でない時、格納場
所のアドレスを初期化するので、従来のようにマイクロ
コンピュータの制御処理に影響されることなく、高速に
データ入力を行うことができる。

【００７６】また、本発明によれば、制御信号の立ち下
がり時のデータバス上のデータおよび制御信号の立ち上
がり時のデータバス上のデータを取り出し、この取り出
した立ち下がり時および立ち上がり時の各データがそれ
ぞれ第１および第２の所定のデータである時、以降の制
御信号の立ち下がりに応じてデータバス上にデータを出
力し、該データの出力後、次のデータの出力のために格
納場所のアドレスを進め、前記取り出した立ち下がり時
および立ち上がり時の各データがそれぞれ第３および第
４の所定のデータである時、以降の制御信号の立ち上が
りに応じてデータバス上のデータを入力し、該データの
入力後、次のデータの入力のために格納場所のアドレス
を進めるので、１本の制御線を利用した制御信号によっ
てデータの入力および出力の両方を効率的に行うことが
できる。

【００７７】更に、本発明によれば、制御信号の立ち下
がり時のデータバス上のデータおよび制御信号の立ち上
がり時のデータバス上のデータを取り出し、この取り出
した立ち下がり時および立ち上がり時の各データがそれ
ぞれ第１および第２の所定のデータである時、以降の制
御信号の立ち上がりに応じてデータバス上にデータを出
力し、該データの出力後、次のデータの出力のために格
納場所のアドレスを進め、所定数のデータを出力した
後、引き続き以降の制御信号の立ち下がりに応じてデー
タバス上のデータを入力し、該データの入力後、次のデ
ータの入力のために格納場所のアドレスを進めるので、
データの入力および出力処理を一連の操作で連続して効
率的かつ簡単に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるデータ入力装置の構
成図である。

【図２】図１に示す入力手段の詳細な回路構成を示すブ
ロック図である。

【図３】図２に示す回路のデータ監視手段およびカウン
タの更に詳細な構成を示したブロック図である。

【図４】図１〜３に示すデータ入力装置の作用を示すフ
ローチャートである。

【図５】図３の回路に使用するクロック信号ＣＫＡ，Ｃ
ＫＢを示す波形図である。

【図６】図１〜３に示すデータ入力装置の作用を示すタ
イミング図である。

【図７】本発明の他の実施例に係わるデータ入出力装置
の構成図である。

【図８】図７に示すデータ入出力手段の詳細な回路構成
を示すブロック図である。

【図９】図８に示す回路のデータ監視手段およびカウン
タのデータ出力時の更に詳細な構成を示したブロック図
である。

【図１０】図８に示す回路のデータ監視手段およびカウ
ンタのデータ入力時の更に詳細な構成を示したブロック
図である。

【図１１】図７〜１０に示すデータ入出力装置の作用を
示すフローチャートである。

【図１２】図９に示す出力手段によるデータ出力処理の
作用を示すタイミング図である。

【図１３】図１０に示す入力手段によるデータ入力処理
の作用を示すタイミング図である。

【図１４】本発明の更に他の実施例に係わるデータ入出
力装置の構成を示すブロック図である。

【図１５】図１４に示すデータ入出力装置の作用を示す
フローチャートである。

【図１６】図１４に示すデータ入出力装置の作用を示す
タイミング図である。

【符号の説明】

１ マイクロコンピュータ ３ 入力手段 ９ データ監視手段 １１ カウンタ １７ ４ビットデータラッチ回路 １９ ディジタル比較器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−166423（ＪＰ，Ａ) 特開 平２−281360（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 - 13/42 350 G06F 13/36 - 13/36 530 G06F 13/00 - 13/00 301 G06F 15/78 510 H04L 7/00 - 7/10

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データバス上を伝送されるデータを制御
   信号に応じて入力するデータ入力装置であって、前記制
   御信号の立ち下がり時のデータバス上のデータおよび制
   御信号の立ち上がり時のデータバス上のデータを取り出
   すデータ取り出し手段と、該データ取り出し手段で取り
   出した両データを比較する比較手段と、該比較手段によ
   る比較の結果、両データが同一である時、以降の制御信
   号の立ち上がりに応じてデータバス上のデータを入力す
   るとともに、該データの入力後、次のデータの入力のた
   めに格納場所のアドレスを進めるように制御する制御手
   段と、前記比較手段による比較結果、両データが同一で
   ない時、前記格納場所のアドレスの初期化を行う初期化
   手段とを有することを特徴とするデータ入力装置。
2. 【請求項２】 データバス上を伝送されるデータを制御
   信号に応じて入力するとともに、制御信号に応じてデー
   タバス上にデータを出力するデータ入出力装置であっ
   て、前記制御信号の立ち下がり時のデータバス上のデー
   タおよび制御信号の立ち上がり時のデータバス上のデー
   タを取り出すデータ取り出し手段と、該データ取り出し
   手段で取り出した立ち下がり時および立ち上がり時の各
   データがそれぞれ第１および第２の所定のデータである
   時、以降の制御信号の立ち下がりに応じてデータバス上
   にデータを出力するとともに、該データの出力後、次の
   データの出力のために格納場所のアドレスを進めるよう
   に制御する出力制御手段と、前記データ取り出し手段で
   取り出した立ち下がり時および立ち上がり時の各データ
   がそれぞれ第３および第４の所定のデータである時、以
   降の制御信号の立ち上がりに応じてデータバス上のデー
   タを入力するとともに、該データの入力後、次のデータ
   の入力のために格納場所のアドレスを進めるように制御
   する入力制御手段と、前記出力制御手段により所定数の
   データを出力したときまたは前記入力制御手段により所
   定数のデータを入力したときには、前記格納場所のアド
   レスを初期化する初期化手段とを有することを特徴とす
   るデータ入出力装置。
3. 【請求項３】 データバス上を伝送されるデータを制御
   信号に応じて入力するとともに、制御信号に応じてデー
   タバス上にデータを出力するデータ入出力装置であっ
   て、前記制御信号の立ち下がり時のデータバス上のデー
   タおよび制御信号の立ち上がり時のデータバス上のデー
   タを取り出すデータ取り出し手段と、該データ取り出し
   手段で取り出した立ち下がり時および立ち上がり時の各
   データがそれぞれ第１および第２の所定のデータである
   時、以降の制御信号の立ち上がりに応じてデータバス上
   にデータを出力するとともに、該データの出力後、次の
   データの出力のために格納場所のアドレスを進めるよう
   に制御する出力制御手段と、該出力制御手段の制御によ
   り所定数のデータを出力した後、引き続き以降の制御信
   号の立ち下がりに応じてデータバス上のデータを入力す
   るとともに、該データの入力後、次のデータの入力のた
   めに格納場所のアドレスを進めるように制御する入力制
   御手段と、この入力制御手段により所定数のデータを入
   力したときには、前記格納場所のアドレスを初期化する
   初期化手段とを有することを特徴とするデータ入出力装
   置。