JP2786033B2 - 時間測定装置 - Google Patents
時間測定装置Info
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- JP2786033B2 JP2786033B2 JP3242224A JP24222491A JP2786033B2 JP 2786033 B2 JP2786033 B2 JP 2786033B2 JP 3242224 A JP3242224 A JP 3242224A JP 24222491 A JP24222491 A JP 24222491A JP 2786033 B2 JP2786033 B2 JP 2786033B2
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Description
【０００１】
【産業上の利用分野】本発明は時間測定装置に関し、特
にインサーキットエミュレータを構成するリアルタイム
トレーサの時間測定機能を実現する時間測定装置に関す
る。
にインサーキットエミュレータを構成するリアルタイム
トレーサの時間測定機能を実現する時間測定装置に関す
る。
【０００２】
【従来の技術】一般に、インサーキットエミュレータで
は、時間測定装置はインサーキットエミュレータの一機
能であるリアルタイムトレース（一連のプログラム実行
によるアドレス信号やアドレス信号やステータス信号、
データバス信号の端子状態の変化を、ＣＰＵクロックや
バスサイクル信号を用いてサンプリングし履歴としてト
レースデータ格納メモリ上に書き込む）回路の一つの機
能で、リアルタイムトレースの情報単位（トレースフレ
ームと云う）毎にプログラムの実行時間を記録する。
は、時間測定装置はインサーキットエミュレータの一機
能であるリアルタイムトレース（一連のプログラム実行
によるアドレス信号やアドレス信号やステータス信号、
データバス信号の端子状態の変化を、ＣＰＵクロックや
バスサイクル信号を用いてサンプリングし履歴としてト
レースデータ格納メモリ上に書き込む）回路の一つの機
能で、リアルタイムトレースの情報単位（トレースフレ
ームと云う）毎にプログラムの実行時間を記録する。
【０００３】インサーキットエミュレータの使用者は、
自己のシステムを開発する上で、こを測定結果を用い被
ディバグシステムの性能を改善したり、不具合の究明を
行う。
自己のシステムを開発する上で、こを測定結果を用い被
ディバグシステムの性能を改善したり、不具合の究明を
行う。
【０００４】従来この種の時間測定装置は、ディバグ時
の種々の測定条件に対応するために、１０分〜１時間ほ
どのプログラムの実行時間を計測できるようになってい
る。
の種々の測定条件に対応するために、１０分〜１時間ほ
どのプログラムの実行時間を計測できるようになってい
る。
【０００５】そこで時間計測用のカウンタとしては簡単
にオーバーフローを引き起こさないためにも、十分に広
いビット幅をもったカウンタが用いられる。例えば１μ
Ｓの分解能で１時間ほどの計測を実現するには、３２ビ
ット幅のカウンタが必要となる。
にオーバーフローを引き起こさないためにも、十分に広
いビット幅をもったカウンタが用いられる。例えば１μ
Ｓの分解能で１時間ほどの計測を実現するには、３２ビ
ット幅のカウンタが必要となる。
【０００６】これにともない、トレースメモリのトレー
スフレームのビット幅は一般に必要とされるトレース信
号（ＣＰＵのアドレス信号やデータ信号など）に加え、
時間測定カウンタのビット幅（例えば３２ビット）分も
割り当てられるため、結果として多くのトレースメモリ
を用意する必要があった。
スフレームのビット幅は一般に必要とされるトレース信
号（ＣＰＵのアドレス信号やデータ信号など）に加え、
時間測定カウンタのビット幅（例えば３２ビット）分も
割り当てられるため、結果として多くのトレースメモリ
を用意する必要があった。
【０００７】また、一般的には時間測定の分解能が１μ
Ｓ〜１ｍＳ程度に設定されることから、本来時間データ
を記録する場合トレースメモリに要求される書き込み時
間は最速でも１μＳ程度ですむはずである。
Ｓ〜１ｍＳ程度に設定されることから、本来時間データ
を記録する場合トレースメモリに要求される書き込み時
間は最速でも１μＳ程度ですむはずである。
【０００８】しかし、アドレス信号やデータ信号などの
トレースデータが、ＣＰＵクロック毎、またはバスサイ
クル毎のサイクル（５０ｎＳ〜５００ｎＳ程度）変化す
る高速な信号であるために、トレースメモリに要求され
るサイクル時間はＣＰＵクロックサイクル、またはバス
サイクルより高速なものになり、結果として高速で動作
する高価なメモリが必要となっている。
トレースデータが、ＣＰＵクロック毎、またはバスサイ
クル毎のサイクル（５０ｎＳ〜５００ｎＳ程度）変化す
る高速な信号であるために、トレースメモリに要求され
るサイクル時間はＣＰＵクロックサイクル、またはバス
サイクルより高速なものになり、結果として高速で動作
する高価なメモリが必要となっている。
【０００９】従来の時間測定装置を用いたトレース回路
のブロック図を、図３に示す。
のブロック図を、図３に示す。
【００１０】図３において、従来のトレース回路は、１
６Ｋ（１Ｋ＝１０２４）フレームのトレースデータ格納
メモリ１′，ＣＰＵクロックと同じ５０ｎＳで変化する
トレースデータ書き込み信号（ＷＰ）６，ＣＰＵの出力
信号（アドレス、データ、ステータス信号等）を含む９
６ビット幅のトレースデータ（ＴＤ）７から構成される
トレースメモリブロックａ′と、３２ビット幅の時間計
測カウンタ２，時間データ保持ラッチ３，同期回路４，
周期が１μＳの時間計測基準クロック信号（Ｔφ）５，
ラッチ信号（Ｌｓ）１３，３２ビットの時間データ（Ｔ
Ｍ）８から構成される時間計測回路ブロックｂ′の２つ
の回路ブロックからなる。
６Ｋ（１Ｋ＝１０２４）フレームのトレースデータ格納
メモリ１′，ＣＰＵクロックと同じ５０ｎＳで変化する
トレースデータ書き込み信号（ＷＰ）６，ＣＰＵの出力
信号（アドレス、データ、ステータス信号等）を含む９
６ビット幅のトレースデータ（ＴＤ）７から構成される
トレースメモリブロックａ′と、３２ビット幅の時間計
測カウンタ２，時間データ保持ラッチ３，同期回路４，
周期が１μＳの時間計測基準クロック信号（Ｔφ）５，
ラッチ信号（Ｌｓ）１３，３２ビットの時間データ（Ｔ
Ｍ）８から構成される時間計測回路ブロックｂ′の２つ
の回路ブロックからなる。
【００１１】トレースメモリブロックａ′では、エミュ
レーションＣＰＵ（対象となるＣＰＵ）のアドレスバ
ス，データバス，ステータス信号等からなるトレースデ
ータを、トレースデータ書き込み信号６のタイミングで
トレースデータ格納メモリ１′に順次書き込む。
レーションＣＰＵ（対象となるＣＰＵ）のアドレスバ
ス，データバス，ステータス信号等からなるトレースデ
ータを、トレースデータ書き込み信号６のタイミングで
トレースデータ格納メモリ１′に順次書き込む。
【００１２】これとは別に、時間計測回路ブロックｂ′
では時間計測基準クロック信号５に同期して時間計測カ
ウンタ２がインクリメントされる。インクリメントされ
た時間データ（ＴＭ）８は、時間データ保持ラッチ３に
送られる。
では時間計測基準クロック信号５に同期して時間計測カ
ウンタ２がインクリメントされる。インクリメントされ
た時間データ（ＴＭ）８は、時間データ保持ラッチ３に
送られる。
【００１３】時間データ格納ラッチ３は、時間データ
（ＴＭ）８の変化期間がトレースデータ格納メモリ１′
への書き込みタイミングと重なった時に、不定データが
トレースデータ格納メモリ１′に書き込まれるのを防ぐ
ためのもので、同期回路４によってトレースデータ書き
込み信号（ＷＰ）６を時間計測基準クロック信号（Ｔ
φ）５の変化に同期させたラッチ信号（Ｌｓ）１３で時
間データ（ＴＭ）８をラッチする。時間データ保持ラッ
チ３の出力信号（時間データ８をラッチしたもの）は、
トレースデータ格納メモリ１′にトレースデータ（Ｔ
Ｄ）７が書き込まれるのと同じタイミングでトレースデ
ータ格納メモリ１′に書き込まれる。
（ＴＭ）８の変化期間がトレースデータ格納メモリ１′
への書き込みタイミングと重なった時に、不定データが
トレースデータ格納メモリ１′に書き込まれるのを防ぐ
ためのもので、同期回路４によってトレースデータ書き
込み信号（ＷＰ）６を時間計測基準クロック信号（Ｔ
φ）５の変化に同期させたラッチ信号（Ｌｓ）１３で時
間データ（ＴＭ）８をラッチする。時間データ保持ラッ
チ３の出力信号（時間データ８をラッチしたもの）は、
トレースデータ格納メモリ１′にトレースデータ（Ｔ
Ｄ）７が書き込まれるのと同じタイミングでトレースデ
ータ格納メモリ１′に書き込まれる。
【００１４】この従来で示すように、トレースデータ格
納メモリ１′のフレーム幅はトレースデータ（ＴＤ）７
の９６ビットと時間データ（ＴＭ）８の３２ビットを加
えた１２８ビットで構成されることとなり、トレースデ
ータ格納メモリ１′の総容量２５６Ｋバイト（１Ｋ＝１
０２４）の４分の１にあたる６４Ｋバイトが時間データ
のトレースのために必要となる。
納メモリ１′のフレーム幅はトレースデータ（ＴＤ）７
の９６ビットと時間データ（ＴＭ）８の３２ビットを加
えた１２８ビットで構成されることとなり、トレースデ
ータ格納メモリ１′の総容量２５６Ｋバイト（１Ｋ＝１
０２４）の４分の１にあたる６４Ｋバイトが時間データ
のトレースのために必要となる。
【００１５】また、時間計測基準クロック信号５の周期
が１μＳであるのに対し、トレースデータ格納メモリ
１′の書き込み周期が５０ｎＳとかなり短いため、トレ
ースデータ格納メモリ１′には同じ数値の時間データが
冗長に書き込まれることとなる。
が１μＳであるのに対し、トレースデータ格納メモリ
１′の書き込み周期が５０ｎＳとかなり短いため、トレ
ースデータ格納メモリ１′には同じ数値の時間データが
冗長に書き込まれることとなる。
【００１６】
【発明が解決しようとする課題】従来のリアルタイムト
レーサにおいては、トレースデータをトレースデータ格
納メモリ書き込む時間の方が、時間測定装置の時間計測
基準クロックの変化より高速なため、トレースフレーム
の多くに割り当てている時間計測データは値の変化がよ
り少なく、トレースデータ格納メモリの資源を冗長に使
用してしまう。
レーサにおいては、トレースデータをトレースデータ格
納メモリ書き込む時間の方が、時間測定装置の時間計測
基準クロックの変化より高速なため、トレースフレーム
の多くに割り当てている時間計測データは値の変化がよ
り少なく、トレースデータ格納メモリの資源を冗長に使
用してしまう。
【００１７】また、高速に動作するＣＰＵに対応する場
合は、特に高速なメモリを使用しなければならず、コス
ト的にも高価なものとなってしまうという欠点がある。
合は、特に高速なメモリを使用しなければならず、コス
ト的にも高価なものとなってしまうという欠点がある。
【００１８】そこで、本発明の目的は、以上のような欠
点を解決し、トレースデータ格納メモリの資源を効率よ
く使用しかつ高速に動作するＣＰＵに対応する場合でも
高価にならないリアルタイムトレーサを実現できるよう
にした時間測定装置を提供することにある。
点を解決し、トレースデータ格納メモリの資源を効率よ
く使用しかつ高速に動作するＣＰＵに対応する場合でも
高価にならないリアルタイムトレーサを実現できるよう
にした時間測定装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の時間測定装置の
構成は、時間計測基準クロック信号に同期して動作する
格納番地指定カウンタと、前記時間計測基準クロック信
号に同期して動作する時間計測カウンタと、前記格納番
地指定カウンタの出力信号を書き込みアドレスとする時
間データ格納メモリと、トレースデータ書き込み信号と
前記時間計測基準クロック信号との同期回路と、前記同
期回路の出力信号で前記格納番地指定カウンタの出力を
ラッチする格納番地保持ラッチと、前記ラッチの出力デ
ータをトレースデータの一部として記録するトレースデ
ータ格納メモリとを備えている。
構成は、時間計測基準クロック信号に同期して動作する
格納番地指定カウンタと、前記時間計測基準クロック信
号に同期して動作する時間計測カウンタと、前記格納番
地指定カウンタの出力信号を書き込みアドレスとする時
間データ格納メモリと、トレースデータ書き込み信号と
前記時間計測基準クロック信号との同期回路と、前記同
期回路の出力信号で前記格納番地指定カウンタの出力を
ラッチする格納番地保持ラッチと、前記ラッチの出力デ
ータをトレースデータの一部として記録するトレースデ
ータ格納メモリとを備えている。
【００２０】このようにすることにより、本発明によれ
ば、ビット幅の大きい時間計測データは時間計測基準ク
ロックの変化時間で、低速の時間データ格納メモリに書
き込まれ、これとは別に、高速のトレースデータ格納メ
モリには、時間計測データよりビット幅が小さい、格納
番地指定のポイント値が書き込まれる。
ば、ビット幅の大きい時間計測データは時間計測基準ク
ロックの変化時間で、低速の時間データ格納メモリに書
き込まれ、これとは別に、高速のトレースデータ格納メ
モリには、時間計測データよりビット幅が小さい、格納
番地指定のポイント値が書き込まれる。
【００２１】これにより、トレースデータ格納メモリの
資源を効率よく使用しかつ高速に動作するＣＰＵに対応
する場合でも高価にならないリアルタイムトレーサを実
現できる時間測定装置が得られる。
資源を効率よく使用しかつ高速に動作するＣＰＵに対応
する場合でも高価にならないリアルタイムトレーサを実
現できる時間測定装置が得られる。
【００２２】
【実施例】図１は本発明の一実施例の時間測定装置を含
むトレース回路を示すブロック図である。
むトレース回路を示すブロック図である。
【００２３】図１において、図３における符号と同じ符
号のものは同じものを示している。
号のものは同じものを示している。
【００２４】図１において本実施例のトレース回路は、
トレースメモリブロックａ，時間計測回路ブロックｂ，
時間データトレース制御ブロックｃの３つの回路ブロッ
クを含み、構成される。
トレースメモリブロックａ，時間計測回路ブロックｂ，
時間データトレース制御ブロックｃの３つの回路ブロッ
クを含み、構成される。
【００２５】トレースメモリブロックａは、１６Ｋフレ
ームのトレースデータ格納メモリ１，トレースデータ書
き込み信号（ＷＰ）６，トレースデータ（ＴＤ）７から
なる。また、時間計測回路ブロックｂは、時間計測基準
クロック信号（Ｔφ）５，時間計測カウンタ２，１６Ｋ
フレームの時間データ格納メモリ９，時間データ（Ｔ
Ｍ）８からなり、トレースデータ格納メモリ１、時間デ
ータ格納メモリ９を除けば、図３に示す従来のものと同
様である。
ームのトレースデータ格納メモリ１，トレースデータ書
き込み信号（ＷＰ）６，トレースデータ（ＴＤ）７から
なる。また、時間計測回路ブロックｂは、時間計測基準
クロック信号（Ｔφ）５，時間計測カウンタ２，１６Ｋ
フレームの時間データ格納メモリ９，時間データ（Ｔ
Ｍ）８からなり、トレースデータ格納メモリ１、時間デ
ータ格納メモリ９を除けば、図３に示す従来のものと同
様である。
【００２６】従って、図１においてトレースデータ格納
メモリ１にトレースデータを書き込む動作と、時間計測
カウンタ２が、時間データ（ＴＭ）８を出力する動作は
図３と同様である。
メモリ１にトレースデータを書き込む動作と、時間計測
カウンタ２が、時間データ（ＴＭ）８を出力する動作は
図３と同様である。
【００２７】時間データトレース制御ブロックｃは、１
４ビット幅の格納番地指定カウンタ１０，格納番地保持
ラッチ１１，格納番地指定番号（ＡＰ）１２，ラッチ信
号（Ｌｓ）１３，同期回路４からなり、時間計測カウン
タ２から出力される時間データ（ＴＭ）８を、時間計測
基準クロック信号（Ｔφ）５に従って、１μＳ毎に時間
データ格納メモリ９に順次書き込む。
４ビット幅の格納番地指定カウンタ１０，格納番地保持
ラッチ１１，格納番地指定番号（ＡＰ）１２，ラッチ信
号（Ｌｓ）１３，同期回路４からなり、時間計測カウン
タ２から出力される時間データ（ＴＭ）８を、時間計測
基準クロック信号（Ｔφ）５に従って、１μＳ毎に時間
データ格納メモリ９に順次書き込む。
【００２８】この時、時間データが書き込まれるアドレ
スは、格納番地指定カウンタ１０から出力される１４ビ
ットの格納番地指定信号（ＡＰ）１２によって決定され
る。
スは、格納番地指定カウンタ１０から出力される１４ビ
ットの格納番地指定信号（ＡＰ）１２によって決定され
る。
【００２９】また、格納番地指定番号（ＡＰ）１２はト
レースデータの一部としてトレースデータ格納メモリ１
に書き込まれるが、トレースデータ書き込み信号（Ｗ
Ｐ）６と格納番地指定信号（ＡＰ）１２の値の変化は非
同期であるので、格納番地指定信号（ＡＰ）１２の変化
期間に不定データがトレースデータ格納メモリ１に書き
込まれないよう、トレースデータ書き込み信号（ＷＰ）
６を同期回路４で、時間計測基準クロック信号（Ｔφ）
５と同期させ、その出力信号であるラッチ信号（Ｌｓ）
１３によって格納番地指定信号（ＡＰ）１２を格納番地
保持ラッチにラッチし、その出力をトレースデータ格納
メモリ１に書き込む。
レースデータの一部としてトレースデータ格納メモリ１
に書き込まれるが、トレースデータ書き込み信号（Ｗ
Ｐ）６と格納番地指定信号（ＡＰ）１２の値の変化は非
同期であるので、格納番地指定信号（ＡＰ）１２の変化
期間に不定データがトレースデータ格納メモリ１に書き
込まれないよう、トレースデータ書き込み信号（ＷＰ）
６を同期回路４で、時間計測基準クロック信号（Ｔφ）
５と同期させ、その出力信号であるラッチ信号（Ｌｓ）
１３によって格納番地指定信号（ＡＰ）１２を格納番地
保持ラッチにラッチし、その出力をトレースデータ格納
メモリ１に書き込む。
【００３０】前述のように、時間データ（ＴＭ）８の３
２ビット幅に対して、格納番地指定信号（ＡＰ）１２の
ビット幅は最大でもトレースデータ格納メモリ１のフレ
ーム数を表現できるだけのものであればよく（ここでは
１４ビット）、トレースデータ格納メモリ１の総容量は
トレースデータ９６ビットと格納番地指定信号１４ビッ
トの計１１０ビットを１フレームとする２２０Ｋバイト
となる。
２ビット幅に対して、格納番地指定信号（ＡＰ）１２の
ビット幅は最大でもトレースデータ格納メモリ１のフレ
ーム数を表現できるだけのものであればよく（ここでは
１４ビット）、トレースデータ格納メモリ１の総容量は
トレースデータ９６ビットと格納番地指定信号１４ビッ
トの計１１０ビットを１フレームとする２２０Ｋバイト
となる。
【００３１】これにより、従来例に示すトレースデータ
格納メモリに比べ、使用する高速メモリの数を少なく抑
えることができる。これに対して、時間データ（ＴＭ）
８を書き込む時間データ格納メモリ９は遅くとも時間計
測基準クロック信号（Ｔφ）５の周期と同じ１μＳ以下
の動作速度のものでよく、安価な低速メモリを使用する
ことができる。
格納メモリに比べ、使用する高速メモリの数を少なく抑
えることができる。これに対して、時間データ（ＴＭ）
８を書き込む時間データ格納メモリ９は遅くとも時間計
測基準クロック信号（Ｔφ）５の周期と同じ１μＳ以下
の動作速度のものでよく、安価な低速メモリを使用する
ことができる。
【００３２】次に図１の動作の様子を、図２にタイミン
グ図で説明する。図２に示す信号名は、図１に示すもの
と同一のものである。
グ図で説明する。図２に示す信号名は、図１に示すもの
と同一のものである。
【００３３】図３において、トレースデータ（ＴＤ）
は、トレースデータ書き込み信号（ＷＰ）の立ち上がり
でトレースデータ格納メモリ１に書き込まれる。またこ
れとは別に時間計測基準クロック信号（Ｔφ）の立ち上
がりによって時間データ（ＴＭ）が時間データ格納メモ
リに書き込まれ、書き込み後に格納番地指定信号（Ａ
Ｐ）と共にインクリメントされる。
は、トレースデータ書き込み信号（ＷＰ）の立ち上がり
でトレースデータ格納メモリ１に書き込まれる。またこ
れとは別に時間計測基準クロック信号（Ｔφ）の立ち上
がりによって時間データ（ＴＭ）が時間データ格納メモ
リに書き込まれ、書き込み後に格納番地指定信号（Ａ
Ｐ）と共にインクリメントされる。
【００３４】ここで、トレースデータ書き込み信号（Ｗ
Ｐ）と時間計測基準クロック信号（Ｔφ）は非同期であ
るため、トレースデータ（ＴＤ）を書き込むのと同じタ
イミッグで格納番地指定信号（ＡＰ）もトレースデータ
格納メモリに書き込もうとすると、変化期間の不定デー
タを取り込む場合が生じてしまう（図中円Ｃで囲む部
分）。
Ｐ）と時間計測基準クロック信号（Ｔφ）は非同期であ
るため、トレースデータ（ＴＤ）を書き込むのと同じタ
イミッグで格納番地指定信号（ＡＰ）もトレースデータ
格納メモリに書き込もうとすると、変化期間の不定デー
タを取り込む場合が生じてしまう（図中円Ｃで囲む部
分）。
【００３５】そこで、トレースデータ書き込み信号（Ｗ
Ｐ）と時間計測基準クロック信号（Ｔφ）を同期させた
信号（Ｌｓ）を用いて、格納番地指定信号（ＡＰ）をい
ったんラッチし、トレースデータ書き込み信号（ＷＰ）
の立ち上がりに対して変化期間がこないようにすること
で安定したデータが書き込まれるよう作用する。
Ｐ）と時間計測基準クロック信号（Ｔφ）を同期させた
信号（Ｌｓ）を用いて、格納番地指定信号（ＡＰ）をい
ったんラッチし、トレースデータ書き込み信号（ＷＰ）
の立ち上がりに対して変化期間がこないようにすること
で安定したデータが書き込まれるよう作用する。
【００３６】
【発明の効果】以上の説明で明かな如く、本発明の時間
測定装置によれば、トレースデータ格納メモリの資源を
効率よく使用し、かつ高速に動作するＣＰＵに対応する
場合でも高価にならないリアルタイムトレーサを実現で
きるという効果を得ることができる。
測定装置によれば、トレースデータ格納メモリの資源を
効率よく使用し、かつ高速に動作するＣＰＵに対応する
場合でも高価にならないリアルタイムトレーサを実現で
きるという効果を得ることができる。
【図１】本発明の一実施例の時間測定装置を用いたトレ
ース回路のブロック図である。
ース回路のブロック図である。
【図２】図１の動作を示すタイミング図である。
【図３】従来の時間測定装置を用いたトレース回路のブ
ロック図である。
ロック図である。
ａ，ａ′ トレースメモリブロック ｂ，ｂ′ 時間計測回路ブロック ｃ 時間データトレース制御ブロック １ トレースデータ格納メモリ １′ トレースデータ時間データ格納メモリ ２ 時間計測カウンタ ３ 時間データ保持ラッチ ４ 同期回路 ５ 時間計測基準クロック信号（Ｔφ） ６ トレースデータ書き込み信号（ＷＰ） ７ トレースデータ（ＴＤ） ８ 時間データ（ＴＭ） ９ 時間データ格納メモリ １０ 格納番地指定カウンタ １１ 格納番地保持ラッチ １２ 格納番地指定信号（ＡＰ） １３ ラッチ信号（Ｌｓ）
Claims (1)
- 【請求項１】 時間計測基準クロック信号に同期して動
作する格納番地指定カウンタと、前記時間計測基準クロ
ック信号に同期して動作する時間計測カウンタと、前記
格納番地指定カウンタの出力信号を書き込みアドレスと
する時間データ格納メモリと、トレースデータ書き込み
信号と前記時間計測基準クロック信号との同期回路と、
前記同期回路の出力信号で前記格納番地指定カウンタの
出力をラッチする格納番地保持ラッチと、前記ラッチの
出力データをトレースデータの一部として記録するトレ
ースデータ格納メモリとを備え、前記時間データ格納メ
モリに時間計測データを書き込み、これとは別に前記ト
レースデータ格納メモリには前記時間データ格納メモリ
への書き込み番地を指定するポインタ値を書き込むよう
になしたことを特徴とする時間測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242224A JP2786033B2 (ja) | 1991-09-24 | 1991-09-24 | 時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242224A JP2786033B2 (ja) | 1991-09-24 | 1991-09-24 | 時間測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241878A JPH05241878A (ja) | 1993-09-21 |
| JP2786033B2 true JP2786033B2 (ja) | 1998-08-13 |
Family
ID=17086082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242224A Expired - Fee Related JP2786033B2 (ja) | 1991-09-24 | 1991-09-24 | 時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786033B2 (ja) |
-
1991
- 1991-09-24 JP JP3242224A patent/JP2786033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241878A (ja) | 1993-09-21 |
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