JPH05266685A - 記憶装置 - Google Patents
記憶装置Info
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- JPH05266685A JPH05266685A JP6552992A JP6552992A JPH05266685A JP H05266685 A JPH05266685 A JP H05266685A JP 6552992 A JP6552992 A JP 6552992A JP 6552992 A JP6552992 A JP 6552992A JP H05266685 A JPH05266685 A JP H05266685A
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- signal
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Abstract
(57)【要約】
【目的】バーストアクセスのためのアドレス発生用回路
がコンパクトに内蔵された記憶装置を提供する。 【構成】アドレスバッファ回路10の前段に、アドレスセ
レクト＆バーストアドレス発生回路20を設けることによ
って、バーストアクセスを可能にしている。アドレスセ
レクト＆バーストアドレス発生回路20を設けるに伴な
い、新たに／ＢＵＲＳＴ、／ＬＯＡＤ及びＣＬＫ信号の
外部入力信号を追加しているが、必ずしも３本とも必要
ではない。／ＢＵＲＳＴ信号は、バースト転送モードを
示す信号で、'Ｌ'レベルのときにバースト転送モードを
意味する。／ＬＯＡＤ信号は、バースト転送に入る前に
そのバースト転送の先頭のアドレスを設定するサイクル
を示す信号で、'Ｌ'レベルのときにアドレス信号Ａ0 〜
Ａ14を取り込むように指示を行なう。ＣＬＫ信号は、バ
ースト転送モードにおいて、バーストアドレスをインク
リメントさせるためのクロックとして用いる。
がコンパクトに内蔵された記憶装置を提供する。 【構成】アドレスバッファ回路10の前段に、アドレスセ
レクト＆バーストアドレス発生回路20を設けることによ
って、バーストアクセスを可能にしている。アドレスセ
レクト＆バーストアドレス発生回路20を設けるに伴な
い、新たに／ＢＵＲＳＴ、／ＬＯＡＤ及びＣＬＫ信号の
外部入力信号を追加しているが、必ずしも３本とも必要
ではない。／ＢＵＲＳＴ信号は、バースト転送モードを
示す信号で、'Ｌ'レベルのときにバースト転送モードを
意味する。／ＬＯＡＤ信号は、バースト転送に入る前に
そのバースト転送の先頭のアドレスを設定するサイクル
を示す信号で、'Ｌ'レベルのときにアドレス信号Ａ0 〜
Ａ14を取り込むように指示を行なう。ＣＬＫ信号は、バ
ースト転送モードにおいて、バーストアドレスをインク
リメントさせるためのクロックとして用いる。
Description
【０００１】
【産業上の利用分野】本発明は、バーストアクセス可能
な記憶装置に関するものである。
な記憶装置に関するものである。
【０００２】
【従来の技術】記憶装置（以下「メモリ」とも云う）を
アクセスする方法の１つにバーストアクセスと呼ばれる
方法がある。これは、最初のアクセスサイクルにおいて
のみアドレス情報をメモリに入力し、以降のサイクルに
おいてはアドレス情報を入力しないで１ワードのデータ
のやりとりを行なう方法で、このとき、アドレスは最初
に指定したアドレスから連続しているという条件が必要
である。通常モードではアドレス指定とデータ転送で２
サイクルを要していたものが、バーストアクセスモード
では１ワードのデータ転送を１サイクルで行なうことが
できるため、高速処理が可能となる。
アクセスする方法の１つにバーストアクセスと呼ばれる
方法がある。これは、最初のアクセスサイクルにおいて
のみアドレス情報をメモリに入力し、以降のサイクルに
おいてはアドレス情報を入力しないで１ワードのデータ
のやりとりを行なう方法で、このとき、アドレスは最初
に指定したアドレスから連続しているという条件が必要
である。通常モードではアドレス指定とデータ転送で２
サイクルを要していたものが、バーストアクセスモード
では１ワードのデータ転送を１サイクルで行なうことが
できるため、高速処理が可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、バース
トアクセスを行なうためには、メモリアクセス回路にバ
ーストアドレス発生回路が必要となり、これを外部回路
とした場合、回路構成が複雑になるという問題があっ
た。この問題を解決するため、バーストモード転送機能
を内蔵したメモリとして、特開平3-156789号で提案され
ているものがあるが、これは二重ポートを想定している
ため、アドレスカウンタやｉ／ｏカウンタ等を２つずつ
備える必要があるなど装置内の回路が煩雑となってお
り、二重ポート構成でないメモリについては、バースト
アドレス発生回路が内蔵されているものはなかった。本
発明は、このような問題を解決し、バーストアクセスの
ためのアドレス発生用回路がコンパクトに内蔵された記
憶装置を提供することを目的とする。
トアクセスを行なうためには、メモリアクセス回路にバ
ーストアドレス発生回路が必要となり、これを外部回路
とした場合、回路構成が複雑になるという問題があっ
た。この問題を解決するため、バーストモード転送機能
を内蔵したメモリとして、特開平3-156789号で提案され
ているものがあるが、これは二重ポートを想定している
ため、アドレスカウンタやｉ／ｏカウンタ等を２つずつ
備える必要があるなど装置内の回路が煩雑となってお
り、二重ポート構成でないメモリについては、バースト
アドレス発生回路が内蔵されているものはなかった。本
発明は、このような問題を解決し、バーストアクセスの
ためのアドレス発生用回路がコンパクトに内蔵された記
憶装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の記憶装置は、種々のデータの記憶デバイス
であって、装置外部から１本乃至３本のバーストアクセ
ス制御用信号を内蔵のバーストアドレス発生回路に入力
することによって、バーストアドレスの発生を行なうよ
うにしている。
め、本発明の記憶装置は、種々のデータの記憶デバイス
であって、装置外部から１本乃至３本のバーストアクセ
ス制御用信号を内蔵のバーストアドレス発生回路に入力
することによって、バーストアドレスの発生を行なうよ
うにしている。
【０００５】
【作用】このようにすると、少数の外部入力信号を内蔵
のバーストアドレス発生回路のみに入力させて、バース
トアクセスのためのアドレスを発生させることができ
る。従って、外部にバーストアドレス発生回路を設ける
ことなしに、高速なバーストアクセスを行なうことがで
きる。
のバーストアドレス発生回路のみに入力させて、バース
トアクセスのためのアドレスを発生させることができ
る。従って、外部にバーストアドレス発生回路を設ける
ことなしに、高速なバーストアクセスを行なうことがで
きる。
【０００６】
【実施例】以下、本発明の実施例を図面を参照しつつ、
説明する。図８に、一般的なマスクＲＯＭのブロック図
を示す。これは、３２Ｋ×８ビット構成の２５６Ｋビッ
トのＲＯＭである。このようなＲＯＭの場合、アドレス
信号Ａ0 〜Ａ14がアドレスバッファ回路10に入力され、
チップセレクト信号／ＣＥがアクティブ（'Ｌ'レベル）
になると、メモリアレイ11内の１つのセルのアドレスが
指定されたことになる。さらに、アウトプット信号／Ｏ
Ｅがアクティブになると、出力バッファ回路12が選択さ
れたセルの８ビットのデータをバスＤ0 〜Ｄ7 に出力す
る。
説明する。図８に、一般的なマスクＲＯＭのブロック図
を示す。これは、３２Ｋ×８ビット構成の２５６Ｋビッ
トのＲＯＭである。このようなＲＯＭの場合、アドレス
信号Ａ0 〜Ａ14がアドレスバッファ回路10に入力され、
チップセレクト信号／ＣＥがアクティブ（'Ｌ'レベル）
になると、メモリアレイ11内の１つのセルのアドレスが
指定されたことになる。さらに、アウトプット信号／Ｏ
Ｅがアクティブになると、出力バッファ回路12が選択さ
れたセルの８ビットのデータをバスＤ0 〜Ｄ7 に出力す
る。
【０００７】図１に、図８で示したマスクＲＯＭをバー
ストアクセスするためのブロック図を示す。ここでは、
アドレスバッファ回路10の前段に、アドレスセレクト＆
バーストアドレス発生回路20を設けることによって、バ
ーストアクセスを可能にしている。このアドレスセレク
ト＆バーストアドレス発生回路20を設けるに伴ない、新
たに／ＢＵＲＳＴ、／ＬＯＡＤ及びＣＬＫ信号の外部入
力信号を追加している。但し、後述のように、必ず３本
とも必要ではない。／ＢＵＲＳＴ信号は、バースト転送
モードを示す信号で、'Ｌ'レベルのときにバースト転送
モードを意味する。／ＬＯＡＤ信号は、バースト転送に
入る前にそのバースト転送の先頭のアドレスを設定する
サイクルを示す信号で、'Ｌ'レベルのときにアドレス信
号Ａ0 〜Ａ14を取り込むように指示を行なう。ＣＬＫ信
号は、バースト転送モードにおいて、バーストアドレス
をインクリメントさせるためのクロックとして用いる。
ストアクセスするためのブロック図を示す。ここでは、
アドレスバッファ回路10の前段に、アドレスセレクト＆
バーストアドレス発生回路20を設けることによって、バ
ーストアクセスを可能にしている。このアドレスセレク
ト＆バーストアドレス発生回路20を設けるに伴ない、新
たに／ＢＵＲＳＴ、／ＬＯＡＤ及びＣＬＫ信号の外部入
力信号を追加している。但し、後述のように、必ず３本
とも必要ではない。／ＢＵＲＳＴ信号は、バースト転送
モードを示す信号で、'Ｌ'レベルのときにバースト転送
モードを意味する。／ＬＯＡＤ信号は、バースト転送に
入る前にそのバースト転送の先頭のアドレスを設定する
サイクルを示す信号で、'Ｌ'レベルのときにアドレス信
号Ａ0 〜Ａ14を取り込むように指示を行なう。ＣＬＫ信
号は、バースト転送モードにおいて、バーストアドレス
をインクリメントさせるためのクロックとして用いる。
【０００８】以下で、図１のブロック図をもとに、信号
の本数の異なるアドレスセレクト＆バーストアドレス発
生回路の回路図と、各々の動作の説明を行なう。図２に
バーストアクセス制御用信号を３本入力する場合のアド
レスセレクト＆バーストアドレス発生回路の回路図を、
また、図３に図２で示した回路図によるＲＯＭアクセス
とバーストアドレス発生のタイミングチャートを示す。
バーストモードでない通常動作の場合は、／ＢＵＲＳＴ
信号が'Ｈ'レベルとなっており、１５ビットのセレクタ
21のＡポートに入力しているＡ0 〜Ａ14信号、即ちＲＯ
Ｍチップに入力されているアドレスが選択され、それら
のアドレスが次段のアドレスバッファ回路10（図１）に
出力される。バーストモードの動作は、アドレス信号Ａ
0 〜Ａ14上に、バースト転送の先頭アドレスＰＡをの
せ、／ＬＯＡＤ信号を'Ｌ'レベルにする。これにより、
ＴＴＬ３７３タイプ等の１５ビットのラッチ回路22（Ｃ
入力が'Ｈ'レベルのときにＤ入力の信号がスルーでＱ出
力となり、Ｃ入力が'Ｌ'レベルに変わる立ち下がりでＤ
入力のレベルがラッチされてＱ出力となる）のＤ入力で
ある信号Ａ0 〜Ａ14の値がＱ出力となる。このとき同時
に１５ビットカウンタ23のクリア入力ＣＬに、／ＬＯＡ
Ｄ信号が入力されており、この信号の'Ｌ'レベルへの立
ち下がりによりカウンタ23はクリア動作（出力Ｑが全
て'Ｌ'レベル）を行なう。次に、／ＬＯＡＤ信号を'Ｌ'
レベルから'Ｈ'レベルにすると、ラッチ回路22に入力さ
れているＰＡがラッチされ、Ｑ出力からＰＡ0 〜ＰＡ14
として次段の１５ビット加算器24のＰポートに入力され
る。このＰＡの状態は、再び／ＬＯＡＤ信号を'Ｌ'レベ
ルにするまでラッチ回路22のＱ出力として維持される。
バースト転送アドレスをラッチするサイクルにおいて
は、／ＢＵＲＳＴ信号が'Ｈ'レベルに保たれているた
め、アドレスバッファ回路10へはバースト転送先頭アド
レスＰＡが選択出力されるが、ＲＯＭへは通常モードと
してアクセスされる。ここまでの動作は、バースト転送
を開始するための準備段階で、この後、／ＢＵＲＳＴ信
号を'Ｌ'レベルにすることでバースト転送サイクルが開
始される。／ＢＵＲＳＴ信号を'Ｌ'レベルにすると、１
５ビットセレクタ21のＢポートが入力として選択され
る。このＢポートには、バースト転送モードの際のアド
レス情報である１５ビット加算器24の出力信号ΣＡ0 〜
ΣＡ14が入力されている。バースト転送モードにおける
アドレスは、アクセス毎に、バースト転送先頭アドレス
ＰＡに順次１を加算することにより発生させていけばよ
いので、加算器24のＰポートにバースト転送アドレスＰ
Ａをベースアドレスとして入力し、Ｑポートにアクセス
毎に１だけインクリメントするカウンタ23のＱ出力を入
力している。カウンタ23は、バーストモードにおける１
アクセスサイクルに同期したクロック信号ＣＬＫによ
り、カウントアップされている。このように、アクセス
サイクルに同期したＣＬＫ信号の立ち上がりで１ずつカ
ウントアップするＱＡ0 〜ＱＡ14とバースト転送先頭ア
ドレスを加算器24で加算することにより、アクセスする
ＲＯＭのアドレスを発生させている。バースト転送モー
ドは、／ＢＵＲＳＴ信号を'Ｈ'レベルにすることにより
終了することができ、これにより通常アクセスモードに
移行する。この後で、／ＬＯＡＤ信号を使ったアドレス
ラッチサイクルを実行せずに、再び／ＢＵＲＳＴ信号
を'Ｌ'レベルにすると、前回のバースト転送を続行する
ことも可能である。
の本数の異なるアドレスセレクト＆バーストアドレス発
生回路の回路図と、各々の動作の説明を行なう。図２に
バーストアクセス制御用信号を３本入力する場合のアド
レスセレクト＆バーストアドレス発生回路の回路図を、
また、図３に図２で示した回路図によるＲＯＭアクセス
とバーストアドレス発生のタイミングチャートを示す。
バーストモードでない通常動作の場合は、／ＢＵＲＳＴ
信号が'Ｈ'レベルとなっており、１５ビットのセレクタ
21のＡポートに入力しているＡ0 〜Ａ14信号、即ちＲＯ
Ｍチップに入力されているアドレスが選択され、それら
のアドレスが次段のアドレスバッファ回路10（図１）に
出力される。バーストモードの動作は、アドレス信号Ａ
0 〜Ａ14上に、バースト転送の先頭アドレスＰＡをの
せ、／ＬＯＡＤ信号を'Ｌ'レベルにする。これにより、
ＴＴＬ３７３タイプ等の１５ビットのラッチ回路22（Ｃ
入力が'Ｈ'レベルのときにＤ入力の信号がスルーでＱ出
力となり、Ｃ入力が'Ｌ'レベルに変わる立ち下がりでＤ
入力のレベルがラッチされてＱ出力となる）のＤ入力で
ある信号Ａ0 〜Ａ14の値がＱ出力となる。このとき同時
に１５ビットカウンタ23のクリア入力ＣＬに、／ＬＯＡ
Ｄ信号が入力されており、この信号の'Ｌ'レベルへの立
ち下がりによりカウンタ23はクリア動作（出力Ｑが全
て'Ｌ'レベル）を行なう。次に、／ＬＯＡＤ信号を'Ｌ'
レベルから'Ｈ'レベルにすると、ラッチ回路22に入力さ
れているＰＡがラッチされ、Ｑ出力からＰＡ0 〜ＰＡ14
として次段の１５ビット加算器24のＰポートに入力され
る。このＰＡの状態は、再び／ＬＯＡＤ信号を'Ｌ'レベ
ルにするまでラッチ回路22のＱ出力として維持される。
バースト転送アドレスをラッチするサイクルにおいて
は、／ＢＵＲＳＴ信号が'Ｈ'レベルに保たれているた
め、アドレスバッファ回路10へはバースト転送先頭アド
レスＰＡが選択出力されるが、ＲＯＭへは通常モードと
してアクセスされる。ここまでの動作は、バースト転送
を開始するための準備段階で、この後、／ＢＵＲＳＴ信
号を'Ｌ'レベルにすることでバースト転送サイクルが開
始される。／ＢＵＲＳＴ信号を'Ｌ'レベルにすると、１
５ビットセレクタ21のＢポートが入力として選択され
る。このＢポートには、バースト転送モードの際のアド
レス情報である１５ビット加算器24の出力信号ΣＡ0 〜
ΣＡ14が入力されている。バースト転送モードにおける
アドレスは、アクセス毎に、バースト転送先頭アドレス
ＰＡに順次１を加算することにより発生させていけばよ
いので、加算器24のＰポートにバースト転送アドレスＰ
Ａをベースアドレスとして入力し、Ｑポートにアクセス
毎に１だけインクリメントするカウンタ23のＱ出力を入
力している。カウンタ23は、バーストモードにおける１
アクセスサイクルに同期したクロック信号ＣＬＫによ
り、カウントアップされている。このように、アクセス
サイクルに同期したＣＬＫ信号の立ち上がりで１ずつカ
ウントアップするＱＡ0 〜ＱＡ14とバースト転送先頭ア
ドレスを加算器24で加算することにより、アクセスする
ＲＯＭのアドレスを発生させている。バースト転送モー
ドは、／ＢＵＲＳＴ信号を'Ｈ'レベルにすることにより
終了することができ、これにより通常アクセスモードに
移行する。この後で、／ＬＯＡＤ信号を使ったアドレス
ラッチサイクルを実行せずに、再び／ＢＵＲＳＴ信号
を'Ｌ'レベルにすると、前回のバースト転送を続行する
ことも可能である。
【０００９】図４にバーストアクセス制御用信号を２本
入力する場合のアドレスセレクト＆バーストアドレス発
生回路の回路図を、また、図５に図４で示した回路図に
よるＲＯＭアクセスとバーストアドレス発生のタイミン
グチャートを示す。ここでは、外部入力信号は／ＢＵＲ
ＳＴと／ＬＯＡＤのみで、ＣＬＫ信号は使用していな
い。また、新たにＣＥ及びＯＥ信号が入力されている
が、これらは従来から使用されている信号である。ＣＬ
Ｋ信号の削除は、ＲＯＭの入力端子が減ることと、ＣＬ
Ｋ信号の外部制御回路が不要となるので、非常に有効で
ある。図２に示したアドレスセレクト＆バーストアドレ
ス発生回路との回路上の相違は、ＣＬＫ信号の廃止に伴
なう遅延素子25を含むカウンタクロック信号発生回路26
の追加と、カウンタクロック信号発生回路26の出力を１
５ビットカウンタ23に入力する点である。カウンタクロ
ック信号は、バースト転送先頭アドレスのラッチサイク
ル（／ＬＯＡＤ信号'Ｌ'）と／ＢＵＲＳＴ信号のアクテ
ィブ期間中の信号ＣＥ及びＯＥのＮＡＮＤで作成され
る。即ち、／ＬＯＡＤ信号アクティブでカウンタ23はク
リアされ、そのサイクルのアクセス終了検出をトリガー
としてカウンタ23をインクリメントする。同様に、バー
スト転送モード中のカウンタクロックも、それぞれのバ
ースト転送サイクルの終了をトリガーとしてカウンタ23
をインクリメントする。これ以外のセレクタ21、ラッチ
回路22及び加算器24については、図２と同様であるの
で、説明は省略する。
入力する場合のアドレスセレクト＆バーストアドレス発
生回路の回路図を、また、図５に図４で示した回路図に
よるＲＯＭアクセスとバーストアドレス発生のタイミン
グチャートを示す。ここでは、外部入力信号は／ＢＵＲ
ＳＴと／ＬＯＡＤのみで、ＣＬＫ信号は使用していな
い。また、新たにＣＥ及びＯＥ信号が入力されている
が、これらは従来から使用されている信号である。ＣＬ
Ｋ信号の削除は、ＲＯＭの入力端子が減ることと、ＣＬ
Ｋ信号の外部制御回路が不要となるので、非常に有効で
ある。図２に示したアドレスセレクト＆バーストアドレ
ス発生回路との回路上の相違は、ＣＬＫ信号の廃止に伴
なう遅延素子25を含むカウンタクロック信号発生回路26
の追加と、カウンタクロック信号発生回路26の出力を１
５ビットカウンタ23に入力する点である。カウンタクロ
ック信号は、バースト転送先頭アドレスのラッチサイク
ル（／ＬＯＡＤ信号'Ｌ'）と／ＢＵＲＳＴ信号のアクテ
ィブ期間中の信号ＣＥ及びＯＥのＮＡＮＤで作成され
る。即ち、／ＬＯＡＤ信号アクティブでカウンタ23はク
リアされ、そのサイクルのアクセス終了検出をトリガー
としてカウンタ23をインクリメントする。同様に、バー
スト転送モード中のカウンタクロックも、それぞれのバ
ースト転送サイクルの終了をトリガーとしてカウンタ23
をインクリメントする。これ以外のセレクタ21、ラッチ
回路22及び加算器24については、図２と同様であるの
で、説明は省略する。
【００１０】図６にバーストアクセス制御用信号を１本
入力する場合のアドレスセレクト＆バーストアドレス発
生回路の回路図を、また、図７に図６で示した回路図に
よるＲＯＭアクセスとバーストアドレス発生のタイミン
グチャートを示す。ここでは、外部入力信号は／ＢＵＲ
ＳＴのみである。図２と比較すると、／ＬＯＡＤ信号及
びＣＬＫ信号が削除され、新たにＣＥ信号及びＯＥ信号
が使用されている。／ＬＯＡＤ信号とＣＬＫ信号の削除
は、図４の場合と同様に、ＲＯＭの入力端子が減ること
と各信号の外部制御回路が不要となるため、非常に有効
である。図２に示したアドレスセレクト＆バーストアド
レス発生回路との回路上の相違は、ＣＬＫ信号の廃止に
伴なうカウンタクロック信号発生回路27の追加と、カウ
ンタクロック信号発生回路26の出力を１５ビットカウン
タ23に入力する点、及び、ラッチ回路22へのＣ入力発生
回路28の追加である。本実施例では、バースト転送先頭
アドレスのラッチサイクルを示す／ＬＯＡＤ信号がない
ため、バースト転送期間以外のＲＯＭアクセスサイクル
毎にアドレスをラッチするように動作させており、さら
に、カウンタのクリアも同時に実行している。カウンタ
クロックのタイミングはバースト転送期間に入ると同時
に立ち上がり、以降はＲＯＭアクセス信号（ＣＥ）によ
りアクセスの終了を検出して立ち上がるようにコントロ
ールされている。但し、本実施例の回路では、図２及び
図４で可能であった、バースト転送を一度終了させてか
ら、続きのアドレスから再開させることはできない。こ
れ以外のセレクタ21、ラッチ回路22及び加算器24につい
ては、図２と同様であるので、説明は省略する。
入力する場合のアドレスセレクト＆バーストアドレス発
生回路の回路図を、また、図７に図６で示した回路図に
よるＲＯＭアクセスとバーストアドレス発生のタイミン
グチャートを示す。ここでは、外部入力信号は／ＢＵＲ
ＳＴのみである。図２と比較すると、／ＬＯＡＤ信号及
びＣＬＫ信号が削除され、新たにＣＥ信号及びＯＥ信号
が使用されている。／ＬＯＡＤ信号とＣＬＫ信号の削除
は、図４の場合と同様に、ＲＯＭの入力端子が減ること
と各信号の外部制御回路が不要となるため、非常に有効
である。図２に示したアドレスセレクト＆バーストアド
レス発生回路との回路上の相違は、ＣＬＫ信号の廃止に
伴なうカウンタクロック信号発生回路27の追加と、カウ
ンタクロック信号発生回路26の出力を１５ビットカウン
タ23に入力する点、及び、ラッチ回路22へのＣ入力発生
回路28の追加である。本実施例では、バースト転送先頭
アドレスのラッチサイクルを示す／ＬＯＡＤ信号がない
ため、バースト転送期間以外のＲＯＭアクセスサイクル
毎にアドレスをラッチするように動作させており、さら
に、カウンタのクリアも同時に実行している。カウンタ
クロックのタイミングはバースト転送期間に入ると同時
に立ち上がり、以降はＲＯＭアクセス信号（ＣＥ）によ
りアクセスの終了を検出して立ち上がるようにコントロ
ールされている。但し、本実施例の回路では、図２及び
図４で可能であった、バースト転送を一度終了させてか
ら、続きのアドレスから再開させることはできない。こ
れ以外のセレクタ21、ラッチ回路22及び加算器24につい
ては、図２と同様であるので、説明は省略する。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
少数の外部信号入力を、記憶装置内蔵のバーストアドレ
ス発生回路に入力させるだけで、バースト転送モードの
アドレスを発生させることができる。これにより、記憶
装置の高速アクセスが行なえるようになるので、このよ
うな記憶装置を使用した場合、システムとしての高速化
並びに小型化が可能になる。
少数の外部信号入力を、記憶装置内蔵のバーストアドレ
ス発生回路に入力させるだけで、バースト転送モードの
アドレスを発生させることができる。これにより、記憶
装置の高速アクセスが行なえるようになるので、このよ
うな記憶装置を使用した場合、システムとしての高速化
並びに小型化が可能になる。
【図１】 本発明を実施したバーストアクセス可能な記
憶装置のブロック図。
憶装置のブロック図。
【図２】 バーストアクセス制御用信号を３本入力する
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
【図３】 図２で示した回路によるＲＯＭアクセスとバ
ーストアドレス発生のタイミングチャートを示す図。
ーストアドレス発生のタイミングチャートを示す図。
【図４】 バーストアクセス制御用信号を２本入力する
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
【図５】 図４で示した回路によるＲＯＭアクセスとバ
ーストアドレス発生のタイミングチャートを示す図。
ーストアドレス発生のタイミングチャートを示す図。
【図６】 バーストアクセス制御用信号を１本入力する
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
場合のアドレスセレクト＆バーストアドレス発生回路の
回路図。
【図７】 図６で示した回路によるＲＯＭアクセスとバ
ーストアドレス発生のタイミングチャートを示す図。
ーストアドレス発生のタイミングチャートを示す図。
【図８】 マスクＲＯＭのブロック図。
10 アドレスバッファ回路 11 メモリアレイ 12 出力バッファ回路 20 アドレスセレクト＆バーストアドレス発生回路 21 セレクタ 22 ラッチ回路 23 カウンタ 24 加算器 25 遅延素子 26、27 カウンタクロック信号発生回路 28 Ｃ入力発生回路
Claims (1)
- 【請求項１】 種々のデータの記憶デバイスであって、 装置外部から１本乃至３本のバーストアクセス制御用信
号を内蔵のバーストアドレス発生回路に入力することに
よって、バーストアドレスの発生を行なうことを特徴と
する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6552992A JPH05266685A (ja) | 1992-03-24 | 1992-03-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6552992A JPH05266685A (ja) | 1992-03-24 | 1992-03-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266685A true JPH05266685A (ja) | 1993-10-15 |
Family
ID=13289635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6552992A Pending JPH05266685A (ja) | 1992-03-24 | 1992-03-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266685A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07296593A (ja) * | 1994-04-28 | 1995-11-10 | Mega Chips:Kk | 半導体記憶装置 |
| KR100309800B1 (ko) * | 1993-11-08 | 2001-12-15 | 윤종용 | 동기랜덤액세스메모리장치 |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
-
1992
- 1992-03-24 JP JP6552992A patent/JPH05266685A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309800B1 (ko) * | 1993-11-08 | 2001-12-15 | 윤종용 | 동기랜덤액세스메모리장치 |
| JPH07296593A (ja) * | 1994-04-28 | 1995-11-10 | Mega Chips:Kk | 半導体記憶装置 |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
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