JP3114111B2 - 論理エミュレーション方法及びシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理エミュレーシ
ョン方法及びシステムに係り、特に、信号が有効である
期間にわたって、送信端子のデータを固定させることを
指示する待合延長信号を解釈する制御装置と、可変な論
理回路を実現する装置（エミュレータ）の接続のための
論理エミュレーション方法及びシステムに関する。

【０００２】

【従来の技術】図１８は、従来の論理エミュレーション
を説明するための図である。同図に示すシステムは、エ
ミュレーションモデル１１を有するエミュレータ１０、
試験装置２０、クロック発生装置４０、制御装置３０よ
り構成される。

【０００３】エミュレータ１０は、外部端子１２〜１６
が設定されている。ここで、エミュレータ１０は、内部
の記憶要素の配列に適切な値を設定する（プログラムす
る）ことによって、さまざまな論理回路を等価的に実現
することができる汎用論理装置であり、装置への入出力
は、電気的に行うことができ、その配列の方法や、入出
力の属性もプログラムすることができる。また、エミュ
レーションモデル１１は、エミュレータ１０にプログラ
ムしたときの論理回路である。

【０００４】試験装置２０は、実際のＬＳＩの外部に接
続すべき機能を有し、動作速度や端子の数に応じて試験
を行う。なお、試験装置２０の仕様は、エミュレーショ
ンモデル１１が持っている仕様と強く関わりあってお
り、動作速度や端子の数に対応する。

【０００５】制御装置３０は、データを送信するために
用いている端子の電位を固定する。従来の論理エミュレ
ーションは、実際のＬＳＩの外部に接続すべき機能に相
当する試験装置２０を予め作成しておき、エミュレータ
１０にエミュレーションモデル１１をプログラムし、エ
ミュレーションモデル１１の端子をエミュレータ１０外
部端子１２、１３に設定して、この端子１２、１３で試
験装置２０との接続を行うことにより実施する。

【０００６】

【発明が解決しようとする課題】そのため、エミュレー
ションモデルが頻繁に変わると、動作速度条件や端子の
数にととまらず、試験すべき性能等も変わり、試験装置
を作成しなおさなければならず、そのための手間がエミ
ュレーション作業の効率を悪くしている。

【０００７】また、試験装置をエミュレーションモデル
とは別の実体として作成すると、エミュレーションモデ
ルを動作させるクロックと試験装置を動作させるクロッ
クを調節する必要もある。エミュレーション制御装置を
エミュレータに接続することによって、制御装置からの
データをテストベンチもしくは、エミュレーションモデ
ルに伝達しようとする場合を考える。

【０００８】既存システムが予め定められたクロック周
期を単位として動作するのに対し、テストベンチまた
は、エミュレーションモデルは、もとの論理回路の複雑
さがエミュレータの中のプログラムの状況に影響を及ぼ
すために、元の論理回路の複雑さや、コンフィグレーシ
ョン（構築）途中の選択肢によって、安定に動作できる
周波数が変動する。また、テストベンチまたは、エミュ
レーションモデルの最高動作周波数は、制御装置の動作
周波数に比べて著しく低いのが普通である。

【０００９】制御装置からのデータをテストベンチもし
くはエミュレーションモデルの動作速度に適合する頻度
に調歩するためには、待合延長信号を制御装置に与える
ことができるが、待合延長制御回路に要求される動作速
度（ｆｗ）をテストベンチもしくは、エミュレーション
モデルでは達成できないのが普通である。また、あるテ
ストベンチ若しくは、エミュレーションモデルでは、ｆ
ｗで動作することができたが、論理回路の改変等によ
り、コンフィギュレーションをしなおすと、ｆｗを満た
す動作速度で動作ができなくなることもある。

【００１０】そこで、制御装置からのデータをテストベ
ンチもしくは、エミュレーションモデルに伝達しようと
した場合、従来においては、制御装置の待合延長信号を
使わないでデータを受け取るか、待合延長信号の発生の
ために外部に固定回路を設ける必要がある。

【００１１】本発明は、上記の点に鑑みなされたもの
で、エミュレーション制御装置とエミュレータの間でや
りとりされるデータの頻度に影響されることなく、エミ
ュレーションを行うことが可能な論理エミュレーション
方法及びシステムを提供することを目的とする。

【００１２】更なる本発明の目的は、テストベンチもし
くは、エミュレーションモデルと待合延長制御回路の間
でクロック信号の位相が安定した状態に保たれ、長時間
のエミュレーションを高い信頼性で実施することが可能
な論理エミュレーション方法及びシステムを提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明は、ある論理回路
をエミュレータにプログラムしたときの論理回路である
エミュレーションモデルと、該エミュレーションモデル
の動作を確認するため、該エミュレーションモデルに与
えるテストパターンを発生すると共に、該エミュレーシ
ョンモデルの出力を自己のメモリ内に格納するテストベ
ンチと、信号が「有効」である期間にわたって、送信端
子のデータを固定させることを制御装置に対して指示す
るための待合延長信号を生成する待合延長制御回路とプ
ログラマブルな分周回路とを論理エミュレータにプログ
ラムし、通信出力と通信入力と待合制御信号入力を有
し、該待合制御信号入力が「有効」である期間に更新し
た通信出力を必ず待合制御信号入力が「無効」になるま
で維持する機能を有し、該待合制御信号入力が「有効」
から「無効」に変化する時刻の通信入力を格納する機能
を有する論理エミュレーション制御装置を接続して行う
論理エミュレーション方法において、待合延長制御回路
において、入力の値が「有効」から「無効」に変化した
場合に、別に提供されるクロック信号の周期幅にわたっ
て「無効」とし、それ以外の条件では、「有効」となる
待合延長信号を生成し、該待合延長信号の出力を論理エ
ミュレータの第１の外部端子Ｗに設定し、待合延長制御
回路への入力を論理エミュレータの第２の外部端子に設
定し、分周回路は、エミュレーションモデルと待合延長
制御回路とテストベンチとに提供するクロック信号を、
論理エミュレータの外部端子から提供される一つのクロ
ック信号から分周して生成し、分周比を論理エミュレー
タの第３の外部端子Ｐに設定し、テストベンチもしく
は、エミュレーションモデルが入力の更新を外部に要求
する際に、「有効」から「無効」に変化する信号のいく
つかを論理エミュレータの外部端子に出力するように設
定し、該外部端子うちの１つを第２の外部端子に設定
し、テストベンチもしくは、エミュレーションモデルの
入力端子のうちのいくつかを論理エミュレータの外部端
子に設定し、エミュレーション制御装置からの通信出力
を該外部端子に接続し、テストベンチもしくはエミュレ
ーションモデルの出力端子のうちのいくつかを論理エミ
ュレータの外部端子に設定し、エミュレーション制御装
置への通信入力を該外部端子に接続し、論理エミュレー
タの第３の外部端子Ｐに分周比を設定する結線を接続
し、論理エミュレータの第１の外部端子Ｗを制御装置の
待合延長信号入力に接続して実施することを特徴とする
論理エミュレーション方法。

【００１４】また、本発明は、分周回路に分周比の設定
できる出力端子Ｋを備え、待合延長信号を生成する回路
の入力端子を該分周回路の出力端子Ｋに接続して実施す
る。また、本発明は、待合延長制御回路が自発的に待合
延長信号を「無効」にし、その周期を指示する端子を、
論理エミュレータの第４の外部端子Ｔに設定し、該第４
の外部端子Ｔに値を与える結線を接続して実施する。

【００１５】また、本発明は、最後に出力端子Ｋが「有
効」から「無効」になったとときから経過した期間が、
自発的に待合延長信号を「無効」にするまでの周期とし
て設定された期間を越えた場合に、自発的に待合延長信
号を「無効」とし、以降、出力端子Ｋが「有効」から
「無効」になるまでは設定された期間を周期として自発
的に待合延長信号を「無効」にする待合延長制御回路を
用いて実施する。

【００１６】また、本発明は、待合延長制御回路に端子
Ｌを備え、端子Ｌを論理エミュレータの外部端子に設定
し、端子Ｌの値が「有効」である期間は、自発的に待合
延長信号を「無効」にする動作を抑制する機能を持つ待
合延長制御回路を用いて、エミュレーションモデルにお
いて入力が安定していることが要求されている期間に
「有効」となる信号を、論理エミュレータの外部端子に
出力するように設定し、外部端子を端子Ｌに接続して実
施する。

【００１７】また、本発明は、待合延長制御回路に出力
端子Ｋとは別に端子Ｌを備え、該端子Ｌを論理エミュレ
ータの外部端子に設定し、最後に端子Ｌの値が「有効」
から「無効」になってから経過した期間が自発的に待合
延長信号を「無効」にするまでの周期として設定された
期間を越えた場合に、自発的に待合延長信号を「無効」
にし、以降、端子Ｌの値が「有効」から「無効」になる
までは設定された期間を周期として自発的に待合信号を
「無効」にする待合延長制御回路を用いて、エミュレー
ションモデルにおいて入力が安定していることが要求さ
れている期間に「有効」となる信号を、論理エミュレー
タの外部端子に出力するように設定し、論理エミュレー
タの外部端子を端子Ｌに接続して実施する。

【００１８】本発明は、ある論理回路をエミュレータに
プログラムしたときの論理回路であるエミュレーション
モデルと、該エミュレーションモデルの動作を確認する
ため、該エミュレーションモデルに与えるテストパター
ンを発生すると共に、該エミュレーションモデルの出力
を自己のメモリ内に格納するテストベンチと、信号が
「有効」である期間にわたって、送信端子のデータを固
定させることを制御装置に対して指示するための待合延
長信号を生成する待合延長制御回路と、プログラマブル
な分周回路とを論理エミュレータにプログラムする手段
を含む論理エミュレータと、通信出力と通信入力と待合
制御信号入力を有し、該待合制御信号入力が「有効」で
ある期間に更新した通信出力を必ず待合制御信号入力が
「無効」になるまで維持する手段と、該待合制御信号入
力が「有効」から「無効」に変化する時刻の通信入力を
格納する手段を含む論理エミュレーション制御装置と、
クロックを発生するクロック発生装置とからなる論理エ
ミュレーションシステムにおいて、上記の待合延長制御
回路は、入力の値が「有効」から「無効」に変化した場
合に、クロック発生装置から提供されるクロック信号の
周期幅にわたって「無効」とし、それ以外の条件では、
「有効」となる待合延長信号を生成し、該待合延長信号
の出力を論理エミュレータの第１の外部端子Ｗに設定す
る手段と、論理エミュレータの第２の外部端子から入力
を受け付ける入力手段とを有し、上記の分周回路は、エ
ミュレーションモデルと待合延長制御回路とテストベン
チとに提供するクロック信号を、論理エミュレータの外
部端子から提供される一つのクロック信号から分周して
生成し、分周比を論理エミュレータの第３の外部端子Ｐ
に設定する手段と、さらに、テストベンチもしくは、エ
ミュレーションモデルが入力の更新を外部に要求する際
に、「有効」から「無効」に変化する信号のいくつかを
出力するための第１１の外部端子に出力するように設定
し、該外部端子うちの１つを第２の外部端子に設定し、
テストベンチもしくは、エミュレーションモデルの入力
端子のうちのいくつかを論理エミュレータの外部端子に
設定し、エミュレーション制御装置からの通信出力を該
外部端子に接続し、テストベンチもしくはエミュレーシ
ョンモデルの出力端子のうちのいくつかを論理エミュレ
ータの外部端子に設定し、エミュレーション制御装置へ
の通信入力を該外部端子に接続し、論理エミュレータの
第３の外部端子Ｐに分周比を設定する結線を接続し、論
理エミュレータの第１の外部端子Ｗを制御装置の待合延
長信号入力に接続する接続手段を有する。

【００１９】また、本発明の論理エミュレーションシス
テムは、待合延長制御装置の出力を設定する第１の外部
端子Ｗと、待合延長制御装置の入力、及び、テストベン
チもしくは、エミュレーションモデルが入力の更新を外
部に要求する際に、「有効」から「無効」に変化する出
力信号の何れかを設定する第２の外部端子Ｋと、分周回
路の分周比を設定する第３の外部端子Ｐと、テストベン
チまたは、エミュレーションモデルの入力端子のいずれ
かと接続され、制御装置からの出力を設定する第４の外
部端子とを含む。

【００２０】上記の論理エミュレータの分周回路は、待
合延長制御装置への入力として分周比を設定する出力端
子Ｋを有する。また、上記の論理エミュレータの待合延
長制御装置は、待合延長信号を「無効」にするための周
期の指示を設定する第５の外部端子Ｔを介して入力され
た該指示に基づいて、自発的に待合延長信号を「無効」
にする手段を含む。

【００２１】また、上記の論理エミュレータの待合延長
制御装置は、最後に出力端子Ｋが「有効」から「無効」
になったときから経過した期間が、自発的に待合延長信
号を「無効」にするまでの周期として設定された期間を
越えた場合に、自発的に待合延長信号を「無効」とする
手段と、以降、出力端子Ｋが「有効」から「無効」にな
るまでは設定された期間を周期として自発的に待合延長
信号を「無効」にする手段とを含む。

【００２２】また、上記の論理エミュレータの待合延長
制御装置は、外部端子Ｌと、外部端子Ｌが「有効」であ
る期間は、自発的に待合延長信号を「無効」にする動作
を抑制する抑制手段と、エミュレーションモデルにおい
て入力が安定していることが要求されている期間に「有
効」となる信号を、抑制手段を用いて論理エミュレータ
の外部端子に出力する手段とを含む。

【００２３】また、上記の論理エミュレータの待合延長
制御回路は、論理エミュレータの外部端子として、信号
の制御回路に出力端子Ｋとは別に設定される端子Ｌと、
最後に端子Ｌの値が「有効」から「無効」になってから
経過した期間が自発的に待合延長信号を「無効」にする
までの周期として設定された期間を越えた場合に、自発
的に待合延長信号を「無効」にする無効手段と、エミュ
レーションモデルにおいて入力が安定していることが要
求されている期間に「有効」となる待合延長信号を、無
効手段を用いて生成し、端子Ｌに出力する手段を有す
る。

【００２４】上記のように、本発明では、エミュレータ
のエミュレーションモデルにデータを与え、また、エミ
ュレーション結果を一旦蓄える機能をもったエミュレー
ションモデルと共に、テストベンチをエミュレータにプ
ログラムしている。その結果、テストベンチとエミュレ
ーションモデルは、同じ動作クロックに基づいて動作す
ることになり、エミュレーションモデルに与えるデータ
の頻度や、エミュレーションモデルから採取するデータ
の頻度がエミュレーションモデルの動作頻度と食い違う
ということが起こらず、従って、動作クロックを調節す
る必要もない。

【００２５】また、エミュレータの中に、エミュレーシ
ョンモデルと作動クロックを分離させて待合延長制御回
路をプログラムする。待合延長制御回路は、エミュレー
ションモデルの規模や構成に依存することがないため
に、いかなるエミュレーションモデルと組み合わせて
も、また、エミュレーションモデルに如何なる改変があ
っても、常に一定の速度で動作でき、エミュレータに接
続される制御装置に対して動作速度を適合した待合延長
制御信号を送出することができる。

【００２６】さらに、分周比をコンフィグレーション後
に変更できる構成の分周回路も、エミュレーションモデ
ルと作動クロックを分離させてプログラムする。コンフ
ィグレーションの結果によって、エミュレーションモデ
ルの最高動作周波数が判明してから、コンフィギュレー
ションなしにこの分周比を変えることができるため、コ
ンフィギュレーションの工数を減らすことができる。

【００２７】

【発明の実施の形態】図１は、本発明の論理エミュレー
ションシステムの構成を示す。同図に示す論理エミュレ
ーションシステムの構成は、エミュレータ１００、制御
装置２００、クロック発生装置３００より構成される。
エミュレータ１００は、内部の記憶要素の配列に適切な
値をプログラムすることによって、さまざまな論理回路
を等価的に実現することができる。装置への入出力は、
外部入出力４１０、４２０によって、電気的に行うこと
ができ、その配列の仕方や入出力の属性もプログラムす
ることが可能である。エミュレータ１００は、エミュレ
ーションモデル１１０、テストベンチ１２０、待合延長
制御回路１３０及び分周回路１４０を有する。

【００２８】エミュレーションモデル１１０は、ある論
理回路をエミュレータ１００にプログラムしたときの論
理回路である。テストベンチ１２０は、エミュレーショ
ンモデル１１０の動作を確認するため、エミュレーショ
ンモデル１１０に与えるテストパタンを発生し、また、
エミュレーションモデル１１０の出力（テスト結果）を
自己のメモリ内に格納する機能を有する。

【００２９】待合延長制御回路１３０は、データを送信
するために用いられている端子の電位を固定することが
できる機能をもった制御装置２００において信号が「有
効」である期間にわたって、送信端子のデータを固定さ
せることを当該制御装置２００に対して指示するための
待合延長信号を生成する回路である。

【００３０】分周回路１４０は、クロック発生装置３０
０から提供されるクロック信号を分周する。制御装置２
００は、エミュレーションモデル１１０または、テスト
ベンチ１２０を入力するための機能を有する。

【００３１】クロック発生装置３００は、安定したクロ
ック信号を発生し、エミュレータ１００が動作する速度
を決定すると共に、クロック信号をエミュレーションモ
デル１１０と、待合延長制御回路１３０、分周回路１４
０とに提供する。このクロック信号はエミュレータ１０
０の外部端子１５７を介して提供される一つのクロック
信号から分周して生成される。

【００３２】エミュレータ１００の入出力端子１５１〜
１５６、１６０〜１６２、１７１、１７２は、エミュレ
ーションモデル１１０自体外部入出力や制御装置２００
との結合部として使用する他に、テストベンチ１２０ま
たは、エミュレーションモデル１１０と待合延長制御回
路１３０を結線するための経由や、分周回路１４０に分
周比を設定する目的で使用できるようにプログラムす
る。

【００３３】次に、上記のシステム構成の動作を説明す
る。待合延長制御回路１３０は、入力の値が「有効」か
ら「無効」に変化した場合に、クロック発生装置３００
から提供されるクロック信号の周期幅にわたって「無
効」とし、それ以外の条件では、「有効」となる待合延
長信号を生成し、待合延長信号を端子Ｗに設定し、エミ
ュレータ１００の外部端子１６２に出力する。

【００３４】分周回路１４０は、エミュレーションモデ
ル１１０と、待合延長制御回路１３０と、テストベンチ
１２０とに提供するクロック信号をエミュレータ１００
の外部端子１５７から提供される一つのクロック信号か
ら分周して生成する。分周回路１４０の分周比を設定す
る端子は、エミュレータ１００の外部端子１７２と結線
される。

【００３５】テストベンチ１２０または、エミュレーシ
ョンモデル１１０が入力の更新を外部に要求する際に、
「有効」から「無効」に変化する信号のいくつかをエミ
ュレータ１００のいくつかの外部端子１５１，…，１５
４に出力するように設定し、制御装置２００からの出力
を外部端子１６０に接続し、エミュレータ１００の外部
端子１７１、１７２に分周比を設定する分周比結線４３
０を接続し、エミュレータ１００の外部端子１６２を制
御装置２００の待合延長信号入力に接続する。

【００３６】

【実施例】以下、本発明の第１〜第４の実施例を説明す
る。以下に示す各々の実施例は、エミュレータ中にプロ
グラムした待合延長制御回路と分周回路または、テスト
ベンチもしくは、エミュレーションモデルとの結線の方
式が異なる。

【００３７】［第１の実施例］前述の図１に基づいて本
発明の第１の実施例を説明する。図１において、論理エ
ミュレーションシステムは、エミュレータ１００、制御
装置２００、クロック発生器３００から構成される。

【００３８】制御装置２００は、テストベンチ１２０ま
たは、エミュレーションモデル１１０にデータを入力す
るために機能する。クロック発生装置３００は、安定し
た周期信号を発生し、エミュレータ１００が動作する速
度を決定する。エミュレータ１００の入出力端子はフェ
ミュレーションモデル１１０自体の外部入出力４１０や
制御装置２００の入出力との結合部として使用する他
に、テストベンチ１２０またはエミュレーションモデル
１１０と待合延長制御回路１３０を結線するための経由
や、分周回路１４０に分周比を設定する目的で使用でき
るようにプログラムする。

【００３９】エミュレータ１００の中にプログラムした
待合延長制御回路１３０と分周回路１４０、また、テス
トベンチ１２０もしくは、エミュレーションモデル１１
０との結線の方式が本実施例の特徴となる。以下に構造
と動作秩序を説明する。

【００４０】エミュレーションモデル１１０は、エミュ
レーションによって動作させ、試験を行おうとする設計
内容をエミュレータの中にプログラムしたものである。
テストベンチ１２０は、エミュレーションモデル１１０
を試験するためにテストパターンデータの生成と、テス
ト結果の収集格納を行うものである。

【００４１】図２は、本発明の第１の実施例のテストベ
ンチの構成を示す。同図に示すテストベンチ１２０は、
制御レジスタ書込み部１２１、書込み制御部１２２、テ
ストパタンメモリ１２３、データ形式変換器１２４、パ
タン生成制御部１２５、読み出し制御部１２６、データ
形式変換器１２７、テスト結果メモリ１２８、及び結果
格納制御部１２９より構成される。

【００４２】テストベンチ１２０は、テストパタンメモ
リ１２３に格納された内容をパタン生成制御部１２５に
より、特定の規則に基づいて読み出すことによって、永
続的にテストパタンを発生させる。また、結果格納制御
部１２９によってシミュレーションモデルの出力値のう
ちいくつかを特定の時間領域の組み合わせで観測し、そ
の結果をテスト結果メモリ１２８に格納する。

【００４３】テストパタンメモリ１２３の内容は書込み
制御部１２２を介して、エミュレーション制御装置２０
０から書き込むことができる。また、テスト結果メモリ
１２８の内容は、読み出し制御部１２６を介してエミュ
レーション制御装置２００に読み出すことができる。

【００４４】テストベンチ１２０もしくは、エミュレー
ションモデル１１０に対して制御装置２００のデータ出
力端子入力が与えられる。このデータ出力端子の値は、
待合延長制御回路１３０が制御している端子Ｗの値が
「有効」である期間は、固定される。ここでは、端子Ｗ
の値は正論理とする。即ち、論理値“１”で「有効」、
論理値０で「無効」とする。

【００４５】待合延長制御回路１３０は、端子Ｋに入力
される論理値が“０”から“１”になると、その後の１
クロック期間だけ、制御装置２００への出力端子Ｗの値
を“０”にする。その結果、制御装置２００の待合延長
信号が「無効」となり、その期間に制御装置２００は、
データ出力端子の値を更新する。待合延長信号が「無
効」になる期間は、待合延長制御回路１３０の端子Ｃに
与えられるクロック信号の周期に等しい。

【００４６】待合延長制御回路１３０が動作できる速度
が遅過ぎると、制御装置２００からのデータを適切に固
定させるように待合延長信号を変化させることができな
くなる。しかし、本発明では、待合延長制御回路１３０
は、後に説明するように、単純な論理構成で実現するた
めに、通常の制御装置２００にとって、十分な動作速度
で動作することが可能である。また、反対に、制御装置
２００にとって、待合延長信号の無効期間が短過ぎる場
合には、クロック発生装置３００の信号周期の設定を長
くすることで対処することができる。

【００４７】分周回路１４０は、テストベンチ１２０も
しくは、エミュレーションモデル１１０に対して、動作
速度を決定する周期信号を発生させて、これを端子Ｍか
ら与える。一般に、テストベンチ１２０または、エミュ
レーションモデル１１０がどのくらいの速度で動作でき
るかは、コンフィギュレーションの後に解析される。そ
こで、分周回路１４０には、エミュレータ１００の外部
端子から接続できる端子Ｐが設けてあり、端子Ｐの結線
状況によって分周回路１４０のクロック端子Ｃからテス
トベンチ１２０または、エミュレーションモデル１１０
へのクロック端子Ｍへの分周比を設定できるようにして
ある。

【００４８】これにより、論理回路の修正、変更等によ
って、テストベンチ１２０または、エミュレーションモ
デル１１０の動作可能周波数が変動した場合にも本発明
の方式で対処することができる。また、前述のように、
制御装置２００の動作速度にクロック発生装置３００の
クロック信号周期を変えた場合にも、テストベンチ１２
０または、エミュレーションモデル１１０に適切なクロ
ックを与えるように結線によって分周比を補正すること
ができる。

【００４９】待合延長制御回路１３０の端子Ｋに入力さ
れる論理値は、テストベンチ１２０または、エミュレー
ションモデル１１０から出力される。エミュレータ１０
０には、さまざまに可変な論理回路がプログラムされる
ので、制御装置２００に対して待合延長信号を「無効」
にする条件を一般的に決定することはできない。

【００５０】そこで、待合延長制御回路１３０の端子Ｋ
への値をエミュレータ１００の外部から与え、論理回路
の設計内容に応じて予め複数の信号を外部端子に出力
し、外部で必要な端子を選択して、端子Ｋへ与えられる
ようにした。これにより、時間のかかるコンフィギュレ
ーションを行うことなしに、テストベンチ１２０もしく
は、エミュレーションモデルに制御装置２００からのデ
ータを与える条件、例えば、データの更新される頻度
等、変えることができる。

【００５１】図３は、本発明の第１の実施例の待合延長
制御回路の構成を示す。同図に示す待合延長制御回路１
３０は、レジスタＲ１，Ｒ２、論理素子Ｎから構成され
る。待合延長制御回路１３０は、その端子Ｃに与えられ
るクロック発生器３００からの信号をクロックとして動
作する単相同期回路である。端子Ｋに与えられている論
理値が“０”の間は、端子Ｃに何回クロック信号が到着
しても、レジスタＲ１の出力値とレジスタＲ２の出力の
値は共に“０”である。このとき、論理素子Ｎの出力は
“１”であり、これが端子Ｗの値となっている。図４に
当該回路の真理値表を示す。

【００５２】端子Ｋに与えられている論理値が“０”か
ら“１”に変化すると、端子Ｃにその後最初のクロック
信号が到着すると、左側のレジスタ（Ｒ１）では、出力
値が端子Ｋの値である“１”になる。右側のレジスタ
（Ｒ２）では、出力値がレジスタＲ１の変化する前の値
である“０”になる。その結果、論理素子Ｎの出力値が
“０”となる。端子Ｋの値の変化は、端子Ｃの値の変化
に比べてずっとゆっくりであるので、端子Ｋが“１”で
ある期間はしばらく続くが、次のクロック信号が端子Ｃ
に到着すると、論理素子Ｎの出力が“１”となり、再
び、端子Ｋの値が“０”から“１”に変化するまで端子
Ｗの値は“１”のままとなる。

【００５３】このように、待合延長制御回路１３０の端
子Ｋに与えられる論理値の変化が、端子Ｃに与えられる
クロック信号に比べてどんなに長い周期であっても、端
子Ｗが“０”となる期間、即ち、待合延長信号が「無
効」となる期間は、端子Ｃに与えられるクロック信号の
周期と等しくなる。

【００５４】また、待合延長制御回路１３０がこのよう
に単純な構成であるために、エミュレータ１００にプロ
グラムした場合でも、制御装置２００の動作速度に適合
するように十分速く動作させることができる。次に、分
周回路１４０について説明する。図５は、本発明の第１
の実施例の分周回路の構成を示す。端子Ｐには、分周比
を決定するためのパラメータを与える。これは、複数の
端子から構成される束端子であり、図１で分周比結線と
いう名称で示したエミュレータの入出力端子１７１、１
７２に配置されるようにプログラムしてある。 分周比
結線に論理値として“１”または、“０”の電位を持つ
結線を行うと、端子Ｐの中の対応する端子の値の論理値
が“１”または、“０”になる。端子Ｃには、分周回路
１４０の動作クロックが与えられる。図１に示すよう
に、クロック発生装置３００が接続されており、周期的
な信号が入力される。分周回路は端子Ｃの信号の周期
を、端子Ｐの設定に基づいて分周して端子Ｍに出力す
る。端子Ｍからは、端子Ｃに対して何分周かされた周期
的な信号が出力される。

【００５５】複数の端子Ｐのうち、半分は、シフトレジ
スタ１４２の端子ＱＩに結線し、残りの半分は、比較部
１４１の端子ＱＲに結線してある。図５では、左側半分
がＱＲに、右側半分がＱＩに結線してある。比較部１４
１は、端子ＱＲに与えられた論理値のならびと、シフト
レジタの端子ＱＳとの結線から得られる論理値のならび
を参照して、端子ＱＲの論理値が“１”となっている配
置位置に対応する端子ＱＳの全ての論理値が端子Ｖの論
理値を否定した値に等しい場合に、端子Ｓに論理値
“１”を出力し、それ以外の場合には、論理値“０”を
出力しているものである。

【００５６】シフトレジスタ１４２は、端子Ｌに与えら
れる論理値が“１”である場合には、その後に最初にク
ロック信号が端子Ｃに到着したときに、端子ＱＩの値の
配列を内部に保持し、端子Ｌに与えられる論理値が
“０”である場合には、その後に、最初にクロック信号
が端子Ｃに到着した時に、現在保持している値の配列の
最も右の１ビット値を廃棄し、それ以外の現在保持して
いる値の配列を右に１ビット移動させ、最も左の１ビッ
トとして、端子ＱＩの最も左の１ビットの論理値を否定
した値を保持する。端子Ｍには、シフトレジスタ１４２
の内部に保持されている論理値の配列のうち、最も右側
の１ビットの値が常に出力されている。

【００５７】図６は、本発明の第１の実施例の分周回路
の動作の例を示す。同図は、シフトレジスタ１４２のビ
ット数を８とし、８分周の例を示す。端子Ｐの値を“１
１１１１１１０００００１１１１”とする。端子Ｐのう
ちＱＩの部分の配列としては、“００００１１１１”を
設定し、ＱＲの部分の配列としては、“１１１１１１１
０”を設定している。シフトレジスタ１４２に保持され
ている内容及びそれぞれの端子の値は、端子Ｃにクロッ
ク信号が到着するたびに図６の表を１行ずつ移行してい
く。第９行〜第１６行の端子Ｍの値に見られるように、
端子Ｐをこのように設定すると、端子Ｃに与えられるク
ロック信号の周期の８倍の周期を持つ信号、即ち、８分
の１に分周した信号が端子Ｍに表れる。第１７行以降
は、第９行以降の繰り返しとなる。

【００５８】シフトレジスタのビット数を８のままで、
端子Ｐの値を“１１１１１００００００００１１１”と
すると、端子Ｐのうち、ＱＩの部分の論理値の配列とし
ては、“０００００１１１”を設定し、ＱＲの部分の配
列としては、“１１１１１０００”を設定したことにな
り、この場合には、６分周が行われる。また、シフトレ
ジスタのビット数を増やすことによって、もっと大きな
分周比を得ることもできる。

【００５９】［第２の実施例］次に本発明の第２の実施
例を説明する。図７は、本発明の第２の実施例の論理エ
ミュレーションシステムの構成を示す。同図において、
図１と同一構成部分には同一符号を付与し、その説明を
省略する。同図に示すシステムは、図１とは、分周回路
１４０及びテストベンチ１２０の端子構成が異なる。

【００６０】本実施例は、制御装置２００からのデータ
をテストベンチ１２０または、エミュレーションモデル
１１０の動作クロックに対する一定の比の周期で更新さ
せるように制御装置２００に待合延長をかけるために、
待合延長制御回路１３０の端子Ｋへの入力を分周回路１
４０の端子Ｋの出力によって与えている。

【００６１】テストベンチ１２０または、エミュレーシ
ョンモデル１１０自体の動作クロックに対して一定の比
Ｒの周期で入力を獲得するものである場合を考える。テ
ストベンチ１２０または、エミュレーションモデル１１
０が動作クロックとしている端子Ｍの信号に対してその
比Ｒの周期で有効になるように、端子Ｋに分周回路１４
０が信号を出力するようにしておく。

【００６２】このとき、分周回路１４０の端子Ｋを待合
延長制御回路１３０の端子Ｋに接続しておくと、テスト
ベンチ１２０または、エミュレーションモデル１１０に
与えるデータを制御装置２００がテストベンチ１２０ま
たは、エミュレーションモデル１１０自体の動作クロッ
クに対して一定の比Ｒの周期で更新するように待合延長
をかけることができる。

【００６３】［第３の実施例］次に、本発明の第３の実
施例を説明する。図８は、本発明の第３の実施例の論理
エミュレーションシステムの構成を示す。同図におい
て、図１及び図７と同一構成部分には、同一符号を付
し、その説明は省略する。同図の構成において、待合延
長制御回路１３０の端子と自発解除周期結線４４０を結
線した点が図７の構成と異なる。

【００６４】本実施例では、待合延長期間が一定時間以
上長くならないように、待合延長信号の自発的な解除機
能を待合延長制御回路１３０に持たせている。第３の実
施例では、制御装置２００に対して待合延長信号が「有
効」とする期間が一定時間以上続かないように制限して
いる。即ち、第３の実施例は、待合延長信号が一定時間
以上「有効」であると自発動作が阻害される制御装置２
００と、制御装置２００からのデータを希な頻度しか必
要としないテストベンチ１２０または、エミュレーショ
ンモデル１１０を接続する場合にも本発明の方式を適用
することができる。

【００６５】図９は、本発明の第３の実施例における待
合延長制御回路の構成を示す。同図に示す待合延長制御
回路１３０は、カウンタ、レジスタＲ１，Ｒ２、論理素
子Ｎ、ゲートＯより構成される。同図のカウンタは、端
子Ｃに与えられた信号をクロックとして作動し、端子Ｔ
に与えられた値に相当する数のクロックが到着するたび
に、端子Ｃのクロック信号の１周期の間だけ、端子Ｓに
論理値“１”を出力する。それ以外の時には、端子Ｓに
は論理値“０”が出力されるものである。

【００６６】同図のゲートＯは、端子Ｋの値とカウンタ
の端子Ｓの値の論理和を出力するものである。図１０
に、ゲートＯの真理値表を示す。図９の待合延長制御回
路１３０の動作は、端子Ｋに対しては図３の動作と同じ
であるが、カウンタの端子Ｓが“０”から“１”に変化
するときにも、端子Ｋが“０”から“１”に変化すると
きと同じように、端子Ｃのクロック信号の１周期の期間
だけ端子Ｗの待合延長信号を「無効」である論理値
“０”にするので、待合延長制御回路１３０の端子Ｋの
値がテストベンチ１２０もしくは、エミュレーションモ
デル１１０から与えられるために、待合延長信号が「有
効」のまま期間がかなり長く続く場合でも端子Ｔに適切
な値を設定しておくことによって、待合延長時間が一定
時間以上にならないように制限することができる。

【００６７】図１１は、本発明の第３の実施例における
待合延長制御回路の他の構成例を示す。同図において、
テストベンチ１２０または、エミュレーションモデル１
１０が制御装置２００からデータを連続的に読み取る場
合、読み取りの周期が端子Ｃのクロック信号の周期のＴ
倍（Ｔは、端子Ｔに与えられる値）より短い条件ではカ
ウンタの端子Ｓによって待合延長制御回路１３０の端子
Ｗが「無効」になることが起こらないようになってい
る。

【００６８】テストベンチ１２０またはエミュレーショ
ンモデル１１０が制御装置２００からデータを連続的に
読み取る場合、制御装置２００からのデータも特定の周
期で連続的に更新されているのであるが、連続的な読み
取りの途中で、カウンタによる自発的な待合延長の「無
効」が行われてしまうと、テストベンチ１２０またはエ
ミュレーションモデル１１０が制御装置２００から受け
取っていないかもしれないデータが更新されてしまい、
テストベンチ１２０または、エミュレーションモデル１
１０にとっては、このデータが欠落してしまう。第３の
実施例における図１１に示す待合延長制御回路１３０の
構成は、この機序で起こるデータの欠落を防止するため
のものである。

【００６９】図１１では、内部で端子Ｋがカウンタの端
子Ｒにも接続してある。カウンタは端子Ｒを持っている
が、この端子Ｒの値が“１”になると、その次に端子Ｃ
にクロック信号が到着した時に、カウンタの内部の値を
リセットするものである。一旦内部の値がリセットされ
た後のカウンタの動作は、端子Ｒの値が“０”に戻った
後、端子Ｃにクロック信号が（Ｔ−２）回到着する間
は、端子Ｓの値が“０”のままとなる。（Ｔ−１）回目
のクロックが到着すると端子Ｓの値が“１”となり、Ｔ
回目のクロックが到着すると、再び、端子Ｃにクロック
信号がその後（Ｔ−２）回到着する間は、端子Ｓの値が
“０”のままとなり、後は、これを繰り返す。

【００７０】従って、一旦、端子Ｋの値が“１”になる
と、その結果、待合延長制御回路１３０が待合延長制御
信号を「無効」とするが、並列して、カウンタの端子Ｓ
によって自発的に待合延長信号が「無効」にすること
は、端子Ｃのクロック信号で（Ｔ−１）回の期間にわた
って抑制することとなっている。

【００７１】これにより、テストベンチ１２０もしく
は、エミュレーションモデル１１０が（Ｔ−１）回の期
間よりも短い間隔で連続的に制御装置２００からデータ
を受け取る場合には、テストベンチ１２０または、エミ
ュレーションモデル１１０が制御装置２００から受け取
っていないかもしれないデータが更新されることを防止
することができる。

【００７２】［第４の実施例］次に、本発明の第４の実
施例を説明する。図１２は、本発明の第４の実施例にお
ける論理エミュレーションシステムの構成を示す。同図
に示す論理エミュレーションシステムは、前述の実施例
での待合延長制御回路１３０の端子Ｋとは別に端子Ｌを
設け、例えば、テストベンチ１２０またはエミュレーシ
ョンモデル１１０の端子Ｌからデータ読み込みの予告信
号を与えることによって、その期間、待合延長制御回路
１３０に対して自発的に待合延長信号を「無効」にする
ことを抑制させるものである。

【００７３】端子Ｋの値が“０”であっても待合延長信
号を自発的に「無効」にすることをテストベンチ１２０
または、エミュレーションモデル１１０が抑制できるの
で、本実施例によって、比較的長い時間にわたって制御
装置２００からの出力が更新されないようにすることを
要求するテストベンチ１２０または、エミュレーション
モデル１１０についても発明を適用することができる。

【００７４】図１３は、本発明の第４の実施例における
待合延長制御回路の構成を示す。同図に示す待合延長制
御回路１３０は、カウンタ、レジスタＲ１，Ｒ２、論理
素子Ｎ、ゲートＯ、論理素子Ｇより構成される。端子Ｌ
の値が“１”になっている期間は、論理素子Ｇによって
カウンタの端子Ｓが“１”であっても待合延長信号を
「無効」にすることが抑制される。

【００７５】図１４は、本発明の第４の実施例における
論理素子Ｇの真理値表を示す。また、端子Ｌの値が
“１”である期間は、カウンタの端子Ｈに“１”が与え
られて、端子Ｃにクロック信号が到着してもカウンタの
内容が変化しないようになっている。

【００７６】カウンタは、端子Ｈを持っていて、この端
子に与えれる論理値が“０”である時には、その後に端
子Ｃにクロック信号が到着した時に、カウンタ自身の内
容を１回更新する。内容をＴ回更新する毎に、端子Ｃに
到着するクロック信号の１周期の時間だけ端子Ｓに
“１”を出力し、それ以外の期間は端子Ｓに“０”を出
力するものである。ところで端子Ｈに与えられる値が
“１”であると、端子Ｃにクロック信号が到着してもカ
ウンタは内容を更新しない。従って、次に端子Ｓに
“１”を出力するタイミングが、端子Ｈに“１”が与え
られていた期間だけ先送りになることになる。

【００７７】以上の待合延長制御回路１３０を利用して
テストベンチ１２０または、シミュレーションモデル１
１０として、制御装置２００からの出力を更新されない
ようにすることを要求する期間にわたって“１”となる
論理値をエミュレータ１００の出力のうちの１つのプロ
グラムにしておけば、この端子をデータ読み込みの予告
信号として、待合延長制御回路１３０の端子Ｌに結線す
ることで、端子Ｋの値を“１”にすることとは独立に、
端子Ｌの値によって待合延長制御回路１３０に対して自
発的に待合延長信号を「無効」にすることを抑制させる
ことができ、比較的長い期間にわたって制御装置２００
からの出力が更新されないことを要求するテストベンチ
１２０または、エミュレーションモデル１１０にも本発
明を適用することができる。

【００７８】図１５は、本発明の第４の実施例の待合延
長制御回路の他の構成例を示す。同図において、端子Ｒ
の値が“１”であると、内容がリセットされるカウンタ
の端子Ｒの値を待合延長制御回路１３０の端子Ｌから与
える。端子Ｌの値が“１”である期間は、カウンタの端
子Ｒの値も“１”になっているので、カウンタの端子Ｓ
には、“０”が出力されたままとなるので、この構成の
待合延長制御回路１３０を用いても前述の第４の実施例
を構成することができる。

【００７９】なお、端子Ｌの値が“１”から“０”に戻
ってその後に端子Ｃにクロックが（Ｔ−１）回到着する
間は、端子Ｓには“０”が出力されたままで、自発的に
待合延長信号を「無効」とすることが抑制される。な
お、本発明は、上記の実施例に限定されることなく、特
許請求の範囲内で種々変更・応用が可能である。

【００８０】

【発明の効果】上述のように本発明によれば、エミュレ
ーションモデルとテストベンチを共にエミュレータにプ
ログラムすることによって、エミュレーションのテスト
パタンをエミュレータ内部で発生させるために、予め有
限の量のデータを与えておけば、永続的にテストデータ
を発生させてエミュレーションによる試験を行うことが
可能となる。その結果、エミュレーション制御装置とエ
ミュレータの間でやりとりされるデータの頻度に影響さ
れることなく、エミュレーションを行うことが可能とな
る。

【００８１】また、待合延長信号の検知機能を有する制
御装置からテストベンチまたは、エミュレーションモデ
ルにデータを与える接続を構成する場合、本発明によれ
ば、制御装置の側にデータを送り返して内容を確認する
等のデータ転送そのもの以外のなんらの手続きを行わせ
る必要がない。また、待合延長信号発生のための外部回
路によってエミュレータの汎用性が損なわれることもな
く、制御装置からテストベンチまたはエミュレーション
モデルにデータを与えることができる。

【００８２】また、本発明は、分周回路によって、待合
延長回路を動作させるクロックからテストベンチまたは
エミュレーションモデルに与えるクロックを生成してい
るので、エミュレータの外部に設けるクロック発生装置
は１つで十分であり、テストベンチまたは、エミュレー
ションモデルと待合延長制御回路用に別々に設ける必要
がない。その結果、テストベンチまたはエミュレーショ
ンモデルと待合延長制御回路の間でクロック信号の位相
が安定した状態に保たれ、長時間のエミュレーションを
高い信頼性で実施することができる。

【００８３】さらに、本発明によれば、エミュレーショ
ン制御装置とクロック発生装置以外の、エミュレーショ
ンに必要な装置を全てエミュレータの内部にプログラム
する。エミュレータとそれ以外の２つの装置との接続
は、論理エミュレータの機種に依存しないので、適用範
囲が広い。

【００８４】その他、待合延長制御回路や分周回路は、
テストベンチまたはエミュレーションモデルの機能に影
響を与えるものではないので、エミュレーションではな
く、エミュレータの構成単位部品であるＦＰＧＡ（Fiel
d Programable Gate Array)を使って、実際にその論理
回路を実現して制御装置からデータを受け取る装置を構
成する場合であっても、装置の動作速度が制御装置の動
作速度に対して不十分であれば制御装置の待合延長信号
を制御するために、待合延長制御回路や分周回路を本方
式のまま残しておき、全体を装置として実現することも
できる。

【図面の簡単な説明】

【図１】本発明の論理エミュレーションシステムの構成
図である。

【図２】本発明の第１の実施例のテストベンチの構成図
である。

【図３】本発明の第１の実施例の待合延長制御回路の構
成図である。

【図４】本発明の第１の実施例の待合延長制御回路の論
理素子Ｎの真理値表である。

【図５】本発明の第１の実施例の分周回路の構成図であ
る。

【図６】本発明の第１の実施例の分周回路の動作の例を
示す図である。

【図７】本発明の第２の実施例の論理エミュレーション
システムの構成図である。

【図８】本発明の第３の実施例の論理エミュレーション
システムの構成図である。

【図９】本発明の第３の実施例における待合延長制御回
路の構成図である。

【図１０】本発明の第３の実施例の待合延長制御回路の
論理素子Ｎの真理値表である。

【図１１】本発明の第３の実施例における待合延長制御
回路の他の構成例を示す図である。

【図１２】本発明の第４の実施例における論理エミュレ
ーションシステムの構成図である。

【図１３】本発明の第４の実施例における待合延長制御
回路の構成図である。

【図１４】本発明の第４の実施例における論理素子Ｇの
真理値表である。

【図１５】本発明の第４の実施例の待合延長制御回路の
他の構成例を示す図である。

【図１６】従来の論理エミュレーションを説明するため
の図である。

【符号の説明】

１００ エミュレータ １１０ エミュレーションモデル １２０ テストベンチ １２１ 制御レジスタ書込み部 １２２ 書込み制御部 １２３ テストパタンメモリ １２４ データ形式変換器 １２５ パタン生成制御部 １２６ 読み出し制御部 １２７ データ形式変換部 １２８ テスト結果メモリ １２９ 結果格納制御部 １３０ 待合延長制御回路 １４０ 分周回路 １４１ 比較部 １４２ シフトレジタ １５１〜１５６ 外部入出力用端子 １５７ クロック用端子 １６０〜１６２ 制御装置用端子 １７１，１７２ 分周比結線用端子 １８２，１８３ 自発解除周期結線用端子 ２００ 制御装置 ３００ クロック発生装置 ４１０，４２０ 外部入出力結線 ４３０ 分周比結線 ４４０ 自発解除周期結線

フロントページの続き (56)参考文献 特開 平９−36237（ＪＰ，Ａ) 特開 平７−85115（ＪＰ，Ａ) 特開 平４−148241（ＪＰ，Ａ) 特開 昭63−241643（ＪＰ，Ａ) 特開 平５−100887（ＪＰ，Ａ) 特開 平６−161808（ＪＰ，Ａ) 特開 平７−13801（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G06F 17/50 G01R 31/28 - 31/30

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 ある論理回路をエミュレータにプログラ
   ムしたときの論理回路であるエミュレーションモデル
   と、該エミュレーションモデルの動作を確認するため、
   該エミュレーションモデルに与えるテストパターンを発
   生すると共に、該エミュレーションモデルの出力を自己
   のメモリ内に格納するテストベンチと、信号が有効であ
   る期間にわたって、送信端子のデータを固定させること
   を制御装置に対して指示するための待合延長信号を生成
   する待合延長制御回路とプログラマブルな分周回路とを
   論理エミュレータにプログラムし、通信出力と通信入力
   と待合制御信号入力を有し、該待合制御信号入力が有効
   である期間に更新した通信出力を必ず待合制御信号入力
   が無効になるまで維持する機能を有し、該待合制御信号
   入力が有効から無効に変化する時刻の通信入力を格納す
   る機能を有する論理エミュレーション制御装置を接続し
   て行う論理エミュレーション方法において、 前記待合延長制御回路において、入力の値が有効から無
   効に変化した場合に、別に提供されるクロック信号の周
   期幅にわたって無効とし、それ以外の条件では、有効と
   なる待合延長信号を生成し、該待合延長信号の出力を前
   記論理エミュレータの第１の外部端子Ｗに設定し、 前記待合延長制御回路への入力を前記論理エミュレータ
   の第２の外部端子に設定し、 前記分周回路は、エミュレーションモデルと前記待合延
   長制御回路とテストベンチとに提供するクロック信号
   を、前記論理エミュレータの外部端子から提供される一
   つのクロック信号から分周して生成し、分周比を前記論
   理エミュレータの第３の外部端子Ｐに設定し、 前記テストベンチもしくは、前記エミュレーションモデ
   ルが入力の更新を外部に要求する際に、有効から無効に
   変化する信号のいくつかを前記論理エミュレータの外部
   端子に出力するように設定し、該外部端子うちの１つを
   前記第２の外部端子に設定し、 前記テストベンチもしくは、前記エミュレーションモデ
   ルの入力端子のうちのいくつかを前記論理エミュレータ
   の外部端子に設定し、前記エミュレーション制御装置か
   らの通信出力を該外部端子に接続し、 前記テストベンチもしくは前記エミュレーションモデル
   の出力端子のうちのいくつかを前記論理エミュレータの
   外部端子に設定し、前記エミュレーション制御装置への
   通信入力を該外部端子に接続し、 前記論理エミュレータの前記第３の外部端子Ｐに分周比
   を設定する結線を接続し、 前記論理エミュレータの前記第１の外部端子Ｗを前記制
   御装置の待合延長信号入力に接続して実施することを特
   徴とする論理エミュレーション方法。
2. 【請求項２】 前記分周回路に分周比の設定できる出力
   端子Ｋを備え、 前記待合延長制御回路の入力端子を該分周回路の出力端
   子Ｋに接続して実施する請求項１記載の論理エミュレー
   ション方法。
3. 【請求項３】 前記待合延長制御回路が自発的に待合延
   長信号を無効にし、その周期を指示する端子を、前記論
   理エミュレータの第４の外部端子Ｔに設定し、該第４の
   外部端子Ｔに値を与える結線を接続して実施する請求項
   １記載の論理エミュレーション方法。
4. 【請求項４】 最後に前記出力端子Ｋが有効から無効に
   なったときから経過した期間が、自発的に前記待合延長
   信号を無効にするまでの周期として設定された期間を越
   えた場合に、自発的に前記待合延長信号を無効とし、 以降、前記出力端子Ｋが有効から無効になるまでは設定
   された期間を周期として自発的に待合延長信号を無効に
   する前記待合延長制御回路を用いて実施する請求項１記
   載の論理エミュレーション方法。
5. 【請求項５】 前記待合延長制御回路に端子Ｌを備え、 前記端子Ｌを前記論理エミュレータの外部端子に設定
   し、 前記端子Ｌの値が有効である期間は、自発的に待合延長
   信号を無効とする動作を抑制する機能を持つ待合延長制
   御回路を用いて、前記エミュレーションモデルにおいて
   入力が安定していることが要求されている期間に有効と
   なる信号を、前記論理エミュレータの外部端子に出力す
   るように設定し、 前記外部端子を前記端子Ｌに接続して実施する請求項３
   記載の論理エミュレーション方法。
6. 【請求項６】 前記待合延長制御回路に前記出力端子Ｋ
   とは別に端子Ｌを備え、該端子Ｌを前記論理エミュレー
   タの外部端子に設定し、 最後に前記端子Ｌの値が有効から無効になってから経過
   した期間が自発的に待合延長信号を無効にするまでの周
   期として設定された期間を越えた場合に、自発的に待合
   延長信号を無効にし、 以降、前記端子Ｌの値が有効から無効になるまでは設定
   された期間を周期として自発的に前記待合信号を無効に
   する待合延長制御回路を用いて、前記エミュレーション
   モデルにおいて入力が安定していることが要求されてい
   る期間に有効となる信号を、前記論理エミュレータの外
   部端子に出力するように設定し、 前記前記論理エミュレータの外部端子を前記端子Ｌに接
   続して実施する請求項３記載の論理エミュレーション方
   法。
7. 【請求項７】 ある論理回路をエミュレータにプログラ
   ムしたときの論理回路であるエミュレーションモデル
   と、該エミュレーションモデルの動作を確認するため、
   該エミュレーションモデルに与えるテストパターンを発
   生すると共に、該エミュレーションモデルの出力を自己
   のメモリ内に格納するテストベンチと、信号が有効であ
   る期間にわたって、送信端子のデータを固定させること
   を制御装置に対して指示するための待合延長信号を生成
   する待合延長制御回路と、プログラマブルな分周回路と
   を論理エミュレータにプログラムする手段を含む論理エ
   ミュレータと、 通信出力と通信入力と待合制御信号入力を有し、該待合
   制御信号入力が有効である期間に更新した通信出力を必
   ず待合制御信号入力が無効になるまで維持する手段と、
   該待合制御信号入力が有効から無効に変化する時刻の通
   信入力を格納する手段を含む論理エミュレーション制御
   装置と、 クロックを発生するクロック発生装置とからなる論理エ
   ミュレーションシステムにおいて、 前記待合延長制御回路は、 入力の値が有効から無効に変化した場合に、前記クロッ
   ク発生装置から提供されるクロック信号の周期幅にわた
   って無効とし、それ以外の条件では、有効となる待合延
   長信号を生成し、該待合延長信号の出力を前記論理エミ
   ュレータの第１の外部端子Ｗに設定する手段と、 前記論理エミュレータの第２の外部端子から入力を受け
   付ける入力手段とを有し、 前記分周回路は、 前記エミュレーションモデルと前記待合延長制御回路と
   テストベンチとに提供するクロック信号を、前記論理エ
   ミュレータの外部端子から提供される一つのクロック信
   号から分周して生成し、分周比を前記論理エミュレータ
   の第３の外部端子Ｐに設定する手段と、 前記テストベンチもしくは、前記エミュレーションモデ
   ルが入力の更新を外部に要求する際に、有効から無効に
   変化する信号のいくつかを出力するための第１の外部端
   子に出力するように設定し、該外部端子うちの１つを前
   記第２の外部端子に設定し、前記テストベンチもしく
   は、前記エミュレーションモデルの入力端子のうちのい
   くつかを前記論理エミュレータの外部端子に設定し、前
   記エミュレーション制御装置からの通信出力を該外部端
   子に接続し、前記テストベンチもしくは前記エミュレー
   ションモデルの出力端子のうちのいくつかを前記論理エ
   ミュレータの外部端子に設定し、前記エミュレーション
   制御装置への通信入力を該外部端子に接続し、前記論理
   エミュレータの前記第３の外部端子Ｐに分周比を設定す
   る結線を接続し、前記論理エミュレータの前記第１の外
   部端子Ｗを前記制御装置の待合延長信号入力に接続する
   接続手段を有することを特徴とする論理エミュレーショ
   ンシステム。
8. 【請求項８】 前記接続手段は、 前記待合延長制御装置の出力を設定する第１の外部端子
   Ｗと、 前記待合延長制御装置の入力、及び、前記テストベンチ
   もしくは、前記エミュレーションモデルが入力の更新を
   外部に要求する際に、有効から無効に変化する出力信号
   の何れかを設定する第２の外部端子Ｋと、 前記分周回路の分周比を設定する第３の外部端子Ｐと、 前記テストベンチまたは、エミュレーションモデルの入
   力端子のいずれかと接続され、前記制御装置からの出力
   を設定する第４の外部端子とを含む請求項７記載の論理
   エミュレーションシステム。
9. 【請求項９】 前記分周回路は、 前記待合延長制御装置への入力として分周比を設定する
   出力端子Ｋを有する請求項７記載の論理エミュレーショ
   ンシステム。
10. 【請求項１０】 前記待合延長制御装置は、 前記待合延長信号を無効にするための周期の指示を設定
    する第５の外部端子Ｔを介して入力された該指示に基づ
    いて、自発的に待合延長信号を無効にする手段を含む請
    求項７記載の論理エミュレーションシステム。
11. 【請求項１１】 前記待合延長制御装置は、 最後に前記出力端子Ｋが有効から無効になったときから
    経過した期間が、自発的に前記待合延長信号を無効にす
    るまでの周期として設定された期間を越えた場合に、自
    発的に前記待合延長信号を無効とする手段と、 以降、前記出力端子Ｋが有効から無効になるまでは設定
    された期間を周期として自発的に待合延長信号を無効に
    する手段とを含む請求項７記載の論理エミュレーション
    システム。
12. 【請求項１２】 前記待合延長制御装置は、 外部端子Ｌと、 前記外部端子Ｌが有効である期間は、自発的に待合延長
    信号を無効にする動作を抑制する抑制手段と、 前記エミュレーションモデルにおいて入力が安定してい
    ることが要求されている期間に有効となる信号を、前記
    抑制手段を用いて前記論理エミュレータの外部端子に出
    力する手段とを含む請求項７記載の論理エミュレーショ
    ンシステム。
13. 【請求項１３】 前記待合延長制御回路は、 前記論理エミュレータの外部端子として、信号の制御回
    路に前記出力端子Ｋとは別に設定される端子Ｌと、 最後に前記端子Ｌの値が有効から無効になってから経過
    した期間が自発的に待合延長信号を無効にするまでの周
    期として設定された期間を越えた場合に、自発的に待合
    延長信号を無効にする無効手段と、 前記エミュレーションモデルにおいて入力が安定してい
    ることが要求されている期間に有効となる待合延長信号
    を、前記無効手段を用いて生成し、前記端子Ｌに出力す
    る手段を有する請求項７記載の論理エミュレーションシ
    ステム。