JPH01243164A - Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータ - Google Patents
Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータInfo
- Publication number
- JPH01243164A JPH01243164A JP63071413A JP7141388A JPH01243164A JP H01243164 A JPH01243164 A JP H01243164A JP 63071413 A JP63071413 A JP 63071413A JP 7141388 A JP7141388 A JP 7141388A JP H01243164 A JPH01243164 A JP H01243164A
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- JP
- Japan
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- eprom
- control
- signal
- clock signal
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- Pending
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- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＰＲＯＭを内蔵するシングルチップマイクロ
コンピュータに関し、より詳細には、内部のプログラム
カウンタから発生されるアドレス信号を使用して、外部
からＥＰＲＯＭにプログラムを書き込みあるいは読み出
し動作を実行するシングルチップマイクロコンピュータ
に関する。
コンピュータに関し、より詳細には、内部のプログラム
カウンタから発生されるアドレス信号を使用して、外部
からＥＰＲＯＭにプログラムを書き込みあるいは読み出
し動作を実行するシングルチップマイクロコンピュータ
に関する。
近年、半導体集積技術の進歩と共に、１チツプ内にＣＰ
Ｕのみならずクロック発生回路・各種記憶装置等を組み
込んで、１チツプでマイクロコンピュータシステムとし
て動作するシングルチップマイクロコンピュータが登場
し、ＥＰＲＯＭを内蔵したものも数多く供給されている
。
Ｕのみならずクロック発生回路・各種記憶装置等を組み
込んで、１チツプでマイクロコンピュータシステムとし
て動作するシングルチップマイクロコンピュータが登場
し、ＥＰＲＯＭを内蔵したものも数多く供給されている
。
このようなシングルチップマイクロコンピュータにおい
ては、第５図にその構成を示すように内蔵されたＥＰＲ
ＯＭＢは、外部クロック発生回路５からのクロック信号
６によってインクリメント動作をするプログラムカウン
タ７に接続され、このプログラムカウンタ７により生成
されるアドレス信号８によって書込みあるいは読出し動
作におけるメモリロケーションが指定される。書込み読
出し動作の制御は外部制御信号９ａ・９ｂによって指定
されるように構成されている。なお、プログラムデータ
信号は、データ信号線１およびＰＲＯＭ制御回路２を介
して外部と授受される。
ては、第５図にその構成を示すように内蔵されたＥＰＲ
ＯＭＢは、外部クロック発生回路５からのクロック信号
６によってインクリメント動作をするプログラムカウン
タ７に接続され、このプログラムカウンタ７により生成
されるアドレス信号８によって書込みあるいは読出し動
作におけるメモリロケーションが指定される。書込み読
出し動作の制御は外部制御信号９ａ・９ｂによって指定
されるように構成されている。なお、プログラムデータ
信号は、データ信号線１およびＰＲＯＭ制御回路２を介
して外部と授受される。
第６図は第５図に示した信号の遷移を示すタイムチャー
１〜である。外部クロック信号４は内部クロック発生回
路５に入力して、４相のクロック信号６ａ〜６ｄが出力
される。外部制御信号９ａ・９ｂは第６図に示すように
変化し、書き込み状態・読み出し状態を制御する。
１〜である。外部クロック信号４は内部クロック発生回
路５に入力して、４相のクロック信号６ａ〜６ｄが出力
される。外部制御信号９ａ・９ｂは第６図に示すように
変化し、書き込み状態・読み出し状態を制御する。
上述した従来のＥＰＲＯＭ内蔵シングルチップマイクロ
コンピュータは、内部クロック信号を書き込みあるいは
読み出し動作におけるメモリロケーションを指定するた
めのアドレス信号を発生するプログラムカウンタのイン
クリメント動作だけに使用しているので、ＥＰＲＯＭに
対するデータの書き込みあるいは読み出し動作の切り換
え制御のためには外部から２種類の制御信号を加える必
要かあり、制御用外部端子が２端子必要であるという欠
点がある。
コンピュータは、内部クロック信号を書き込みあるいは
読み出し動作におけるメモリロケーションを指定するた
めのアドレス信号を発生するプログラムカウンタのイン
クリメント動作だけに使用しているので、ＥＰＲＯＭに
対するデータの書き込みあるいは読み出し動作の切り換
え制御のためには外部から２種類の制御信号を加える必
要かあり、制御用外部端子が２端子必要であるという欠
点がある。
従って本発明は、従来のＥＰＲＯＭ内蔵シングルチップ
マイクロコンピュータに対し、書き込み・読み出しモー
ド設定の制御に外部クロックと外部クロックを分周して
得られる内部クロックとを使用するという相違点を有す
る。
マイクロコンピュータに対し、書き込み・読み出しモー
ド設定の制御に外部クロックと外部クロックを分周して
得られる内部クロックとを使用するという相違点を有す
る。
本発明のＥＰＲＯＭ内蔵シングルチップマイクロコンピ
ュータは、少くともＥＰＲＯＭと、クロック信号に従っ
てインクリメント動作して前記ＥＰＲＯＭのアドレス信
号を発生するプログラムカウンタとを備え、前記プログ
ラムカウンタの出力をアドレスとして外部から前記ＥＰ
ＲＯＭにプログラムを書き込み読み出しをするＥＰＲＯ
Ｍ内蔵シングルチップマイクロコンピュータにおいて、
前記書込み読出し動作に際して、前記動作の切り換え制
御信号をクロック信号に同期して発生する制御信号発生
手段を備えて構成される。
ュータは、少くともＥＰＲＯＭと、クロック信号に従っ
てインクリメント動作して前記ＥＰＲＯＭのアドレス信
号を発生するプログラムカウンタとを備え、前記プログ
ラムカウンタの出力をアドレスとして外部から前記ＥＰ
ＲＯＭにプログラムを書き込み読み出しをするＥＰＲＯ
Ｍ内蔵シングルチップマイクロコンピュータにおいて、
前記書込み読出し動作に際して、前記動作の切り換え制
御信号をクロック信号に同期して発生する制御信号発生
手段を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明のシングルチップマイクロコンピュータ
の備えるＥＰＲＯＭの好ましい一態様をその要部の構成
によって示すブロック図である。
の備えるＥＰＲＯＭの好ましい一態様をその要部の構成
によって示すブロック図である。
なお、第５図に示された従来の技術によるものと同様、
本発明の要部以外のマイクロコンピュータの要素の図示
と説明は省略する。
本発明の要部以外のマイクロコンピュータの要素の図示
と説明は省略する。
第１図にその構成を示すように、ＥＰＲ，０Ｍ３は、外
部クロックを受ける内部クロック発生回路５からの内部
クロック信号６によって、インクリメント動作をする。
部クロックを受ける内部クロック発生回路５からの内部
クロック信号６によって、インクリメント動作をする。
そしてＥＰＲＯＭ３は、同一チップ内に設けられたプロ
グラムカウンタ７に接続され、このプログラムカウンタ
７により生成されるアドレス信号８によって、書き込み
あるいは読み出し動作を実行するように構成されている
。
グラムカウンタ７に接続され、このプログラムカウンタ
７により生成されるアドレス信号８によって、書き込み
あるいは読み出し動作を実行するように構成されている
。
プログラムデータ信号は、データ信号線１およびＰＲＯ
Ｍ制御回路２を介して書き込み時に外部より入力され、
また読み出し時には外部へ出力される。このような構成
は、従来のシングルチップマイクロコンピュータに内蔵
されたＥＰＲＯＭと同様のものである。
Ｍ制御回路２を介して書き込み時に外部より入力され、
また読み出し時には外部へ出力される。このような構成
は、従来のシングルチップマイクロコンピュータに内蔵
されたＥＰＲＯＭと同様のものである。
更に、本発明に従い、第１図に示された装置は制御信号
発生回路１０が接続されている。この制御信号発生回路
１０は、外部クロック信号４と内部クロック信号６との
供給を受け、ＥＰＲＯＭ３の書き込み・読み出し動作の
切り換えを制御する信号９Ｃ・９ｄを出力するように構
成されている。
発生回路１０が接続されている。この制御信号発生回路
１０は、外部クロック信号４と内部クロック信号６との
供給を受け、ＥＰＲＯＭ３の書き込み・読み出し動作の
切り換えを制御する信号９Ｃ・９ｄを出力するように構
成されている。
第２図は、第１図に示された装置の動作状態を示すタイ
ムチャートてあり、外部クロック４・内部クロック信号
６ａ〜６ｄ・プログラムアドレス信号８・制御信号９Ｃ
９ｄの状態遷移を示している。これによれは、内部クロ
ック信号の１周期ごとにプログラムアドレス信号が遷移
している。
ムチャートてあり、外部クロック４・内部クロック信号
６ａ〜６ｄ・プログラムアドレス信号８・制御信号９Ｃ
９ｄの状態遷移を示している。これによれは、内部クロ
ック信号の１周期ごとにプログラムアドレス信号が遷移
している。
第２図に示される如く、外部クロック４・内部クロック
信号６ａ〜６ｄに同期して、制御信号９Ｃ・９ｄは変化
し、書き込み状態・読み出し状態を制御する。
信号６ａ〜６ｄに同期して、制御信号９Ｃ・９ｄは変化
し、書き込み状態・読み出し状態を制御する。
６一
第３図（ａ）および（ｂ）は、第２図のタイムチャー１
〜を実現する制御信号発生回路９の回路図の一例である
。第３図（ａ）は、外部クロック信号４と内部クロック
信号６のうち内部クロック信号６ｂ・６ｄを入力して制
御信号９ｃを得るものであり、第３図（ｂ）は外部クロ
ック信号４と内部クロック信号６のうち内部クロック信
号６ａ・６ｃを入力して制御信号９ｄを得て、ＰＲＯＭ
制御回路２を制御している。この場合、制御信号９ｃが
ロウのとき、制御信号９ｄのハイ・ロウに従ってＥＰＲ
ＯＭ３はそれぞれ書き込み状態・読み出し状態となる。
〜を実現する制御信号発生回路９の回路図の一例である
。第３図（ａ）は、外部クロック信号４と内部クロック
信号６のうち内部クロック信号６ｂ・６ｄを入力して制
御信号９ｃを得るものであり、第３図（ｂ）は外部クロ
ック信号４と内部クロック信号６のうち内部クロック信
号６ａ・６ｃを入力して制御信号９ｄを得て、ＰＲＯＭ
制御回路２を制御している。この場合、制御信号９ｃが
ロウのとき、制御信号９ｄのハイ・ロウに従ってＥＰＲ
ＯＭ３はそれぞれ書き込み状態・読み出し状態となる。
第４図は本発明の第１図に示された装置に対する外部ク
ロック４のデユーティを変えたときの動作状態を示すタ
イムチャートである。外部クロック４のデユーティを変
えることにより、内部クロック信号６ａ〜６ｄの時間が
変り、書き込み状態の時間と読み出し状態の時間とを制
御することができる。この制御により、書き込み特性の
異なるＥＰＲＯＭに対する対応が可能である。
ロック４のデユーティを変えたときの動作状態を示すタ
イムチャートである。外部クロック４のデユーティを変
えることにより、内部クロック信号６ａ〜６ｄの時間が
変り、書き込み状態の時間と読み出し状態の時間とを制
御することができる。この制御により、書き込み特性の
異なるＥＰＲＯＭに対する対応が可能である。
以上説明したように本発明は、外部よりプログラムデー
タを書き込みあるいは読み出しする際の切り換え制御信
号をクロック信号に同期してＩＣ内部で発生する手段を
有することにより、書き込み・読み出し動作のための制
御用外部端子が不要になり、端子数の少ないシングルチ
ップマイクロコンピュータにＥＰＲＯＭを内蔵されるこ
とが容易になるという効果がある。
タを書き込みあるいは読み出しする際の切り換え制御信
号をクロック信号に同期してＩＣ内部で発生する手段を
有することにより、書き込み・読み出し動作のための制
御用外部端子が不要になり、端子数の少ないシングルチ
ップマイクロコンピュータにＥＰＲＯＭを内蔵されるこ
とが容易になるという効果がある。
第１図は本発明のＥＰＲＯＭ内蔵シングルチップマイク
ロコンピュータの好ましい一態様をその要部の構成によ
って示すブロック図、第２図は第１図に示した本発明の
一実施例の遷移状態を示すタイムチャー１・、第３図（
ａ）および（ｂ）は第１図に示した制御信号発生回路の
構成の一例を示す回路図、第４図は第１図に示した本発
明の一実施例の信号の遷移状態を示すタイムチャートの
他の例であり、第５図は従来の技術によるＥＰＲＯＭ内
蔵シングルチップマイクロコンピュータの第１図に対応
する要素の構成を示すブロック図、第６図は第５図に示
した信号の遷移を示すタイムチャー１へ。 １・・・データ信号線、２・・・ＥＰＲＯＭ制御回路、
３・・・ＥＰＲＯＭ、４・・・外部クロック信号、５・
・・内部クロック信号発生回路、６・・・内部クロック
信号、７・・・プログラムカウンタ、８・・・プログラ
ムアドレス信号、９・・・制御信号、１０・・・制御信
号発生回路。
ロコンピュータの好ましい一態様をその要部の構成によ
って示すブロック図、第２図は第１図に示した本発明の
一実施例の遷移状態を示すタイムチャー１・、第３図（
ａ）および（ｂ）は第１図に示した制御信号発生回路の
構成の一例を示す回路図、第４図は第１図に示した本発
明の一実施例の信号の遷移状態を示すタイムチャートの
他の例であり、第５図は従来の技術によるＥＰＲＯＭ内
蔵シングルチップマイクロコンピュータの第１図に対応
する要素の構成を示すブロック図、第６図は第５図に示
した信号の遷移を示すタイムチャー１へ。 １・・・データ信号線、２・・・ＥＰＲＯＭ制御回路、
３・・・ＥＰＲＯＭ、４・・・外部クロック信号、５・
・・内部クロック信号発生回路、６・・・内部クロック
信号、７・・・プログラムカウンタ、８・・・プログラ
ムアドレス信号、９・・・制御信号、１０・・・制御信
号発生回路。
Claims (1)
- 少くともＥＰＲＯＭと、クロック信号に従ってインクリ
メント動作して前記ＥＰＲＯＭのアドレス信号を発生す
るプログラムカウンタとを備え、前記プログラムカウン
タの出力をアドレスとして外部から前記ＥＰＲＯＭにプ
ログラムを書き込み読み出しをするＥＰＲＯＭ内蔵シン
グルチップマイクロコンピュータにおいて、前記書込み
読出し動作に際して、前記動作の切り換え制御信号をク
ロック信号に同期して発生する制御信号発生手段を備え
て成ることを特徴とするＥＰＲＯＭ内蔵シングルチップ
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071413A JPH01243164A (ja) | 1988-03-24 | 1988-03-24 | Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071413A JPH01243164A (ja) | 1988-03-24 | 1988-03-24 | Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243164A true JPH01243164A (ja) | 1989-09-27 |
Family
ID=13459806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071413A Pending JPH01243164A (ja) | 1988-03-24 | 1988-03-24 | Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520474A (ja) * | 1991-06-27 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | １チツプマイクロコンピユータ |
| JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081643A (ja) * | 1973-11-21 | 1975-07-02 | ||
| JPS56114199A (en) * | 1980-02-13 | 1981-09-08 | Nec Corp | Nonvolatile semiconductor memory device |
| JPS6325749A (ja) * | 1986-07-18 | 1988-02-03 | Nec Corp | 半導体記憶素子 |
-
1988
- 1988-03-24 JP JP63071413A patent/JPH01243164A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081643A (ja) * | 1973-11-21 | 1975-07-02 | ||
| JPS56114199A (en) * | 1980-02-13 | 1981-09-08 | Nec Corp | Nonvolatile semiconductor memory device |
| JPS6325749A (ja) * | 1986-07-18 | 1988-02-03 | Nec Corp | 半導体記憶素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520474A (ja) * | 1991-06-27 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | １チツプマイクロコンピユータ |
| JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
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