JPH0546386A - データプロセツサ - Google Patents
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- JPH0546386A JPH0546386A JP3228799A JP22879991A JPH0546386A JP H0546386 A JPH0546386 A JP H0546386A JP 3228799 A JP3228799 A JP 3228799A JP 22879991 A JP22879991 A JP 22879991A JP H0546386 A JPH0546386 A JP H0546386A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
Abstract
(57)【要約】
【目的】 比較的小規模な構成と少ない命令実行回数で
もって、複雑な数値演算を含むデータ処理を高速で行な
わせる。 【構成】 複数の演算器コアをデータ演算とアドレス演
算のいずれをも行なうように汎用化させ、さらに上記複
数の演算器コア間での演算データのやり取りをデータメ
モリーを介さずに直接行なわせる。 【効果】 従来はアドレス演算だけにしか利用されてい
なかった演算器コアがデータ演算にも利用されること
で、演算処理能力が大幅に増大する。これとともに、演
算器コア間で演算データをやり取りしながら行なわれる
複雑な演算処理が、メモリーへのデータのセーブおよび
メモリーからのデータのロードを行なわせることなく、
比較的少ない命令実行回数で可能になる。
もって、複雑な数値演算を含むデータ処理を高速で行な
わせる。 【構成】 複数の演算器コアをデータ演算とアドレス演
算のいずれをも行なうように汎用化させ、さらに上記複
数の演算器コア間での演算データのやり取りをデータメ
モリーを介さずに直接行なわせる。 【効果】 従来はアドレス演算だけにしか利用されてい
なかった演算器コアがデータ演算にも利用されること
で、演算処理能力が大幅に増大する。これとともに、演
算器コア間で演算データをやり取りしながら行なわれる
複雑な演算処理が、メモリーへのデータのセーブおよび
メモリーからのデータのロードを行なわせることなく、
比較的少ない命令実行回数で可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、データプロセッサ、さ
らにはデジタルデータの数値演算処理に適用して有効な
技術に関するものであって、たとえばＤＳＰ（デジタル
・シグナル・プロセシング）に利用して有効な技術に関
するものである。
らにはデジタルデータの数値演算処理に適用して有効な
技術に関するものであって、たとえばＤＳＰ（デジタル
・シグナル・プロセシング）に利用して有効な技術に関
するものである。
【０００２】
【従来の技術】最近、マイクロ回路化されたデータ処理
装置いわゆるマイクロ・プロセッサを使って、オーディ
オ信号あるいは無線信号などのアナログ信号をデジタル
的に処理する技術、いわゆるＤＳＰが注目されつつあ
る。このＤＳＰには、複雑な信号処理をデジタル的な数
値演算処理によって正確かつ再現性良く行なわせること
ができる、処理仕様をプログラムだけで自由に設計する
ことができる、などの利点がある。
装置いわゆるマイクロ・プロセッサを使って、オーディ
オ信号あるいは無線信号などのアナログ信号をデジタル
的に処理する技術、いわゆるＤＳＰが注目されつつあ
る。このＤＳＰには、複雑な信号処理をデジタル的な数
値演算処理によって正確かつ再現性良く行なわせること
ができる、処理仕様をプログラムだけで自由に設計する
ことができる、などの利点がある。
【０００３】このＤＳＰに用いられるデータプロセッサ
は、一般のデータ処理用コンピュータと基本的に同じで
ものあって、図７に示すように、データメモリー１、デ
ータ演算器コア２Ａ、アドレス演算器コア２Ｂ、命令メ
モリー３、命令解析部４などによって構成される。デー
タメモリー１には被演算データおよび演算結果データが
格納される。データ演算器コア２Ａはデータメモリー１
から入力されるデータを演算処理し、その演算結果を上
記データメモリー１へ出力する。
は、一般のデータ処理用コンピュータと基本的に同じで
ものあって、図７に示すように、データメモリー１、デ
ータ演算器コア２Ａ、アドレス演算器コア２Ｂ、命令メ
モリー３、命令解析部４などによって構成される。デー
タメモリー１には被演算データおよび演算結果データが
格納される。データ演算器コア２Ａはデータメモリー１
から入力されるデータを演算処理し、その演算結果を上
記データメモリー１へ出力する。
【０００４】アドレス演算器コア２Ｂは、データメモリ
ー１に対する演算データの読出アドレスおよび書込アド
レスを算出するために設けられている。命令メモリー３
には、所定の処理手順を実行させるための命令コード列
すなわちプログラムが格納されている。命令解析部４
は、命令メモリー３から１つずつ読み出される命令コー
ドを解析して各部の動作を制御することにより、上記命
令コードに対応する単位処理を実行させる。以上のよう
な装置を使って、オーディオ信号やビデオ信号などを実
時間でデジタル処理することが行なわれていた（たとえ
ば、日経ＢＰ社「日経エレクトロニクス １９８８年３
月２１日号ｎｏ．４４３」１７７〜１８１頁参照）。
ー１に対する演算データの読出アドレスおよび書込アド
レスを算出するために設けられている。命令メモリー３
には、所定の処理手順を実行させるための命令コード列
すなわちプログラムが格納されている。命令解析部４
は、命令メモリー３から１つずつ読み出される命令コー
ドを解析して各部の動作を制御することにより、上記命
令コードに対応する単位処理を実行させる。以上のよう
な装置を使って、オーディオ信号やビデオ信号などを実
時間でデジタル処理することが行なわれていた（たとえ
ば、日経ＢＰ社「日経エレクトロニクス １９８８年３
月２１日号ｎｏ．４４３」１７７〜１８１頁参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述したＤＳＰを
行なうデータプロセッサには、非常に高速の演算処理能
力が要求される。一方、上述した従来のデータプロセッ
サにおいて演算処理の高速化をはかるための有効な手段
としては、（１）プロセッサの動作周波数を高める、
（２）複数のプロセッサを並列に動作させるマルチプロ
セッサ方式にする、といった技術があった。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述したＤＳＰを
行なうデータプロセッサには、非常に高速の演算処理能
力が要求される。一方、上述した従来のデータプロセッ
サにおいて演算処理の高速化をはかるための有効な手段
としては、（１）プロセッサの動作周波数を高める、
（２）複数のプロセッサを並列に動作させるマルチプロ
セッサ方式にする、といった技術があった。
【０００６】しかし、（１）の動作周波数は半導体装置
の動作速度に直接依存するため、これを高めることは簡
単に行なえない。（２）のマルチプロセッサ方式は構成
が大規模になって、回路を形成するための半導体チップ
の面積が大幅に増大するか、あるいは１チップでは構成
しきれなくなるという問題が生じる。さらに、このマル
チプロセッサ方式では、プロセッサ間での演算データの
やり取りがメモリーを介して行なわれるが、このために
メモリーへのデータのセーブ命令およびメモリーからの
データのロード命令を頻繁に実行しなければならず、こ
のことが命令実行回数を多くして処理効率を低下させて
いた。
の動作速度に直接依存するため、これを高めることは簡
単に行なえない。（２）のマルチプロセッサ方式は構成
が大規模になって、回路を形成するための半導体チップ
の面積が大幅に増大するか、あるいは１チップでは構成
しきれなくなるという問題が生じる。さらに、このマル
チプロセッサ方式では、プロセッサ間での演算データの
やり取りがメモリーを介して行なわれるが、このために
メモリーへのデータのセーブ命令およびメモリーからの
データのロード命令を頻繁に実行しなければならず、こ
のことが命令実行回数を多くして処理効率を低下させて
いた。
【０００７】本発明の目的は、比較的小規模な構成と少
ない命令実行回数でもって、複雑な数値演算を含むデー
タ処理を高速で行なわせる、という技術を提供すること
にある。本発明の前記ならびにそのほかの目的と特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
ない命令実行回数でもって、複雑な数値演算を含むデー
タ処理を高速で行なわせる、という技術を提供すること
にある。本発明の前記ならびにそのほかの目的と特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、複数の演算器コアを設
けるとともに、各演算器コアをデータ演算とアドレス演
算のいずれをも行なうように汎用化させ、さらに上記複
数の演算器コア間での演算データのやり取りをデータメ
モリーを介さずに直接行なわせるコア間通信手段を設け
る、というものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、複数の演算器コアを設
けるとともに、各演算器コアをデータ演算とアドレス演
算のいずれをも行なうように汎用化させ、さらに上記複
数の演算器コア間での演算データのやり取りをデータメ
モリーを介さずに直接行なわせるコア間通信手段を設け
る、というものである。
【０００９】
【作用】上述した手段によれば、従来はアドレス演算だ
けにしか利用されていなかった演算器コアがデータ演算
にも利用されることで、演算処理能力が大幅に増大す
る。これとともに、演算器コア間で演算データをやり取
りしながら行なわれる複雑な演算処理が、メモリーへの
データのセーブおよびメモリーからのデータのロードを
行なわせることなく、比較的少ない命令実行回数で可能
になる。これにより、比較的小規模な構成と少ない命令
実行回数でもって、複雑な数値演算を含むデータ処理を
高速で行なわせる、という目的が達成される。
けにしか利用されていなかった演算器コアがデータ演算
にも利用されることで、演算処理能力が大幅に増大す
る。これとともに、演算器コア間で演算データをやり取
りしながら行なわれる複雑な演算処理が、メモリーへの
データのセーブおよびメモリーからのデータのロードを
行なわせることなく、比較的少ない命令実行回数で可能
になる。これにより、比較的小規模な構成と少ない命令
実行回数でもって、複雑な数値演算を含むデータ処理を
高速で行なわせる、という目的が達成される。
【００１０】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の一実
施例によるデータプロセッサ１００の概略構成を示した
ものであって、１は演算データが格納されるデータメモ
リー、２Ａ，２Ｂは演算器コア、３は命令コード列すな
わちプログラムが格納される命令メモリー、４は命令メ
モリー３から読み出された命令コードから命令実行のた
めのデータおよび制御信号を各部へ出力する命令解析
部、５１はデータメモリー１にアドレスを与えるアドレ
スバス、５２はデータメモリー１のデータバス、６１〜
６８はセレクタ（バス選択回路）、６９は外部からデー
タを入力するための外部入力データバス、７０は外部へ
データを出力するための外部出力データバス、ＣＧは、
データプロセッサ１００外部にある水晶発振子ＸＴＡＬ
に接続されてクロック信号を発生するためのクロックジ
ェネレータであり、データプロセッサ１００内の各回路
は、このクロック信号に同期して動作する。７Ａ，７Ｂ
は各演算器コア２Ａ，２Ｂの入力演算データを任意の順
序で一時的に保持するバッファメモリーである。外部端
子Ｖｃｃ及びＶｓｓはデータプロセッサ１００の動作用
の電源端子であり、例えば、外部端子Ｖｃｃには、電源
電圧（約＋５Ｖ）また，外部端子Ｖｓｓには、グランド
レベル電圧（約０Ｖ）が供給される。外部端子×１，×
２は、水晶発振子が接続されるための端子である。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の一実
施例によるデータプロセッサ１００の概略構成を示した
ものであって、１は演算データが格納されるデータメモ
リー、２Ａ，２Ｂは演算器コア、３は命令コード列すな
わちプログラムが格納される命令メモリー、４は命令メ
モリー３から読み出された命令コードから命令実行のた
めのデータおよび制御信号を各部へ出力する命令解析
部、５１はデータメモリー１にアドレスを与えるアドレ
スバス、５２はデータメモリー１のデータバス、６１〜
６８はセレクタ（バス選択回路）、６９は外部からデー
タを入力するための外部入力データバス、７０は外部へ
データを出力するための外部出力データバス、ＣＧは、
データプロセッサ１００外部にある水晶発振子ＸＴＡＬ
に接続されてクロック信号を発生するためのクロックジ
ェネレータであり、データプロセッサ１００内の各回路
は、このクロック信号に同期して動作する。７Ａ，７Ｂ
は各演算器コア２Ａ，２Ｂの入力演算データを任意の順
序で一時的に保持するバッファメモリーである。外部端
子Ｖｃｃ及びＶｓｓはデータプロセッサ１００の動作用
の電源端子であり、例えば、外部端子Ｖｃｃには、電源
電圧（約＋５Ｖ）また，外部端子Ｖｓｓには、グランド
レベル電圧（約０Ｖ）が供給される。外部端子×１，×
２は、水晶発振子が接続されるための端子である。
【００１１】ここで、演算器コア２Ａ，２Ｂにはアドレ
ス用とデータ用の区別がなく、それぞれがデータ演算と
アドレス演算のいずれをも行なうように汎用化されてい
る。この２つの汎用演算器コア２Ａ，２Ｂは、従来のデ
ータプロセッサにて設けられていたアドレス演算器コア
をデータ演算用に開放することによって実現されてい
る。つまり、演算器コアそのものの数は従来のデータプ
ロセッサと変らないが、従来のアドレス演算器コアをデ
ータ演算にも参加させ、かつ従来のデータ演算器コアに
アドレス演算も行なわせることで、実質的に２つの汎用
演算器コア２Ａ，２Ｂを実現している。データプロセッ
サ１００は、公知の半導体集積回路の製造技術によっ
て、例えば、単結晶シリコンのような、一つの半導体チ
ップ上に形成されている
ス用とデータ用の区別がなく、それぞれがデータ演算と
アドレス演算のいずれをも行なうように汎用化されてい
る。この２つの汎用演算器コア２Ａ，２Ｂは、従来のデ
ータプロセッサにて設けられていたアドレス演算器コア
をデータ演算用に開放することによって実現されてい
る。つまり、演算器コアそのものの数は従来のデータプ
ロセッサと変らないが、従来のアドレス演算器コアをデ
ータ演算にも参加させ、かつ従来のデータ演算器コアに
アドレス演算も行なわせることで、実質的に２つの汎用
演算器コア２Ａ，２Ｂを実現している。データプロセッ
サ１００は、公知の半導体集積回路の製造技術によっ
て、例えば、単結晶シリコンのような、一つの半導体チ
ップ上に形成されている
【００１２】セレクタ６１〜６８は、各演算器コア２
Ａ，２Ｂの入力元とその出力先およびデータメモリー１
の入力元、さらに外部からのデータ入力用外部入力デー
タバス６９、外部へのデータ出力用外部出力データバス
７０をそれぞれに選択する入出力選択手段である。この
入出力選択手段は、命令メモリー３から１命令分ずつ読
み出される命令コードによって制御される。これによ
り、２つの汎用演算器コア２Ａ，２Ｂ間での演算データ
のやり取りをデータメモリー１を介さずに直接行なわせ
るコア間通信手段が形成されている。また外部との通信
用外部入力データバス６９、外部出力データバス７０は
セレクタ６７、６８で１本にまとめて通信しても、汎用
演算器コアの数だけ増しても良い。バッファメモリー７
Ａ，７Ｂは演算器コア２Ａ，２Ｂの演算入力側に介在し
て、演算器コア２Ａ，２Ｂに入力される前の演算データ
すなわち演算処理待ちのデータを「００」から「ＸＸ」
までの各アドレス（シフト段）に一時的に保持する。
Ａ，２Ｂの入力元とその出力先およびデータメモリー１
の入力元、さらに外部からのデータ入力用外部入力デー
タバス６９、外部へのデータ出力用外部出力データバス
７０をそれぞれに選択する入出力選択手段である。この
入出力選択手段は、命令メモリー３から１命令分ずつ読
み出される命令コードによって制御される。これによ
り、２つの汎用演算器コア２Ａ，２Ｂ間での演算データ
のやり取りをデータメモリー１を介さずに直接行なわせ
るコア間通信手段が形成されている。また外部との通信
用外部入力データバス６９、外部出力データバス７０は
セレクタ６７、６８で１本にまとめて通信しても、汎用
演算器コアの数だけ増しても良い。バッファメモリー７
Ａ，７Ｂは演算器コア２Ａ，２Ｂの演算入力側に介在し
て、演算器コア２Ａ，２Ｂに入力される前の演算データ
すなわち演算処理待ちのデータを「００」から「ＸＸ」
までの各アドレス（シフト段）に一時的に保持する。
【００１３】このバッファメモリー７Ａ，７Ｂは、図２
に示すように、演算器コア２Ａ，２Ｂの処理サイクルに
同期するクロックジェネレータＣＧから発生されたシフ
トクロックでシフト動作する循環型シフトレジスタいわ
ゆるリングバッファによって構成されている。そして、
「００」から「ＸＸ」までの各アドレス（シフト段）に
それぞれ演算処理待ちのデータを一時的に保持し、この
保持したデータが演算器コア２Ａ，２Ｂに順次入力され
て演算処理されるようになっている。この場合、バッフ
ァメモリー７Ａ，７Ｂへの新規データの入力（更新）
は、デコーダ８Ａ，８Ｂとセレクタ７１によって、命令
コードで指定される任意のアドレス（シフト段）に対し
て行なわれるようになっている。これにより、各演算器
コアの入力データが、命令コードで指定される任意の入
力順で一時的に保持されるようになっている。命令解析
部４は演算器コア２Ａ，２Ｂに対応する２つの解析部４
Ａ，４Ｂを有し、命令メモリー３から読み出された１つ
の命令コードに基づいて２つの演算器コア２Ａ，２Ｂの
動作および演算データの転送をそれぞれに制御する。
に示すように、演算器コア２Ａ，２Ｂの処理サイクルに
同期するクロックジェネレータＣＧから発生されたシフ
トクロックでシフト動作する循環型シフトレジスタいわ
ゆるリングバッファによって構成されている。そして、
「００」から「ＸＸ」までの各アドレス（シフト段）に
それぞれ演算処理待ちのデータを一時的に保持し、この
保持したデータが演算器コア２Ａ，２Ｂに順次入力され
て演算処理されるようになっている。この場合、バッフ
ァメモリー７Ａ，７Ｂへの新規データの入力（更新）
は、デコーダ８Ａ，８Ｂとセレクタ７１によって、命令
コードで指定される任意のアドレス（シフト段）に対し
て行なわれるようになっている。これにより、各演算器
コアの入力データが、命令コードで指定される任意の入
力順で一時的に保持されるようになっている。命令解析
部４は演算器コア２Ａ，２Ｂに対応する２つの解析部４
Ａ，４Ｂを有し、命令メモリー３から読み出された１つ
の命令コードに基づいて２つの演算器コア２Ａ，２Ｂの
動作および演算データの転送をそれぞれに制御する。
【００１４】図３は本発明のデータプロセッサに適用さ
れている命令コード体系の概要を示す。命令コード９
は、演算器コア２Ａ，２Ｂごとに、演算器コアの動作を
指示するコード部９１、演算器コアを指定するコード部
９２、演算器コアのデータ入力元およびデータ出力先を
指定するコード部９３、および演算結果をバッファメモ
リー７Ａまたは７Ｂへ出力する場合の格納アドレス（シ
フト段）を指定するコード部９４によって編成される。
れている命令コード体系の概要を示す。命令コード９
は、演算器コア２Ａ，２Ｂごとに、演算器コアの動作を
指示するコード部９１、演算器コアを指定するコード部
９２、演算器コアのデータ入力元およびデータ出力先を
指定するコード部９３、および演算結果をバッファメモ
リー７Ａまたは７Ｂへ出力する場合の格納アドレス（シ
フト段）を指定するコード部９４によって編成される。
【００１５】図４は、従来のア−キテクチャと本発明の
ア−キテクチャでそれぞれ同一内容の処理を行った場合
の処理ステップを示す。まず、処理内容は、同図（Ａ）
に示すように、データメモリーから転送されるデ−タを
アドレスとして使用する演算処理である。従来のア−キ
テクチャでは、デ−タ演算器とアドレス演算器の計２つ
のコアを使用する。本発明のア−キテクチャでは、前述
したように、汎用演算器コアを２個内蔵したものを使用
する。両者とも、演算器コアを２つずつ使用するという
点において、ハードウェア的な条件は対等である。
ア−キテクチャでそれぞれ同一内容の処理を行った場合
の処理ステップを示す。まず、処理内容は、同図（Ａ）
に示すように、データメモリーから転送されるデ−タを
アドレスとして使用する演算処理である。従来のア−キ
テクチャでは、デ−タ演算器とアドレス演算器の計２つ
のコアを使用する。本発明のア−キテクチャでは、前述
したように、汎用演算器コアを２個内蔵したものを使用
する。両者とも、演算器コアを２つずつ使用するという
点において、ハードウェア的な条件は対等である。
【００１６】従来のア−キテクチャでは、同図（Ｂ）に
示すように、それぞれの演算器コアの機能（用途）が固
定されているため、Ｙ１＝Ｘ１＋Ｘ２の演算をする前
に、アドレス演算器コアを使ってＸ１、Ｘ２をデ−タメ
モリから読み出す処理が実行される。この間、データ演
算器コアは休止している。このようにして、Ｘ１，Ｘ２
がデータメモリーから読み出されるのを待って、データ
演算器コアによるＹ１＝Ｘ１＋Ｘ２の演算が実行され
る。この後、Ｙ１＝Ｘ１＋Ｘ２の演算結果Ｙ１をアドレ
スとして使用するために、その演算結果Ｙ１がデータメ
モリーを介してアドレス演算器コアに転送される。
示すように、それぞれの演算器コアの機能（用途）が固
定されているため、Ｙ１＝Ｘ１＋Ｘ２の演算をする前
に、アドレス演算器コアを使ってＸ１、Ｘ２をデ−タメ
モリから読み出す処理が実行される。この間、データ演
算器コアは休止している。このようにして、Ｘ１，Ｘ２
がデータメモリーから読み出されるのを待って、データ
演算器コアによるＹ１＝Ｘ１＋Ｘ２の演算が実行され
る。この後、Ｙ１＝Ｘ１＋Ｘ２の演算結果Ｙ１をアドレ
スとして使用するために、その演算結果Ｙ１がデータメ
モリーを介してアドレス演算器コアに転送される。
【００１７】以上のようにして、従来のアーキテクチャ
では、アドレス演算器コアとデータ演算器コアが交代で
動作させられるとともに、演算結果がデータメモリーを
介して演算器コア間を間接的に転送されることによって
処理が実行される。この結果、同図（Ａ）の処理内容を
実行するのに１０ステップも要している。これに対し、
本発明のアーキテクチャでは２つの演算器コアが汎用化
されているため、同図（Ｃ）に示すように、最初に２つ
の汎用演算器コアをアドレス演算器として同時に使用す
ることができる。これにより、Ｘ１，Ｘ２のメモリーア
ドレスを１ステップで算出して読み出し、次の１ステッ
プでＹ１＝Ｘ１＋Ｘ２の演算を行なうことができる。さ
らに、データメモリーを介さずに行なわれる演算器コア
間通信と、バッファメモリーによる演算待ちデータの入
力順序の指定により、上記演算Ｙ１＝Ｘ１＋Ｘ２の結果
を使った演算Ｙ２＝Ｘ３＋Ｘ４も２ステップで処理する
ことができる。
では、アドレス演算器コアとデータ演算器コアが交代で
動作させられるとともに、演算結果がデータメモリーを
介して演算器コア間を間接的に転送されることによって
処理が実行される。この結果、同図（Ａ）の処理内容を
実行するのに１０ステップも要している。これに対し、
本発明のアーキテクチャでは２つの演算器コアが汎用化
されているため、同図（Ｃ）に示すように、最初に２つ
の汎用演算器コアをアドレス演算器として同時に使用す
ることができる。これにより、Ｘ１，Ｘ２のメモリーア
ドレスを１ステップで算出して読み出し、次の１ステッ
プでＹ１＝Ｘ１＋Ｘ２の演算を行なうことができる。さ
らに、データメモリーを介さずに行なわれる演算器コア
間通信と、バッファメモリーによる演算待ちデータの入
力順序の指定により、上記演算Ｙ１＝Ｘ１＋Ｘ２の結果
を使った演算Ｙ２＝Ｘ３＋Ｘ４も２ステップで処理する
ことができる。
【００１８】以上のように、本発明のアーキテクチャで
は、２つの演算器コアが並行して動作するとともに、各
コアがそれぞれアドレスとデータのいずれの演算も行な
い、さらにすぐ必要なデータ／アドレスをデータメモリ
を介せず使用することによりうことにより、非常に少な
いステップ数および短い時間で所定の処理が実行され
る。これにともない、命令数も少なくなって、プログラ
ム開発の効率も向上するようになる。
は、２つの演算器コアが並行して動作するとともに、各
コアがそれぞれアドレスとデータのいずれの演算も行な
い、さらにすぐ必要なデータ／アドレスをデータメモリ
を介せず使用することによりうことにより、非常に少な
いステップ数および短い時間で所定の処理が実行され
る。これにともない、命令数も少なくなって、プログラ
ム開発の効率も向上するようになる。
【００１９】図５は本発明を利用した装置の一実施例を
示す。同図に示した装置は無線電話機であって、上述し
たデータプロセッサ１００がＤＳＰとして使用されてい
る。まず、送信部について説明する。マイクロホン１０
２からの送話信号は、ＡＤ変換器１０４によってデジタ
ル化された後、データプロセッサ１００に入力されて処
理される。このとき、データプロセッサ１００はベース
バンド・ユニットとして動作し、数学的な処理によっ
て、ＦＭあるいはＳＳＢなどの変調信号を発生する。こ
の変調信号はＤＡ変換器１０６でアナログ信号に変換さ
れた後、周波数変換器１０８、高周波パワーモジュール
１１０、アンテナ切換器１１２を経て、アンテナ１１４
から空間放射される。
示す。同図に示した装置は無線電話機であって、上述し
たデータプロセッサ１００がＤＳＰとして使用されてい
る。まず、送信部について説明する。マイクロホン１０
２からの送話信号は、ＡＤ変換器１０４によってデジタ
ル化された後、データプロセッサ１００に入力されて処
理される。このとき、データプロセッサ１００はベース
バンド・ユニットとして動作し、数学的な処理によっ
て、ＦＭあるいはＳＳＢなどの変調信号を発生する。こ
の変調信号はＤＡ変換器１０６でアナログ信号に変換さ
れた後、周波数変換器１０８、高周波パワーモジュール
１１０、アンテナ切換器１１２を経て、アンテナ１１４
から空間放射される。
【００２０】次に、受信部について説明する。アンテナ
１１４で補促された無線信号は、アンテナ切換器１１
２、高周波増幅器１１４、周波数変換器１１６、中間周
波増幅器１１８を経た後、ＡＤ変換器１２０でデジタル
化されてデータプロセッサ１００に入力される。このと
き、データプロセッサ１００は受信復調ユニットとして
動作し、数学的な処理によって、ＦＭあるいはＳＳＢな
どの変調信号を復調する。この復調信号は、ＤＡ変換器
１２２でアナログ信号に変換された後、スピーカ１２４
で音響変換される。
１１４で補促された無線信号は、アンテナ切換器１１
２、高周波増幅器１１４、周波数変換器１１６、中間周
波増幅器１１８を経た後、ＡＤ変換器１２０でデジタル
化されてデータプロセッサ１００に入力される。このと
き、データプロセッサ１００は受信復調ユニットとして
動作し、数学的な処理によって、ＦＭあるいはＳＳＢな
どの変調信号を復調する。この復調信号は、ＤＡ変換器
１２２でアナログ信号に変換された後、スピーカ１２４
で音響変換される。
【００２１】１３０は中央制御ユニットであって、上記
データプロセッサ１００と操作／表示部１３２の間に介
在して各動作モードの設定を行なう。ここで、本発明の
データプロセッサ１００は、複数の演算器コアによる並
行処理、データメモリーを介在させずに行なわれる演算
器コア間通信、および演算データの入力順指定を自在に
するバッファメモリーなどによって、高い周波数領域で
の変調信号も直接発生させることができる。
データプロセッサ１００と操作／表示部１３２の間に介
在して各動作モードの設定を行なう。ここで、本発明の
データプロセッサ１００は、複数の演算器コアによる並
行処理、データメモリーを介在させずに行なわれる演算
器コア間通信、および演算データの入力順指定を自在に
するバッファメモリーなどによって、高い周波数領域で
の変調信号も直接発生させることができる。
【００２２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、図６に示すように、３以上の汎用演算器コア２Ａ，
２Ｂ，２Ｃをそれぞれ演算順序指定のためのバッファメ
モリー７Ａ，７Ｂ，７Ｃとともに設ける構成であっても
よい。以上の説明では主として、本発明者によってなさ
れた発明をその背景となった利用分野であるＤＳＰに適
用した場合について説明したが、それに限定されるもの
ではなく、たとえばパターンマッチングあるいはパター
ン認識などの処理にも適用できる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、図６に示すように、３以上の汎用演算器コア２Ａ，
２Ｂ，２Ｃをそれぞれ演算順序指定のためのバッファメ
モリー７Ａ，７Ｂ，７Ｃとともに設ける構成であっても
よい。以上の説明では主として、本発明者によってなさ
れた発明をその背景となった利用分野であるＤＳＰに適
用した場合について説明したが、それに限定されるもの
ではなく、たとえばパターンマッチングあるいはパター
ン認識などの処理にも適用できる。
【００２３】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、比較的小規模な構成と少ない命令実行
回数でもって、複雑な数値演算を含むデータ処理を高速
で行なわせる、という効果が得られる。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、比較的小規模な構成と少ない命令実行
回数でもって、複雑な数値演算を含むデータ処理を高速
で行なわせる、という効果が得られる。
【図１】本発明の一実施例によるデータプロセッサの概
略構成を示す図
略構成を示す図
【図２】演算器コアの入力データを任意の入力順で保持
するバッファメモリー
するバッファメモリー
【図３】本発明のデータプロセッサにおける命令コード
体系を示す図
体系を示す図
【図４】本発明のデータプロセッサの処理例と従来と比
較して示す図
較して示す図
【図５】本発明を利用した装置の実施例を示す図
【図６】本発明の別の実施例を示す図
【図７】従来のデータプロセッサの構成例を示す図
１００ データプロセッサ １ データメモリー ２Ａ，２Ｂ，２Ｃ 演算器コア ３ 命令メモリー ４ 命令解析部 ５１ アドレスバス ５２ データバス ６１〜６８ セレクタ ７Ａ，７Ｂ，７Ｃ 各演算器コア ６９ 外部入力データバス ７０ 外部出力データバス
Claims (3)
- 【請求項１】 データ演算とアドレス演算のいずれも行
なうように汎用化された複数の演算器コアと、上記複数
の演算器コア間での演算データのやり取りをデータメモ
リーを介さずに直接行なわせるコア間通信手段とを備え
たデータプロセッサ。 - 【請求項２】 データ演算とアドレス演算のいずれも行
なうように汎用化された複数の演算器コアと、この複数
の演算器コア間での演算データのやり取りをデータメモ
リーを介さずに直接行なわせるコア間通信手段とを有す
るとともに、各演算器コアの動作内容および演算データ
の転送方向を１命令実行サイクルごとに任意に指定させ
る命令コード体系を有することを特徴とするデータプロ
セッサ。 - 【請求項３】 データ演算とアドレス演算のいずれも行
なうように汎用化された複数の演算器コアと、各演算器
コアのデータ入力元および出力先をそれぞれ命令コード
に応じてデータバスまたはアドレスバスまたは他の演算
器コアの演算入出力から任意に選択させる入出力選択手
段と、各演算器コアの入力データを命令コードで指定さ
れる任意の入力順で一時的に保持するバッファメモリー
とを備えたデータプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228799A JPH0546386A (ja) | 1991-08-13 | 1991-08-13 | データプロセツサ |
| KR1019920013928A KR930004882A (ko) | 1991-08-13 | 1992-08-03 | 디지탈 신호 프로세서 |
| EP19920113419 EP0528278A3 (en) | 1991-08-13 | 1992-08-06 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228799A JPH0546386A (ja) | 1991-08-13 | 1991-08-13 | データプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546386A true JPH0546386A (ja) | 1993-02-26 |
Family
ID=16882040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3228799A Pending JPH0546386A (ja) | 1991-08-13 | 1991-08-13 | データプロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0528278A3 (ja) |
| JP (1) | JPH0546386A (ja) |
| KR (1) | KR930004882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044773A (ja) * | 2009-09-25 | 2010-02-25 | Fujitsu Ltd | プロセッサデバッグ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216792B2 (ja) * | 1996-08-06 | 2001-10-09 | 富士電機株式会社 | 映像による距離検出方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085450A (en) * | 1976-12-29 | 1978-04-18 | Burroughs Corporation | Performance invarient execution unit for non-communicative instructions |
| JP2810068B2 (ja) * | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
-
1991
- 1991-08-13 JP JP3228799A patent/JPH0546386A/ja active Pending
-
1992
- 1992-08-03 KR KR1019920013928A patent/KR930004882A/ko not_active Application Discontinuation
- 1992-08-06 EP EP19920113419 patent/EP0528278A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044773A (ja) * | 2009-09-25 | 2010-02-25 | Fujitsu Ltd | プロセッサデバッグ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0528278A3 (en) | 1993-05-26 |
| KR930004882A (ko) | 1993-03-23 |
| EP0528278A2 (en) | 1993-02-24 |
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