JP2810068B2 - プロセッサシステム、コンピュータシステム及び命令処理方法 - Google Patents
プロセッサシステム、コンピュータシステム及び命令処理方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はミニコン，マイコン等のCPUに係り、特に高
速動作に好適なデータ処理装置及び方法に関する。
速動作に好適なデータ処理装置及び方法に関する。
従来より、計算機の高速化のために、種々の工夫が行
なわれている。代表的な手法にパイプラインがある。パ
イプラインとは、１つの命令の処理を完全に終えてから
次の命令を始めるのではなくて、１つの命令を複数ステ
ージに分け、最初の命令が２番目のステージにさしかか
つたところで、次の命令の最初のステージの処理を始め
るというようにバケツリレー式に処理する方式である。
この様な方式については、富田眞治著「並列計算機構成
論」昭晃堂p.25〜68に詳しく論じられている。ｎ段パイ
プライン方式を用いれば、それぞれのパイプラインステ
ージにて処理されている命令は１つであるが、全体とし
てｎ個の命令を同時に処理することができ、パイプライ
ンピツチごとに、１つの命令の処理を終えることができ
る。
なわれている。代表的な手法にパイプラインがある。パ
イプラインとは、１つの命令の処理を完全に終えてから
次の命令を始めるのではなくて、１つの命令を複数ステ
ージに分け、最初の命令が２番目のステージにさしかか
つたところで、次の命令の最初のステージの処理を始め
るというようにバケツリレー式に処理する方式である。
この様な方式については、富田眞治著「並列計算機構成
論」昭晃堂p.25〜68に詳しく論じられている。ｎ段パイ
プライン方式を用いれば、それぞれのパイプラインステ
ージにて処理されている命令は１つであるが、全体とし
てｎ個の命令を同時に処理することができ、パイプライ
ンピツチごとに、１つの命令の処理を終えることができ
る。
さて、計算機の命令アーキテクチヤが、その処理方
式、処理性能に及ぼす影響が大であることは周知であ
る。命令アーキテクチヤの観点から計算機を分類する
と、CISC（Complex Instruction Set Computer）とRISC
（Reduced Instruction Set Computer）に分けられる。
CISCでは複雑な命令をマイクロ命令を使つて処理する。
これに対して、RISCでは、命令を簡単のものに絞る代わ
りに、マイクロ命令を用いずに、ハードワイヤド論理に
よる制御で高速化を計つている、以下、従来のCISC,RIS
Cの両者について、ハードウエア概要とそのパイプライ
ン動作について述べる。
式、処理性能に及ぼす影響が大であることは周知であ
る。命令アーキテクチヤの観点から計算機を分類する
と、CISC（Complex Instruction Set Computer）とRISC
（Reduced Instruction Set Computer）に分けられる。
CISCでは複雑な命令をマイクロ命令を使つて処理する。
これに対して、RISCでは、命令を簡単のものに絞る代わ
りに、マイクロ命令を用いずに、ハードワイヤド論理に
よる制御で高速化を計つている、以下、従来のCISC,RIS
Cの両者について、ハードウエア概要とそのパイプライ
ン動作について述べる。
第２図はCISC型計算機の一般的構成を説明する図であ
る。200はメモリインタフエース、201はプログラムカウ
ンタ（PC）、202は命令キヤツシユ、203は命令レジス
タ、204は命令デコーダ、205はアドレス計算制御回路、
206はマイクロ命令を格納しておくControl Storage（C
S）、207はマイクロ命令カウンタ、208はマイクロ命令
レジスタ、209はデコーダ、210はメモリとデータをやり
取りするレジスタMDR（Memory Data Register）、211は
メモリ上のオペランドアドレスを示すレジスタMAR（Mem
ory Address Register）、212はアドレス加算器、213は
レジスタフアイル、214はALU（Arithmetic Logical Uni
t）である。
る。200はメモリインタフエース、201はプログラムカウ
ンタ（PC）、202は命令キヤツシユ、203は命令レジス
タ、204は命令デコーダ、205はアドレス計算制御回路、
206はマイクロ命令を格納しておくControl Storage（C
S）、207はマイクロ命令カウンタ、208はマイクロ命令
レジスタ、209はデコーダ、210はメモリとデータをやり
取りするレジスタMDR（Memory Data Register）、211は
メモリ上のオペランドアドレスを示すレジスタMAR（Mem
ory Address Register）、212はアドレス加算器、213は
レジスタフアイル、214はALU（Arithmetic Logical Uni
t）である。
動作の概要を説明する。PC201によつて示された命令
が、命令キヤツシユより取り出され、信号217を通し
て、命令レジスタ203にセツトされる。命令デコーダ204
は命令を信号218を通して受けとり、マイクロ命令の先
頭アドレスを信号220を通して、マイクロプログラムカ
ウンタ207にセツトする。また、アドレス計算方法を信
号219を通してアドレス計算制御回路205に指示する。ア
ドレス計算制御回路205は、アドレス計算に必要なレジ
スタの読み出し、アドレス加算器212の制御等を行う。
アドレス計算に必要なレジスタは、レジスタフアイル21
3よりバス226,227を通してアドレス加算器212に送出さ
れる。一方、マイクロ令令は１マシンサイクルごとにCS
206より読み出され、デコーダ209によりデコードされ、
ALU214,レジスタフアイル213を制御するのに使われる。
224は、これらの制御信号である。ALU214は、レジスタ
よりバス228,229を通して送られるデータを演算し、再
びレジスタフアイル213に格納する。メモリインターフ
エース200は、命令のフエツチ，オペランドのフエツチ
等、メモリとのやり取りを行う回路である。
が、命令キヤツシユより取り出され、信号217を通し
て、命令レジスタ203にセツトされる。命令デコーダ204
は命令を信号218を通して受けとり、マイクロ命令の先
頭アドレスを信号220を通して、マイクロプログラムカ
ウンタ207にセツトする。また、アドレス計算方法を信
号219を通してアドレス計算制御回路205に指示する。ア
ドレス計算制御回路205は、アドレス計算に必要なレジ
スタの読み出し、アドレス加算器212の制御等を行う。
アドレス計算に必要なレジスタは、レジスタフアイル21
3よりバス226,227を通してアドレス加算器212に送出さ
れる。一方、マイクロ令令は１マシンサイクルごとにCS
206より読み出され、デコーダ209によりデコードされ、
ALU214,レジスタフアイル213を制御するのに使われる。
224は、これらの制御信号である。ALU214は、レジスタ
よりバス228,229を通して送られるデータを演算し、再
びレジスタフアイル213に格納する。メモリインターフ
エース200は、命令のフエツチ，オペランドのフエツチ
等、メモリとのやり取りを行う回路である。
次に、第２図で示した計算機のパイプライン動作を第
3,4,5図を用いて説明する。パイプラインは６段であ
る。IF（Instruction Fetch）ステージでは、命令キヤ
ツシユ202より命令が読み出され、命令レジスタ203にセ
ツトされる。Ｄ（Decode）ステージでは、命令デコーダ
204により、命令のデコードが行なわれる。Ａ（Addres
s）ステージでは、アドレス加算器212により、オペラン
ドのアドレス計算が行なわれる。OF（Operand Fetch）
ステージでは、メモリインタフエース200を通して、MAR
211で指されたアドレスのオペランドがフエツチされ、M
DR210にセツトされる。次に、EX（Execution）ステージ
では、レジスタフアイル213、及び、MDR210より、デー
タが読み出され、ALU214に送られ、演算される。最後に
Ｗ（write）ステージでは、演算結果がレジスタフアイ
ル213の中の１つのレジスタにバス230を通して格納され
る。
3,4,5図を用いて説明する。パイプラインは６段であ
る。IF（Instruction Fetch）ステージでは、命令キヤ
ツシユ202より命令が読み出され、命令レジスタ203にセ
ツトされる。Ｄ（Decode）ステージでは、命令デコーダ
204により、命令のデコードが行なわれる。Ａ（Addres
s）ステージでは、アドレス加算器212により、オペラン
ドのアドレス計算が行なわれる。OF（Operand Fetch）
ステージでは、メモリインタフエース200を通して、MAR
211で指されたアドレスのオペランドがフエツチされ、M
DR210にセツトされる。次に、EX（Execution）ステージ
では、レジスタフアイル213、及び、MDR210より、デー
タが読み出され、ALU214に送られ、演算される。最後に
Ｗ（write）ステージでは、演算結果がレジスタフアイ
ル213の中の１つのレジスタにバス230を通して格納され
る。
さて、第３図は、基本命令の１つである加算命令ADD
を連続して処理する様子を示したものである。１マシン
サイクルごとに、１命令処理されており、ALU214,アド
レス加算器212共に毎サイクル並列して動いている。
を連続して処理する様子を示したものである。１マシン
サイクルごとに、１命令処理されており、ALU214,アド
レス加算器212共に毎サイクル並列して動いている。
第４図は、条件付分岐命令BRAccの処理の様子を示し
たものである。TEST命令でフラグが生成される。第４図
は条件成立時のフローを示したものである。フラグ生成
がEXステージで行われるため、ジヤンプ先命令のフエツ
チまでに３サイクルの待サイクルが生じる。パイプライ
ン段数を増やせば増やす程、この待サイクルは増え、性
能向上のネツクとなる。
たものである。TEST命令でフラグが生成される。第４図
は条件成立時のフローを示したものである。フラグ生成
がEXステージで行われるため、ジヤンプ先命令のフエツ
チまでに３サイクルの待サイクルが生じる。パイプライ
ン段数を増やせば増やす程、この待サイクルは増え、性
能向上のネツクとなる。
第５図は、複雑な命令の実行フローを示したものであ
る。命令１が複雑な命令である。複雑な命令とはストリ
ングコピーの様に多数のメモリアクセスがある命令等
で、通常EXステージを多数回延長することにより処理さ
れる。EXステージはマイクロプログラムにより制御され
る。マイクロプログラムは１マシンサイクルに１回アク
セスされる。即、複雑な命令は、マイクロプログラムを
複数回読み出すことにより処理する。この時、EXステー
ジには１つの命令しか入らないので、次の命令（第５図
命令２）は待たされる。このような時には、ALU214は常
に動いているが、アドレス加算器212には遊びが生じて
しまう。
る。命令１が複雑な命令である。複雑な命令とはストリ
ングコピーの様に多数のメモリアクセスがある命令等
で、通常EXステージを多数回延長することにより処理さ
れる。EXステージはマイクロプログラムにより制御され
る。マイクロプログラムは１マシンサイクルに１回アク
セスされる。即、複雑な命令は、マイクロプログラムを
複数回読み出すことにより処理する。この時、EXステー
ジには１つの命令しか入らないので、次の命令（第５図
命令２）は待たされる。このような時には、ALU214は常
に動いているが、アドレス加算器212には遊びが生じて
しまう。
次にRISC型計算機について説明する。第６図はRISC型
計算機の一般的構成を説明する図である。601はメモリ
インタフエース、602はプログラムカウンタ、603は命令
キヤツシユ、604はシーサンサ、605は命令レジスタ、60
6はデコーダ、607はレジスタフアイル、608はALU、609
はMDR、610はMARである。
計算機の一般的構成を説明する図である。601はメモリ
インタフエース、602はプログラムカウンタ、603は命令
キヤツシユ、604はシーサンサ、605は命令レジスタ、60
6はデコーダ、607はレジスタフアイル、608はALU、609
はMDR、610はMARである。
第７図に基本命令の処理フローを示す。IF（Instruct
ion Fetch）ステージでは、プログラムカウンタ602で指
される命令が、命令キヤツシユより読み出され、命令レ
ジスタ605にセツトされる。また、シーケンサ604は命令
信号615,ALU608よりのフラグ信号616より、プログラム
カウンタ602を制御する。Ｒ（Read）ステージでは、レ
ジスタフアイル607より、命令で示されたレジスタが、
バス618,619を通して、ALU608に転送される。また、Ｅ
（Execution）ステージでは、ALU608により、演算が行
なわれる。最後にＷ（Write）ステージでは、演算され
た結果がレジスタフアイル607に、バス620を通して格納
される。
ion Fetch）ステージでは、プログラムカウンタ602で指
される命令が、命令キヤツシユより読み出され、命令レ
ジスタ605にセツトされる。また、シーケンサ604は命令
信号615,ALU608よりのフラグ信号616より、プログラム
カウンタ602を制御する。Ｒ（Read）ステージでは、レ
ジスタフアイル607より、命令で示されたレジスタが、
バス618,619を通して、ALU608に転送される。また、Ｅ
（Execution）ステージでは、ALU608により、演算が行
なわれる。最後にＷ（Write）ステージでは、演算され
た結果がレジスタフアイル607に、バス620を通して格納
される。
RISC型計算機では、命令を基本的な命令のみに限定し
ている。演算はレジスタ−レジスタ間に限られており、
オペランドフエツチを伴う命令はロード命令とストア命
令のみである。複雑な命令は基本命令を組み合わせるこ
とによつて実現する。また、マイクロ命令は使用され
ず、命令レジスタ605の内容が直接デコーダ606でデコー
ドされ、ALU608等を制御する。
ている。演算はレジスタ−レジスタ間に限られており、
オペランドフエツチを伴う命令はロード命令とストア命
令のみである。複雑な命令は基本命令を組み合わせるこ
とによつて実現する。また、マイクロ命令は使用され
ず、命令レジスタ605の内容が直接デコーダ606でデコー
ドされ、ALU608等を制御する。
第７図はレジスタ−レジスタ間演算の処理フローを示
している。パイプラインは命令が簡単なため、４段です
んでいる。
している。パイプラインは命令が簡単なため、４段です
んでいる。
第８図は条件分岐時の処理フローを示している。CISC
型計算機に比して、パイプライン段数が少ないため、待
サイクルが少ない。第８図の例では、待サイクルは１サ
イクルのみである。ただし、必ずしも、レジスタ間演算
ばかりではなく、メモリからのオペランドのロードや、
メモリへのオペランドのストアが必要である。CISC型計
算機では、アドレス加算器があるため、メモリからのオ
ペランドのロードが１マシンサイクルで実行可能だが、
第６図に示したRISC型計算機では、ロード命令は、アド
レス計算命令とロード命令に分解されるため、２マシン
サイクルを要してしまう。
型計算機に比して、パイプライン段数が少ないため、待
サイクルが少ない。第８図の例では、待サイクルは１サ
イクルのみである。ただし、必ずしも、レジスタ間演算
ばかりではなく、メモリからのオペランドのロードや、
メモリへのオペランドのストアが必要である。CISC型計
算機では、アドレス加算器があるため、メモリからのオ
ペランドのロードが１マシンサイクルで実行可能だが、
第６図に示したRISC型計算機では、ロード命令は、アド
レス計算命令とロード命令に分解されるため、２マシン
サイクルを要してしまう。
上記従来技術の問題点について整理して述べる。CISC
型計算機では、アドレス加算器があるためメモリ，レジ
スタ間命令を１マシンサイクルで実行できるが、パイプ
ライン段数が多いため、分岐時のオーバヘツドが大き
い。また、複雑な命令を実行する時にはＥステージのみ
が動くので、アドレス加算器に遊びが生じてしまうとい
う問題点があつた。
型計算機では、アドレス加算器があるためメモリ，レジ
スタ間命令を１マシンサイクルで実行できるが、パイプ
ライン段数が多いため、分岐時のオーバヘツドが大き
い。また、複雑な命令を実行する時にはＥステージのみ
が動くので、アドレス加算器に遊びが生じてしまうとい
う問題点があつた。
また、RISC型計算機では、パイプライン段数が少ない
ため分岐時のオーバヘツドが小さい。ところが、アドレ
ス加算器がなく、メモリ，レジスタ間演算のためには、
ロード命令，レジスタ間演算命令の２命令を要するとい
う問題点があつた。
ため分岐時のオーバヘツドが小さい。ところが、アドレ
ス加算器がなく、メモリ，レジスタ間演算のためには、
ロード命令，レジスタ間演算命令の２命令を要するとい
う問題点があつた。
本発明の第１の目的は、複数の演算器を無駄なく動作
させて処理能力を高めることにある。
させて処理能力を高めることにある。
本発明の第２の目的は、分岐時のオーバヘツドを小さ
くすることにある。
くすることにある。
また本発明の第３の目的は、メモリ，レジスタ間演算
等の複雑な命令の処理時間を短縮することにある。
等の複雑な命令の処理時間を短縮することにある。
上記目的は、複数の命令と、この複数の命令を並列に
実行することを制御する情報とを格納し、格納された命
令を出力するときに並列に実行することを制御する情報
も出力するキャッシュメモリを有することにより達成す
ることができる。
実行することを制御する情報とを格納し、格納された命
令を出力するときに並列に実行することを制御する情報
も出力するキャッシュメモリを有することにより達成す
ることができる。
すなわち、複数の演算ユニットにより命令を並列に実
行する場合に、この命令を並列に実行できるが、できな
いかを予め判断して情報としてキャッシュメモリに格納
しておけば、この情報に基づいてそれぞれの演算ユニッ
トが実行すべき命令を決めることができ、全体として処
理速度を向上させることができる。
行する場合に、この命令を並列に実行できるが、できな
いかを予め判断して情報としてキャッシュメモリに格納
しておけば、この情報に基づいてそれぞれの演算ユニッ
トが実行すべき命令を決めることができ、全体として処
理速度を向上させることができる。
以下、本発明の一実施例を説明する。
第９図は、本実施例で述べるプロセツサの命令一覧で
ある。基本命令は全てレジスタ間演算である。分岐命令
には、無条件分岐命令BRA、条件付分岐命令BRAcc（ccは
分岐条件を示す。）、サブルーチンへの分岐命令CALL、
サブルーチンからの戻り命令RTNの４つがある。他に、
ロード命令LOAD、とストア命令STORがある。説明の都合
上、データ型32ビツト整数のみとしたがこれに限定され
るものではない。またアドレスは32ビツト（４バイト）
毎にふられているものとした。簡単のために、上記の如
く命令数を制限しているが、これは、本発明を制限する
ものではなく、１マシンサイクルで処理できる内容であ
れば、さらに命令を増やしてもよい。
ある。基本命令は全てレジスタ間演算である。分岐命令
には、無条件分岐命令BRA、条件付分岐命令BRAcc（ccは
分岐条件を示す。）、サブルーチンへの分岐命令CALL、
サブルーチンからの戻り命令RTNの４つがある。他に、
ロード命令LOAD、とストア命令STORがある。説明の都合
上、データ型32ビツト整数のみとしたがこれに限定され
るものではない。またアドレスは32ビツト（４バイト）
毎にふられているものとした。簡単のために、上記の如
く命令数を制限しているが、これは、本発明を制限する
ものではなく、１マシンサイクルで処理できる内容であ
れば、さらに命令を増やしてもよい。
第10図に命令フオーマツトを示す。命令は全て32ビツ
トの固定長である。基本命令中の下、S1,S2,Dフイール
ドは、それぞれ、演算結果をフラグに反映するかどうか
を指示するビツト，第１ソースレジスタを指示するフイ
ールド、第２ソースレジスタを指示するフイールド、デ
イステイネーシヨンレジスタを指示するフイールドであ
る。
トの固定長である。基本命令中の下、S1,S2,Dフイール
ドは、それぞれ、演算結果をフラグに反映するかどうか
を指示するビツト，第１ソースレジスタを指示するフイ
ールド、第２ソースレジスタを指示するフイールド、デ
イステイネーシヨンレジスタを指示するフイールドであ
る。
本実施例の構成を示したのが、第１図である。100は
メモリインタフエース、101は32ビツトのプログラムカ
ウンタ、102はシーケンサ、103は命令ユニツト、104は3
2ビツトの第１命令レジスタ、105は32ビツトの第２命令
レジスタ、106は第１デコーダ、107は第２デコーダ、10
8はMDR、109はMAR、110は第１演算ユニツト、111はレジ
スタフアイル、112は第２演算ユニツトである。
メモリインタフエース、101は32ビツトのプログラムカ
ウンタ、102はシーケンサ、103は命令ユニツト、104は3
2ビツトの第１命令レジスタ、105は32ビツトの第２命令
レジスタ、106は第１デコーダ、107は第２デコーダ、10
8はMDR、109はMAR、110は第１演算ユニツト、111はレジ
スタフアイル、112は第２演算ユニツトである。
本実施例では、１マシンサイクルの間に２つの命令が
並列して読み出され実行される。本実施例でのパイプラ
イン処理の様子を示したのが、第11〜14図である。パイ
プラインはIF（Instruction Fetch）,R（Read）,EX（Ex
ecution）,W（write）の４段である。
並列して読み出され実行される。本実施例でのパイプラ
イン処理の様子を示したのが、第11〜14図である。パイ
プラインはIF（Instruction Fetch）,R（Read）,EX（Ex
ecution）,W（write）の４段である。
再び、第１図を用いて、本実施例の動作について説明
する。
する。
IFステージでは、プログラムカウンタによつて指され
る２つの命令が読み出され、バス115,117を通して、そ
れぞれ第１命令レジスタ104、第２命令レジスタ105にセ
ツトされる。PCが偶数の時には、PC番地の命令が第１命
令レジスタに、PC＋１番地の命令が第２命令レジスタに
格納される。また、PCが奇数の時には、第１命令レジス
タにはNOP命令が、第１命令レジスタにはPC番地の命令
がセツトされる。シーケンサ102はプログラムカウンタ
を制御する回路である。第１命令レジスタ，第２命令レ
ジスタ共に、分岐命令でない時には、プログラムカウン
タには、前プログラムカウンタ値＋２の値をセツトす
る。分岐時には、分岐アドレスを計算してプログラムカ
ウンタにセツトする。条件分岐時には、第１演算ユニツ
トよりのフラグ情報123、及び、第２演算ユニツトより
のフラグ情報124より、分岐の成否を判定する。また、
命令ユニツトより送出される信号116は、第１命令、第
２命令間の各種の競合を示す競合信号である。競合信号
がアサートされた場合には、競合を避けるようにハード
ウエアで制御する。競合回避方法については、後に詳し
く述べる。
る２つの命令が読み出され、バス115,117を通して、そ
れぞれ第１命令レジスタ104、第２命令レジスタ105にセ
ツトされる。PCが偶数の時には、PC番地の命令が第１命
令レジスタに、PC＋１番地の命令が第２命令レジスタに
格納される。また、PCが奇数の時には、第１命令レジス
タにはNOP命令が、第１命令レジスタにはPC番地の命令
がセツトされる。シーケンサ102はプログラムカウンタ
を制御する回路である。第１命令レジスタ，第２命令レ
ジスタ共に、分岐命令でない時には、プログラムカウン
タには、前プログラムカウンタ値＋２の値をセツトす
る。分岐時には、分岐アドレスを計算してプログラムカ
ウンタにセツトする。条件分岐時には、第１演算ユニツ
トよりのフラグ情報123、及び、第２演算ユニツトより
のフラグ情報124より、分岐の成否を判定する。また、
命令ユニツトより送出される信号116は、第１命令、第
２命令間の各種の競合を示す競合信号である。競合信号
がアサートされた場合には、競合を避けるようにハード
ウエアで制御する。競合回避方法については、後に詳し
く述べる。
次に基本命令処理時のＲステージの動作について説明
する。Ｒステージでは、第１命令レジスタ104の内容が
第１デコーダ106でデコードされ、また、第２命令レジ
スタ105の内容が第２デコーダ107でデコードされる。そ
の結果、第１命令レジスタ104の第１ソースレジスタフ
イールドS1で指されるレジスタの内容がバス125を通し
て、第２ソースレジスタフイールドS2で指されるレジス
タの内容がバス126を通して、第１演算ユツト110へ送出
される。また、第２命令レジスタの第１ソースジスタS1
で指されるレジスタの内容がバス127を通して、第２ソ
ースレジスタフイールドS2で指されるレジスタの内容が
バス128を通して、第２演算ユニツト112に送出される。
する。Ｒステージでは、第１命令レジスタ104の内容が
第１デコーダ106でデコードされ、また、第２命令レジ
スタ105の内容が第２デコーダ107でデコードされる。そ
の結果、第１命令レジスタ104の第１ソースレジスタフ
イールドS1で指されるレジスタの内容がバス125を通し
て、第２ソースレジスタフイールドS2で指されるレジス
タの内容がバス126を通して、第１演算ユツト110へ送出
される。また、第２命令レジスタの第１ソースジスタS1
で指されるレジスタの内容がバス127を通して、第２ソ
ースレジスタフイールドS2で指されるレジスタの内容が
バス128を通して、第２演算ユニツト112に送出される。
次にEXステージの動作について説明する。EXステージ
では、第１命令レジスタのオペコードの内容に従つて、
第１演算ユニツト110において、バス125,126により送ら
れてきたデータ間の演算を行う。並列して、第２命令レ
ジスタ105のオペコードの内容に従つて、第２演算ユニ
ツト112において、バス127,128により送られてきたデー
タ間の演算を行う。
では、第１命令レジスタのオペコードの内容に従つて、
第１演算ユニツト110において、バス125,126により送ら
れてきたデータ間の演算を行う。並列して、第２命令レ
ジスタ105のオペコードの内容に従つて、第２演算ユニ
ツト112において、バス127,128により送られてきたデー
タ間の演算を行う。
最後にＷステージの動作を説明する。Ｗステージで
は、第１演算ユニツト110の演算結果が、バス129を通し
て、第１命令レジスタのデイステイネーシヨンフイール
ドＤで指されるレジスタに格納される。また、第２演算
ユニツト112の演算結果が、バス131を通して、第２命令
レジスタのデイステイネーシヨンフイールドＤで指され
るレジスタに格納される。
は、第１演算ユニツト110の演算結果が、バス129を通し
て、第１命令レジスタのデイステイネーシヨンフイール
ドＤで指されるレジスタに格納される。また、第２演算
ユニツト112の演算結果が、バス131を通して、第２命令
レジスタのデイステイネーシヨンフイールドＤで指され
るレジスタに格納される。
第11図は、基本命令を連続して処理するフローを示し
たものである。１マシンサイクルに２命令ずつ処理され
る。また、この例では、第１演算ユニツトと第２演算ユ
ニツトは常に並列して動作している。
たものである。１マシンサイクルに２命令ずつ処理され
る。また、この例では、第１演算ユニツトと第２演算ユ
ニツトは常に並列して動作している。
第12図は第１命令としてロード命令、または、ストア
命令、第２命令として基本命令を連続して処理するフロ
ーを示したものである。ロード命令実行時には、Ｒステ
ージで、第１命令レジスタのS2フイールドで指されるレ
ジスタの内容が、バス126を通して、MAR109に転送され
る。次に、EXステージで、メモリインタフエース100を
通して、オペランドをフエツチする。最後に、Ｗステー
ジでフエツチされたオペランドが、バス129を通して、
第１命令レジスタのデイステイネーシヨンフイールドＤ
で指されるレジスタに格納される。EXステージ、１マシ
ンサイクルでオペランドをフエツチすることは、メモリ
インタフエースに高速キヤツシユを備えていれば、可能
である。特に、第１図に示す、計算機全体が半導体基板
上に集積され、命令キヤツシユ、データキヤツシユ共に
オンチツプ化されている場合などは容易である。もちろ
ん、キヤツシユがミスヒツトした場合には、１マシンサ
イクルでオペランドフエツチを終了することができな
い。このような時は、システムクロツクを止めて、EXス
テージを延長すればよい。これは、従来の計算機でも行
なわれていることである。
命令、第２命令として基本命令を連続して処理するフロ
ーを示したものである。ロード命令実行時には、Ｒステ
ージで、第１命令レジスタのS2フイールドで指されるレ
ジスタの内容が、バス126を通して、MAR109に転送され
る。次に、EXステージで、メモリインタフエース100を
通して、オペランドをフエツチする。最後に、Ｗステー
ジでフエツチされたオペランドが、バス129を通して、
第１命令レジスタのデイステイネーシヨンフイールドＤ
で指されるレジスタに格納される。EXステージ、１マシ
ンサイクルでオペランドをフエツチすることは、メモリ
インタフエースに高速キヤツシユを備えていれば、可能
である。特に、第１図に示す、計算機全体が半導体基板
上に集積され、命令キヤツシユ、データキヤツシユ共に
オンチツプ化されている場合などは容易である。もちろ
ん、キヤツシユがミスヒツトした場合には、１マシンサ
イクルでオペランドフエツチを終了することができな
い。このような時は、システムクロツクを止めて、EXス
テージを延長すればよい。これは、従来の計算機でも行
なわれていることである。
次にストア命令実行時には、Ｒステージにおいて、第
１命令レジスタの第１ソースレジスタフイールドS1で指
されるレジスタの内容がデータとして、バス125を通し
てMDR108に転送される。また同時に、第１命令レジスタ
の第２リースレジスタフイールドS2で指されるレジスタ
の内容がアドレスとして、バス126を通してMAR109に転
送される。次にEXステージで、MAR109で指される番地
に、MDR108内のデータが書き込まれる。第12図に示すよ
うに、ロード命令，ストア命令が第１命令にある場合に
ついても、１マシンサイクルに２命令ずつ処理すること
ができる。ロード命令，ストア命令が第２命令に出現し
た時の処理については後に詳しく述べる。
１命令レジスタの第１ソースレジスタフイールドS1で指
されるレジスタの内容がデータとして、バス125を通し
てMDR108に転送される。また同時に、第１命令レジスタ
の第２リースレジスタフイールドS2で指されるレジスタ
の内容がアドレスとして、バス126を通してMAR109に転
送される。次にEXステージで、MAR109で指される番地
に、MDR108内のデータが書き込まれる。第12図に示すよ
うに、ロード命令，ストア命令が第１命令にある場合に
ついても、１マシンサイクルに２命令ずつ処理すること
ができる。ロード命令，ストア命令が第２命令に出現し
た時の処理については後に詳しく述べる。
第13図は、第２命令として無条件ジヤンプBRA命令実
行時の処理フローを示したものである。BRA命令が読み
出されると、Ｒステージにおいてシーケンサ102はデイ
スプレースメントフイールドｄとプログラムカウンタと
の加算を行い、プログラムカウンタ101にセツトする。
この間にBRA命令の次の番地の命令、と、その次の番地
の命令（第13図命令１と命令２）が読み出される。その
次のサイクルに、ジヤンプ先の２命令が読み出される。
本実施例では、命令1,2とも実行可能なハードウエアと
している。即ち、ジヤンプ命令処理時も、待サイクルが
発生しない。この手法は、遅延分岐と呼ばれるもので、
RISC型の従来計算機でも行なわれているものである。た
だし、従来のRISC型計算機では、ジヤンプ命令のアドレ
ス計算中に、１命令しか実行できなかつたが、本実施例
では、ジヤンプ命令のアドレス計算中にも、２命令同時
処理されるため、より処理能力を高めることができる。
CALL命令,RTN命令の処理フローも同様である。コンパイ
ラにより、分岐命令のアドレス計算中にできるかぎり有
効な命令を実行できるようにコード生成するが、何もす
ることがない時には第13図命令1,2をNOP命令としてお
く。この時には、実質的に１マシンサイクルの待ちが生
ずる。しかしながら、パイプライン段数が浅いので、従
来例で述べたCISC型の計算機に比して、分岐時のオーバ
ヘツドを小さくできるという利点がある。
行時の処理フローを示したものである。BRA命令が読み
出されると、Ｒステージにおいてシーケンサ102はデイ
スプレースメントフイールドｄとプログラムカウンタと
の加算を行い、プログラムカウンタ101にセツトする。
この間にBRA命令の次の番地の命令、と、その次の番地
の命令（第13図命令１と命令２）が読み出される。その
次のサイクルに、ジヤンプ先の２命令が読み出される。
本実施例では、命令1,2とも実行可能なハードウエアと
している。即ち、ジヤンプ命令処理時も、待サイクルが
発生しない。この手法は、遅延分岐と呼ばれるもので、
RISC型の従来計算機でも行なわれているものである。た
だし、従来のRISC型計算機では、ジヤンプ命令のアドレ
ス計算中に、１命令しか実行できなかつたが、本実施例
では、ジヤンプ命令のアドレス計算中にも、２命令同時
処理されるため、より処理能力を高めることができる。
CALL命令,RTN命令の処理フローも同様である。コンパイ
ラにより、分岐命令のアドレス計算中にできるかぎり有
効な命令を実行できるようにコード生成するが、何もす
ることがない時には第13図命令1,2をNOP命令としてお
く。この時には、実質的に１マシンサイクルの待ちが生
ずる。しかしながら、パイプライン段数が浅いので、従
来例で述べたCISC型の計算機に比して、分岐時のオーバ
ヘツドを小さくできるという利点がある。
第14図は条件分岐命令BRAccの処理フローを示したも
のである。ADD1Fと示した命令で、フラグのセツトが行
なわれ、その結果に従い分岐の成否が決められる。この
時も、第13図を用いて説明した無条件分岐命令処理時と
同様にBRAcc命令のおかれている番地の次の命令、第14
図命令１と、その次の命令、第14図２が読み出され処理
される。ただし、この２命令の処理フロー中Ｗステージ
においては、BRAcc命令の分岐条件不成立時のみ演算結
果のレジスタフアイルへの書き込みが行なわれる。即
ち、分岐命令成立時には、演算結果の書き込みが抑制さ
れる。
のである。ADD1Fと示した命令で、フラグのセツトが行
なわれ、その結果に従い分岐の成否が決められる。この
時も、第13図を用いて説明した無条件分岐命令処理時と
同様にBRAcc命令のおかれている番地の次の命令、第14
図命令１と、その次の命令、第14図２が読み出され処理
される。ただし、この２命令の処理フロー中Ｗステージ
においては、BRAcc命令の分岐条件不成立時のみ演算結
果のレジスタフアイルへの書き込みが行なわれる。即
ち、分岐命令成立時には、演算結果の書き込みが抑制さ
れる。
以上、第11〜14図を用いて説明したように、本実施例
では、１マシンサイクルに２命令ずつ処理するので、そ
の処理能力が最大２倍に向上されるという利点がある。
また、命令が簡単で、ワイヤドロジツクによる制御でパ
イプライン段数が４段と少ないため、分岐時のオーバヘ
ツドを最大１マシンサイクルと小さくすることができ
る。さらにコンパイラによる遅延分岐の最適化が成功す
れば、上記オーバヘツドをなくすことができる。
では、１マシンサイクルに２命令ずつ処理するので、そ
の処理能力が最大２倍に向上されるという利点がある。
また、命令が簡単で、ワイヤドロジツクによる制御でパ
イプライン段数が４段と少ないため、分岐時のオーバヘ
ツドを最大１マシンサイクルと小さくすることができ
る。さらにコンパイラによる遅延分岐の最適化が成功す
れば、上記オーバヘツドをなくすことができる。
また、複雑な処理も、簡単な命令の組み合わせで実行
するため、従来のCISC型計算機におけるパイプライン並
列によるアドレス加算器とALUの並列動作に比して、第
１図第１演算ユニツト110と第２演算ユニツト112の並列
動作をより遊びなく行うことができるという利点があ
る。この点について、もう少し説明する。メモリからレ
ジスタへのロードを繰り返す場合、従来CISC型計算機で
は第15図に示すように、１マシンサイクルに１つずつデ
ータをロードすることができる。これに対して本実施例
においては、１つのデータのロードに、アドレス計算用
ADD命令と、そのアドレスを用いたLOAD命令の２命令か
かるが、第16図に示すように１マシンサククルに２命令
ずつ実行できるので、やはり、１マシンサイクルに１つ
ずつデータをロードできる。演算器の並列動作という意
味では、両者とも２つの演算器が同時に並列して動いて
おり、この例では同じである。
するため、従来のCISC型計算機におけるパイプライン並
列によるアドレス加算器とALUの並列動作に比して、第
１図第１演算ユニツト110と第２演算ユニツト112の並列
動作をより遊びなく行うことができるという利点があ
る。この点について、もう少し説明する。メモリからレ
ジスタへのロードを繰り返す場合、従来CISC型計算機で
は第15図に示すように、１マシンサイクルに１つずつデ
ータをロードすることができる。これに対して本実施例
においては、１つのデータのロードに、アドレス計算用
ADD命令と、そのアドレスを用いたLOAD命令の２命令か
かるが、第16図に示すように１マシンサククルに２命令
ずつ実行できるので、やはり、１マシンサイクルに１つ
ずつデータをロードできる。演算器の並列動作という意
味では、両者とも２つの演算器が同時に並列して動いて
おり、この例では同じである。
さらに複雑な処理について比較したのが、第17図と第
18図である。従来のCISC型計算機で６サイクルのEXステ
ージでの処理を要していた第17図に示す命令１は、第18
図に示すように、本実施例では３サイクルで終了するこ
とができる。これは従来のCISC型計算機では、命令１の
実行中、アドレス加算器の動作がとまつてしまうが、本
実施例では、２つの演算器が毎サイクル並列して動くこ
とが可能となるためである。
18図である。従来のCISC型計算機で６サイクルのEXステ
ージでの処理を要していた第17図に示す命令１は、第18
図に示すように、本実施例では３サイクルで終了するこ
とができる。これは従来のCISC型計算機では、命令１の
実行中、アドレス加算器の動作がとまつてしまうが、本
実施例では、２つの演算器が毎サイクル並列して動くこ
とが可能となるためである。
第１図第１演算ユニツト110の中を説明したのが第19
図である。1500はALU、1501はバレルシフタ、1502はフ
ラグ生成回路である。バス125,126より転送されてきた
データは、加減算，論理演算の時にはALU1500で、SFT命
令の時にはバレルシフタで処理される。処理結果はバス
130に送出される。演算結果によりフラグがフラグ生成
回路1502により生成され、信号123として送出される。
図である。1500はALU、1501はバレルシフタ、1502はフ
ラグ生成回路である。バス125,126より転送されてきた
データは、加減算，論理演算の時にはALU1500で、SFT命
令の時にはバレルシフタで処理される。処理結果はバス
130に送出される。演算結果によりフラグがフラグ生成
回路1502により生成され、信号123として送出される。
第１図第２演算ユニツト112の中を一例として説明し
たのが第20図である。1600はALU、1601はフラグ生成回
路である。第１演算ユニツトとの相違点はバレルシフタ
がない点である。これは、SFT命令は算術論理演算命令
に比して出現ひん度が低いため、省略したのである。こ
うすることにより、１マシンサイクルに、２つのSFT命
令を実行することができなくなるが、ハードウエア量を
削減できるという利点がある。２つのSFT命令が出現し
た時の制御方法については後述する。
たのが第20図である。1600はALU、1601はフラグ生成回
路である。第１演算ユニツトとの相違点はバレルシフタ
がない点である。これは、SFT命令は算術論理演算命令
に比して出現ひん度が低いため、省略したのである。こ
うすることにより、１マシンサイクルに、２つのSFT命
令を実行することができなくなるが、ハードウエア量を
削減できるという利点がある。２つのSFT命令が出現し
た時の制御方法については後述する。
第21図は第１図レジスタフアイル111の中を示したも
のである。1708はレジスタ、1700〜1709はバススイツチ
である。各レジスタは、４つのリードポード、２つの書
込みポートを持つ。バススイツチは、前命令のデイステ
イネーシヨンフイールドで指されたレジスタを、次命令
で直ちに使う時に、レジスタフアイルをバイパスするた
めに用いられる。例えば、バススイツチ1702は、バス12
9から127へのバイパススイツチであり、第１命令のデイ
ステイネーシヨンレジスタフイールドＤと第２命令の第
１ソースレジスタフイールドS1が一致した時に開けるよ
うにすればよい。
のである。1708はレジスタ、1700〜1709はバススイツチ
である。各レジスタは、４つのリードポード、２つの書
込みポートを持つ。バススイツチは、前命令のデイステ
イネーシヨンフイールドで指されたレジスタを、次命令
で直ちに使う時に、レジスタフアイルをバイパスするた
めに用いられる。例えば、バススイツチ1702は、バス12
9から127へのバイパススイツチであり、第１命令のデイ
ステイネーシヨンレジスタフイールドＤと第２命令の第
１ソースレジスタフイールドS1が一致した時に開けるよ
うにすればよい。
次に第１命令と第２命令の競合解消方法について第22
図から第29図を用いて説明する。第１命令と第２命令の
組み合せによつては、両命令を同時に実行できないこと
がある。これを競合と呼ぶことにする。以下の場合に競
合がおこる。
図から第29図を用いて説明する。第１命令と第２命令の
組み合せによつては、両命令を同時に実行できないこと
がある。これを競合と呼ぶことにする。以下の場合に競
合がおこる。
1.ロード，ストア命令が第２命令として出現した場合。
2.SFT命令が第２命令として出現した場合。
3.第１命令のデイステイネーシヨンレジスタフイールド
Ｄで指されるレジスタと、第２命令の第１ソースレジス
タフイールドS1で指されるレジスタ、または、第２命令
の第２ソースレジスタフイールドS2で指されるレジスタ
が一致する時。
Ｄで指されるレジスタと、第２命令の第１ソースレジス
タフイールドS1で指されるレジスタ、または、第２命令
の第２ソースレジスタフイールドS2で指されるレジスタ
が一致する時。
上記、競合の内、１と２は、第２演算ユニツトで、ロ
ード，ストア命令、及び、SFT命令が処理できないこと
により生ずる本実施例特有の問題である。第１図におい
て、バス127に第2MDR、バス128に第2MARを追加し、メモ
リインタフエースにて、１マシンサイクルに２つのデー
タをアクセスできるようにすれば、第１の競合条件は解
消できる。また、第２演算ユニツトにもバレルシフタを
設ければ、第２の競合条件も解消できる。本実施例で
は、ハードウエア削減のため、上記競合条件が生じたの
である。この様な場合も、後に述べるように、容易に競
合を解消できるので、必要性能と、許されるハードウエ
ア量に応じて、同時処理大の命令に対応するハードウエ
アのみ２重化することは、実質的に性能を落とさずに、
ハードウエアを削減できるという利点がある。
ード，ストア命令、及び、SFT命令が処理できないこと
により生ずる本実施例特有の問題である。第１図におい
て、バス127に第2MDR、バス128に第2MARを追加し、メモ
リインタフエースにて、１マシンサイクルに２つのデー
タをアクセスできるようにすれば、第１の競合条件は解
消できる。また、第２演算ユニツトにもバレルシフタを
設ければ、第２の競合条件も解消できる。本実施例で
は、ハードウエア削減のため、上記競合条件が生じたの
である。この様な場合も、後に述べるように、容易に競
合を解消できるので、必要性能と、許されるハードウエ
ア量に応じて、同時処理大の命令に対応するハードウエ
アのみ２重化することは、実質的に性能を落とさずに、
ハードウエアを削減できるという利点がある。
第22図を用いてSFT命令が第２命令として出現した時
の制御方法について述べる。第22図上部では、第２命令
となるアドレス“3"にSFT命令がある場合である。第22
図下部は、実行時の第１命令レジスタ、第２命令レジス
タに入る命令を示している。プログラムカウンタ２の
時、第２命令がSFT命令であることをハードウエアで検
出し、第１命令レジスタには２番地の命令を、第２命令
レジスタにNOP命令をセツトする。さらに、次のマシン
サイクルでは、プログラムカウンタを“1"だけインクリ
メントし、３番地をセツトする。そして、第１命令レジ
スタには、３番地のSFT命令を第２命令レジスタにはNOP
命令をセツトする。このように２マシンサイクルに分け
て処理することにより、正しく処理することができる。
もちろん、コンパイラによる最適化を行い、できるだけ
第２命令にSFT命令が出現しないようにすることが好ま
しい。
の制御方法について述べる。第22図上部では、第２命令
となるアドレス“3"にSFT命令がある場合である。第22
図下部は、実行時の第１命令レジスタ、第２命令レジス
タに入る命令を示している。プログラムカウンタ２の
時、第２命令がSFT命令であることをハードウエアで検
出し、第１命令レジスタには２番地の命令を、第２命令
レジスタにNOP命令をセツトする。さらに、次のマシン
サイクルでは、プログラムカウンタを“1"だけインクリ
メントし、３番地をセツトする。そして、第１命令レジ
スタには、３番地のSFT命令を第２命令レジスタにはNOP
命令をセツトする。このように２マシンサイクルに分け
て処理することにより、正しく処理することができる。
もちろん、コンパイラによる最適化を行い、できるだけ
第２命令にSFT命令が出現しないようにすることが好ま
しい。
別の競合解消方式について第23図を用いて述べる。即
ち、第２命令となる奇数アドレスには、SFT命令をおく
ことを禁止し、他に実行する命令のない時にはNOP命令
を入れておく。こうすれば、プログラムサイズは若干増
加するが、競合解消のためのハードウエアを省略できる
よいう利点がある。
ち、第２命令となる奇数アドレスには、SFT命令をおく
ことを禁止し、他に実行する命令のない時にはNOP命令
を入れておく。こうすれば、プログラムサイズは若干増
加するが、競合解消のためのハードウエアを省略できる
よいう利点がある。
第24図は、ロード命令が第２命令として出現した時の
処理方法を示している。３番地にロード命令がある。処
理方法は、SFT命令の時と同じである。
処理方法を示している。３番地にロード命令がある。処
理方法は、SFT命令の時と同じである。
第25図は、レジスタ競合時の処理方式を示している。
２番地の命令が８番レジスタに書き込んでおり、同じ８
番レジスタを３番地の命令が読み出している。この場合
も、SFT命令同様、２マシンサイクルに分けて実行す
る。
２番地の命令が８番レジスタに書き込んでおり、同じ８
番レジスタを３番地の命令が読み出している。この場合
も、SFT命令同様、２マシンサイクルに分けて実行す
る。
ロード，ストア命令，レジスタ競合についても、奇数
番地におくことを禁止して、競合を解消してもよい。効
果はSFT命令のところで述べたのと同じである。
番地におくことを禁止して、競合を解消してもよい。効
果はSFT命令のところで述べたのと同じである。
次に、第22〜25図で説明した処理方式を実現するハー
ドウエア方式について説明する。第26図はこのための、
第１図命令ユニツト103の構成を示した図である。2300
は競合検出回路、2301はキヤツシユメモリ、2302は第１
マスク回路、2303は第２マスク回路である。バス113か
らは、通常プログラムカウンタの値が入力され、プログ
ラムカウンタで指される命令とその次の番地の命令が、
バス2305,バス2306に送出される。キヤツシユミスヒツ
ト時にはメモリインタフエース100により命令のフエツ
チが行なわれ、バス113を通して、キヤツシユ2301に書
き込まれる。この時競合検出回路が第１命令と第２命令
の間の競合をチエツクし、競合があれば、競合信号2304
をアサートする。キヤツシユには２命令に１ビツトずつ
両命令の競合状態を示すビツトが設けられており、キヤ
ツシユミス時に競合信号2304を格納する。第１マスク回
路は、入力として第１命令，第２命令，競合ビツト，プ
ログラムカウンタの最下位ビツトを受け、第27図に示す
ように、第１命令レジスタ104への信号115を制御する。
また、第２マスク回路は、入力として第２命令，競合ビ
ツト，プログラムカウンタの最下位ビツトを受け、やは
り、第27図に示すように、第２命令レジスタ105への信
号117を送出する。
ドウエア方式について説明する。第26図はこのための、
第１図命令ユニツト103の構成を示した図である。2300
は競合検出回路、2301はキヤツシユメモリ、2302は第１
マスク回路、2303は第２マスク回路である。バス113か
らは、通常プログラムカウンタの値が入力され、プログ
ラムカウンタで指される命令とその次の番地の命令が、
バス2305,バス2306に送出される。キヤツシユミスヒツ
ト時にはメモリインタフエース100により命令のフエツ
チが行なわれ、バス113を通して、キヤツシユ2301に書
き込まれる。この時競合検出回路が第１命令と第２命令
の間の競合をチエツクし、競合があれば、競合信号2304
をアサートする。キヤツシユには２命令に１ビツトずつ
両命令の競合状態を示すビツトが設けられており、キヤ
ツシユミス時に競合信号2304を格納する。第１マスク回
路は、入力として第１命令，第２命令，競合ビツト，プ
ログラムカウンタの最下位ビツトを受け、第27図に示す
ように、第１命令レジスタ104への信号115を制御する。
また、第２マスク回路は、入力として第２命令，競合ビ
ツト，プログラムカウンタの最下位ビツトを受け、やは
り、第27図に示すように、第２命令レジスタ105への信
号117を送出する。
第27図に示すように、競合ビツト,PC最下位ともに０
の時には第１命令レジスタに第１命令が、第２命令レジ
スタに第２命令が送出される。これは通常ケースであ
る。競合ビツトが1,PC最下位が０の時には、第１命令レ
ジスタに第１命令が、第２命令レジスタにNOP命令が送
出される。これは、競合命令処理時の第１マシンサイク
ル時の処理である。次に、競合ビツトが１でPC最下位も
１の時には、第１命令レジスタに第２命令を、第２命令
レジスタにNOPを送出する。これは、競合命令処理時の
第２マシンサイクル時の処理である。上記処理により、
第22,23,25図で説明した競合命令の処理フローが実現さ
れる。
の時には第１命令レジスタに第１命令が、第２命令レジ
スタに第２命令が送出される。これは通常ケースであ
る。競合ビツトが1,PC最下位が０の時には、第１命令レ
ジスタに第１命令が、第２命令レジスタにNOP命令が送
出される。これは、競合命令処理時の第１マシンサイク
ル時の処理である。次に、競合ビツトが１でPC最下位も
１の時には、第１命令レジスタに第２命令を、第２命令
レジスタにNOPを送出する。これは、競合命令処理時の
第２マシンサイクル時の処理である。上記処理により、
第22,23,25図で説明した競合命令の処理フローが実現さ
れる。
分岐命令が奇数番地に分岐した時には、第27図に示す
ように、競合ビツトの値によらず、第２命令のみ実効さ
れるので正しい処理が可能である。キヤツシユ読出しは
毎サイクル行なわれるが、キヤツシユへの書き込みは、
キヤツシユがミスヒツトした時のみ、しかも、数マシン
サイクルかけて行なわれる。従つて、競合検出回路を、
キヤツシユ書込み時に動作させ、キヤツシユに競合ビツ
トを保持しておくことは、マシンサイクルを短縮する上
で有効である。
ように、競合ビツトの値によらず、第２命令のみ実効さ
れるので正しい処理が可能である。キヤツシユ読出しは
毎サイクル行なわれるが、キヤツシユへの書き込みは、
キヤツシユがミスヒツトした時のみ、しかも、数マシン
サイクルかけて行なわれる。従つて、競合検出回路を、
キヤツシユ書込み時に動作させ、キヤツシユに競合ビツ
トを保持しておくことは、マシンサイクルを短縮する上
で有効である。
第28図は、第26図命令キヤツシユ2301の構成を示した
ものである。2500はデイレクトリ、2501はデータメモ
リ、2502はセレクタ、2503はアドレスレジスタ、2504は
書込みレジスタ、2505はコンパレータ、2506はキヤツシ
ユ制御回路である。第28図のキヤツシユは通常のキヤツ
シユの構成とほぼ同じであるが、データメモリ2501に、
２命令分８バイトに１つずつ、競合ビツト保持用のフイ
ールドがあること、キヤツシユ読出し時に、PC最下位を
無視し、常に第１命令2305と第２命令2306と競合信号11
6を送出する点が異なつている。
ものである。2500はデイレクトリ、2501はデータメモ
リ、2502はセレクタ、2503はアドレスレジスタ、2504は
書込みレジスタ、2505はコンパレータ、2506はキヤツシ
ユ制御回路である。第28図のキヤツシユは通常のキヤツ
シユの構成とほぼ同じであるが、データメモリ2501に、
２命令分８バイトに１つずつ、競合ビツト保持用のフイ
ールドがあること、キヤツシユ読出し時に、PC最下位を
無視し、常に第１命令2305と第２命令2306と競合信号11
6を送出する点が異なつている。
第28図では、データメモリ8K語分、ブロツクサイズ32
バイトとしてある。プログラムカウンタより送出された
信号113はアドレスレジスタ2503にセツトされる。アド
レスの３〜12ビツトで、デイレクトリ2500とデータメモ
リ2501が引かれる。コンパレータ2505は、デイレクトリ
出力とアドレスレジスタの13〜32ビツトを比較する。不
一致であれば、信号2508により、キヤツシユ制御回路25
06にそれを知らせる。キヤツシユ制御回路2506は、主メ
モリよりミスヒツトした命令を含むブロツクを読み出
し、データメモリ2501にセツトする。一方、セレクタ25
02は、アドレスレジスタの第1,2ビツトを用いて、ブロ
ツクの中から必要な２命令を選択する。第１命令と第２
命令は必ず同一ブロツク内にあり、片方のみミスヒツト
することはない。
バイトとしてある。プログラムカウンタより送出された
信号113はアドレスレジスタ2503にセツトされる。アド
レスの３〜12ビツトで、デイレクトリ2500とデータメモ
リ2501が引かれる。コンパレータ2505は、デイレクトリ
出力とアドレスレジスタの13〜32ビツトを比較する。不
一致であれば、信号2508により、キヤツシユ制御回路25
06にそれを知らせる。キヤツシユ制御回路2506は、主メ
モリよりミスヒツトした命令を含むブロツクを読み出
し、データメモリ2501にセツトする。一方、セレクタ25
02は、アドレスレジスタの第1,2ビツトを用いて、ブロ
ツクの中から必要な２命令を選択する。第１命令と第２
命令は必ず同一ブロツク内にあり、片方のみミスヒツト
することはない。
第29図は、第１図命令ユニツト103の他の構成例を示
したものである。2600はキヤツシユメモリ、2601は競合
検出回路、2302は第１マスク回路、2303は第２マスク回
路である。第26図の構成との違いは、シヤツシユに競合
ビツト保持のフイールドがなく、キヤツシユ出力の第１
命令2601と第２命令2602を、毎サイクル競合検出回路26
01が監視していることである。第１マスク回路2302,第
２マスク回路2303の動作は、第26図のものと同じであ
る。本実施例によれば、キヤツシユ読み出し後に毎サイ
クル競合検出回路が働くので、マシンサイクルが伸びる
という欠点があるが、キヤツシユ内の競合ビツトフイー
ルドがなくてよいという利点がある。
したものである。2600はキヤツシユメモリ、2601は競合
検出回路、2302は第１マスク回路、2303は第２マスク回
路である。第26図の構成との違いは、シヤツシユに競合
ビツト保持のフイールドがなく、キヤツシユ出力の第１
命令2601と第２命令2602を、毎サイクル競合検出回路26
01が監視していることである。第１マスク回路2302,第
２マスク回路2303の動作は、第26図のものと同じであ
る。本実施例によれば、キヤツシユ読み出し後に毎サイ
クル競合検出回路が働くので、マシンサイクルが伸びる
という欠点があるが、キヤツシユ内の競合ビツトフイー
ルドがなくてよいという利点がある。
さらに、本実施例では、１マシンサイクルに２命令ず
つ処理されることを生かして、第30図に示すように特殊
な場合に条件付分岐命令をさらに高速化することができ
る。即ち、条件付分岐命令において、条件成立時の分岐
先が次の次の命令（第30図命令２）である時、条件の成
否にかかわらず、命令2,命令３を実行し、条件の成否に
より、命令１のＷステージを抑止するかどうかを制御す
ることにより、条件成立時の待サイクルをなくすことが
できる。ただし、この場合、条件分岐命令は必ず第１命
令側におくこととする。通常の条件付分岐では、第14図
を用いて説明したように、分岐成立時には、１サイクル
の待サイクルが生じる。言葉を換えて説明すれば、本発
明では１マシンサイクルに２命令ずつ処理するので、２
命令単位での命令処理フローに影響を与えずに、第１命
令側の条件付分岐命令の条件の成否により、第２命令側
の命令の実行を制御することができる。
つ処理されることを生かして、第30図に示すように特殊
な場合に条件付分岐命令をさらに高速化することができ
る。即ち、条件付分岐命令において、条件成立時の分岐
先が次の次の命令（第30図命令２）である時、条件の成
否にかかわらず、命令2,命令３を実行し、条件の成否に
より、命令１のＷステージを抑止するかどうかを制御す
ることにより、条件成立時の待サイクルをなくすことが
できる。ただし、この場合、条件分岐命令は必ず第１命
令側におくこととする。通常の条件付分岐では、第14図
を用いて説明したように、分岐成立時には、１サイクル
の待サイクルが生じる。言葉を換えて説明すれば、本発
明では１マシンサイクルに２命令ずつ処理するので、２
命令単位での命令処理フローに影響を与えずに、第１命
令側の条件付分岐命令の条件の成否により、第２命令側
の命令の実行を制御することができる。
さらに、本実施例では、１マシンサイクルに２命令ず
つ処理されることを生かして、“アトミツク”な処理を
容易に実現することができる。アトミツク処理とは、必
ず一続きに行なわれる処理のことで、プロセス間の同期
等に使用される。第31図（ａ）は従来の計算機の場合で
あり、（ｂ）は本実施例について説明している。（ａ）
では各命令の間に割込みが入る可能性があるが、（ｂ）
では、命令１と命令２の間、及び、命令３と命令４の間
には決して割込みが入らない。このため、（ａ）では、
任意の命令のすき間に、他のプロセスを処理するプログ
ラムが入る可能性があるが、（ｂ）では、命令１と命令
2,命令３と命令４は必ず一続きに実行されることが保証
されているという利点がある。
つ処理されることを生かして、“アトミツク”な処理を
容易に実現することができる。アトミツク処理とは、必
ず一続きに行なわれる処理のことで、プロセス間の同期
等に使用される。第31図（ａ）は従来の計算機の場合で
あり、（ｂ）は本実施例について説明している。（ａ）
では各命令の間に割込みが入る可能性があるが、（ｂ）
では、命令１と命令２の間、及び、命令３と命令４の間
には決して割込みが入らない。このため、（ａ）では、
任意の命令のすき間に、他のプロセスを処理するプログ
ラムが入る可能性があるが、（ｂ）では、命令１と命令
2,命令３と命令４は必ず一続きに実行されることが保証
されているという利点がある。
第32図は、本発明の他の実施例の構成を示した図であ
る。本実施例では、１マシンサイクルに４命令ずつ処理
することができる。3200はメモリインタフエース、3201
はプログラムカウンタ、3202はシーケンサ、3203は命令
ユニツト、3204〜3207は、第１〜４命令レジスタ、3208
〜3211は、第１〜４デコーダ、3212はMDR、3213はMAR、
3214,3215,3217,3218は、第１〜４演算ユニツト,3216は
レジスタフアイルである。各演算ユニツトはレジスタフ
アイル3216を共有している。各部の動作説明は、第１図
で示した実施例と同じなので省略する。
る。本実施例では、１マシンサイクルに４命令ずつ処理
することができる。3200はメモリインタフエース、3201
はプログラムカウンタ、3202はシーケンサ、3203は命令
ユニツト、3204〜3207は、第１〜４命令レジスタ、3208
〜3211は、第１〜４デコーダ、3212はMDR、3213はMAR、
3214,3215,3217,3218は、第１〜４演算ユニツト,3216は
レジスタフアイルである。各演算ユニツトはレジスタフ
アイル3216を共有している。各部の動作説明は、第１図
で示した実施例と同じなので省略する。
同様に、さらに並列度をあげることは可能であるが、
数命令に１つの割合で分岐命令が存在するようなプログ
ラムもあり、そのようなプログラムでは、極端に並列度
をあげても、あまり効果が得られない。２〜４命令同時
処理程度が至当である。分岐が少なく、競合も少ないプ
ログラムでは、さらに並列度をあげれば、効果的に性能
が高まる。また、並列度を2n（ｎは自然数）とすること
により、命令ユニツトの制御を容易にすることができ
る。
数命令に１つの割合で分岐命令が存在するようなプログ
ラムもあり、そのようなプログラムでは、極端に並列度
をあげても、あまり効果が得られない。２〜４命令同時
処理程度が至当である。分岐が少なく、競合も少ないプ
ログラムでは、さらに並列度をあげれば、効果的に性能
が高まる。また、並列度を2n（ｎは自然数）とすること
により、命令ユニツトの制御を容易にすることができ
る。
さらに、本発明の他実施例について述べる。これまで
の実施例では、常に複数命令同時処理を行つていた。通
常は１マシンサイクルに１命令ずつ処理し、部分的に複
数命令同時処理を行うことによつても利益を得ることが
できる。第33図に３つの例を示す。第33図（ａ）では、
第１命令は主メモリ、第２命令はアドレス空間の先頭部
分のみにあり、かつ、ROM化されている。（ｂ）では、
第１命令，第２命令ともに、アドレス空間の先頭部分で
ROM化されている。他の部分は第１命令のみで、主メモ
リにある。（ｃ）では、（ａ）とほぼ同じであるが、第
２命令のROM化部分がアドレス空間の中間にある。計算
機全体の構成は第１図と同じであり、ただ命令ユニツト
103を変更すればよい。ROM部分には、使用ひん度が高
く、並列度の高いプログラムを書いておき、主ルーチン
よりサブルーチンコールによつて利用する。ROM部分は
小容量でよいので、コンパイラがなくても、アセンブラ
により最適なプログラムを作成することができる。
の実施例では、常に複数命令同時処理を行つていた。通
常は１マシンサイクルに１命令ずつ処理し、部分的に複
数命令同時処理を行うことによつても利益を得ることが
できる。第33図に３つの例を示す。第33図（ａ）では、
第１命令は主メモリ、第２命令はアドレス空間の先頭部
分のみにあり、かつ、ROM化されている。（ｂ）では、
第１命令，第２命令ともに、アドレス空間の先頭部分で
ROM化されている。他の部分は第１命令のみで、主メモ
リにある。（ｃ）では、（ａ）とほぼ同じであるが、第
２命令のROM化部分がアドレス空間の中間にある。計算
機全体の構成は第１図と同じであり、ただ命令ユニツト
103を変更すればよい。ROM部分には、使用ひん度が高
く、並列度の高いプログラムを書いておき、主ルーチン
よりサブルーチンコールによつて利用する。ROM部分は
小容量でよいので、コンパイラがなくても、アセンブラ
により最適なプログラムを作成することができる。
第34図は、第33図（ａ）を実現するための、第１図命
令ユニツト103の構成を示したものである。2900はキヤ
ツシユ,2901は4K語のROM、2903はマスク回路、2902はマ
スク回路制御回路である。マスク回路制御回路はアドレ
ス113を常に監視しておりアドレスの上位12〜31ビツト
がオールゼロの時のみ、有効信号2904をアサートする。
マスク回路2903は、有効信号2904がアサートされた時の
み、ROM出力2905を第２命令レジスタへの出力117として
送出する。他の時はNOP命令を送出する。
令ユニツト103の構成を示したものである。2900はキヤ
ツシユ,2901は4K語のROM、2903はマスク回路、2902はマ
スク回路制御回路である。マスク回路制御回路はアドレ
ス113を常に監視しておりアドレスの上位12〜31ビツト
がオールゼロの時のみ、有効信号2904をアサートする。
マスク回路2903は、有効信号2904がアサートされた時の
み、ROM出力2905を第２命令レジスタへの出力117として
送出する。他の時はNOP命令を送出する。
第33図（ｃ）を実現するためには、第34図マスク回路
制御回路2902を第35図のようにすればよい。3000はコン
パレータ、3001はベースレジスタである。ベースレジス
タの上位12〜31ビツトと、アドレス113の上位12〜31ビ
ツトが一致した時に、コンパレータ3000は、有効信号29
04をアサートする。
制御回路2902を第35図のようにすればよい。3000はコン
パレータ、3001はベースレジスタである。ベースレジス
タの上位12〜31ビツトと、アドレス113の上位12〜31ビ
ツトが一致した時に、コンパレータ3000は、有効信号29
04をアサートする。
第33図（ｂ）を実現するためには、第１図命令ユニツ
ト103を第36図のように構成すればよい。2901,2902,290
3の機能は第29図で説明した同一番号のものと同じであ
る。3100はキヤツシユ、3101は4K語のROM、3102はセレ
クタ制御回路、3107はセレクタである。セレクタ制御回
路3102は、アドレス113の上位12〜31ビツトを常に監視
し、それらがオールゼロの時のみROM選択信号3105をア
サートする。セレクタ3107は、ROM選択信号3105がアサ
ートされた時のみROM出力信号3104を、第１命令レジス
タへの出力115として送出する。他の時には、キヤツシ
ユ出力3103を送出する。
ト103を第36図のように構成すればよい。2901,2902,290
3の機能は第29図で説明した同一番号のものと同じであ
る。3100はキヤツシユ、3101は4K語のROM、3102はセレ
クタ制御回路、3107はセレクタである。セレクタ制御回
路3102は、アドレス113の上位12〜31ビツトを常に監視
し、それらがオールゼロの時のみROM選択信号3105をア
サートする。セレクタ3107は、ROM選択信号3105がアサ
ートされた時のみROM出力信号3104を、第１命令レジス
タへの出力115として送出する。他の時には、キヤツシ
ユ出力3103を送出する。
第33〜36図を用いて述べたように、部分的に複数命令
同時処理を行い、その部分をROM化することによりハー
ドウエアを削減できる。また、ROM部分のみであればア
センブラによつて最適設計できるので、複数命令同時処
理を意識したコンパイラを開発しなくてもよいという利
点がある。さらに、ROM部分を書き換えることにより、
アプリケーシヨンごとに、アプリケーシヨンに適した高
速化が実現できる。
同時処理を行い、その部分をROM化することによりハー
ドウエアを削減できる。また、ROM部分のみであればア
センブラによつて最適設計できるので、複数命令同時処
理を意識したコンパイラを開発しなくてもよいという利
点がある。さらに、ROM部分を書き換えることにより、
アプリケーシヨンごとに、アプリケーシヨンに適した高
速化が実現できる。
本発明によれば、複雑な命令は基本命令に分解され、
かつ、１マシンサイクルで複数の命令が同時に読み出さ
れ、実行されるために、複数の演算器が同時に動き、処
理能力を高めることができる。
かつ、１マシンサイクルで複数の命令が同時に読み出さ
れ、実行されるために、複数の演算器が同時に動き、処
理能力を高めることができる。
また、命令の機能が簡単で、パイプライン段数を短く
できるので、分岐時のオーバヘツドを小さくできる。
できるので、分岐時のオーバヘツドを小さくできる。
また、複数演算器が並列して動くため、複雑な処理の
処理時間を短縮することができる。
処理時間を短縮することができる。
第１図は本発明の一実施例の全体ブロツク図、第２図は
従来例の全体ブロツク図、第３図〜第５図はその動作を
説明するタイミングチヤート、第６図はもう１つの従来
例の全体ブロツク図、第７図、第８図はその動作を説明
するタイミングチヤート、第９図は本発明の一実施例の
命令一覧を示す図、第10図は本発明の一実施例にかかる
命令フオーマツトを示す図、第11図〜第14図は本発明の
一実施例の動作を説明するタイミンダチヤート、第15図
は従来例の動作を説明するタイミングチヤート、第16図
〜第18図は本発明の一実施例の動作を説明するタイミン
グチヤート、第19図は第１図の第１演算ユニツト110の
構成図、第20図は第１図の第２演算ユニツト112の構成
図、第21図は第１図のレジスタフアイル111の構成図、
第22図〜第25図は、第１図に示した本発明の一実施例の
動作を説明する図、第26図は第１図の命令ユニツト103
の構成図、第27図はその動作を説明する図、第28図は第
26図のキヤツシユ2301の構成図、第29図は第１図の命令
ユニツト103の他の構成図、第30図は本発明の一実施例
の動作を説明するタイミングチヤート、第31図は命令構
成を示す図、第32図は本発明の他の実施例の全体ブロツ
ク図、第33図〜第36図は部分的に複数命令同時処理を行
なう本発明の他の実施例の説明図である。 103……命令ユニツト、104……第１命令レジスタ、105
……第２命令レジスタ、110……第１演算ユニツト、111
……レジスタフアイル、112……第２演算ユニツト。
従来例の全体ブロツク図、第３図〜第５図はその動作を
説明するタイミングチヤート、第６図はもう１つの従来
例の全体ブロツク図、第７図、第８図はその動作を説明
するタイミングチヤート、第９図は本発明の一実施例の
命令一覧を示す図、第10図は本発明の一実施例にかかる
命令フオーマツトを示す図、第11図〜第14図は本発明の
一実施例の動作を説明するタイミンダチヤート、第15図
は従来例の動作を説明するタイミングチヤート、第16図
〜第18図は本発明の一実施例の動作を説明するタイミン
グチヤート、第19図は第１図の第１演算ユニツト110の
構成図、第20図は第１図の第２演算ユニツト112の構成
図、第21図は第１図のレジスタフアイル111の構成図、
第22図〜第25図は、第１図に示した本発明の一実施例の
動作を説明する図、第26図は第１図の命令ユニツト103
の構成図、第27図はその動作を説明する図、第28図は第
26図のキヤツシユ2301の構成図、第29図は第１図の命令
ユニツト103の他の構成図、第30図は本発明の一実施例
の動作を説明するタイミングチヤート、第31図は命令構
成を示す図、第32図は本発明の他の実施例の全体ブロツ
ク図、第33図〜第36図は部分的に複数命令同時処理を行
なう本発明の他の実施例の説明図である。 103……命令ユニツト、104……第１命令レジスタ、105
……第２命令レジスタ、110……第１演算ユニツト、111
……レジスタフアイル、112……第２演算ユニツト。
Claims (24)
- 【請求項１】複数の命令をプリデコードし、前記複数の
命令を並列に実行することを制御する情報を生成するプ
リデコード手段と、 前記複数の命令と、前記情報とを格納するキャッシュメ
モリとを有し、 前記キャッシュメモリは、前記情報と命令とを出力する
ことを特徴とするプロセッサシステム。 - 【請求項２】請求項１に記載のプロセッサシステムにお
いて、 前記キャッシュメモリから出力された前記情報に基づい
て前記複数の命令を実行する複数の演算ユニットを有す
ることを特徴とするプロセッサシステム。 - 【請求項３】請求項２に記載のプロセッサシステムにお
いて、 前記情報は複数の命令の実行順序を制御する手段により
使用されることを特徴とするプロセッサシステム。 - 【請求項４】請求項２に記載のプロセッサシステムにお
いて、 前記情報は複数の命令を並列に実行することによる命令
間の競合を排除する手段により使用されることを特徴と
するプロセッサシステム。 - 【請求項５】請求項４に記載のプロセッサシステムにお
いて、 前記競合はレジスタ競合であることを特徴とするプロセ
ッサシステム。 - 【請求項６】請求項４に記載のプロセッサシステムにお
いて、 前記競合はリソース競合であることを特徴とするプロセ
ッサシステム。 - 【請求項７】請求項６に記載のプロセッサシステムにお
いて、 前記リソース競合は同じ演算ユニットで演算されている
複数の命令に関するものであることを特徴とするプロセ
ッサシステム。 - 【請求項８】請求項６に記載のプロセッサシステムにお
いて、 前記リソース競合は同じロードユニットによる使用を呼
び出すロード命令に関するものであることを特徴とする
プロセッサシステム。 - 【請求項９】請求項６に記載のプロセッサシステムにお
いて、 前記リソース競合は同じシフタの使用を呼び出すシフト
命令に関するものであることを特徴とするプロセッサシ
ステム。 - 【請求項１０】請求項２に記載のプロセッサシステムに
おいて、 前記情報は単一のビットによって表現されることを特徴
とするプロセッサシステム。 - 【請求項１１】複数の命令と、前記複数の命令の実行を
制御する情報とを格納するキャッシュメモリと、 前記複数の命令を実行する複数の演算ユニットとを有
し、 前記複数の演算ユニットは、前記情報に基づいて前記命
令の実行順序が制御されることを特徴とするプロセッサ
システム。 - 【請求項１２】複数の命令と、前記複数の命令の実行を
制御する情報とを格納するキャッシュメモリと、 前記複数の命令を実行する複数の演算ユニットと、 前記キャッシュメモリから出力される前記情報に基づい
て前記複数の演算ユニットが実行する命令を決定する手
段とを有することを特徴とするプロセッサシステム。 - 【請求項１３】データと命令とを格納するための主メモ
リと、 前記命令の少なくとも一部と、前記命令の実行を制御す
る情報とを格納し、前記複数の命令と前記情報とを出力
するキャッシュメモリと、 前記命令を実行する複数の演算ユニットと、 前記キャッシュメモリから出力される前記情報に基づい
て前記複数の命令の実行順序を制御する手段と、 前記主メモリと前記キャッシュメモリとの間にあり、前
記主メモリに格納される前記命令を解析し、前記情報を
前記キャッシュメモリに格納された前記命令に加える手
段とを有することを特徴とするコンピュータシステム。 - 【請求項１４】請求項13に記載のコンピュータシステム
において、 前記実行順序を制御する手段は、前記情報に基づいて前
記キャッシュメモリから出力された複数の命令を前記演
算ユニットによって逐次実行するように制御することを
特徴とするコンピュータシステム。 - 【請求項１５】請求項13に記載のコンピュータシステム
において、 前記実行順序を制御する手段は、前記情報に基づいて前
記キャッシュメモリから出力された複数の命令を前記複
数の演算ユニットによって並列に実行するように制御す
ることを特徴とするコンピュータシステム。 - 【請求項１６】複数の命令を格納するための主メモリ
と、 前記複数の命令をプリデコードし、前記複数の命令の実
行順序を制御する情報を生成するプリデコード手段と、 前記複数の命令と、前記情報とを格納するキャッシュメ
モリとを有し、 前記キャッシュメモリは前記情報と前記命令とを出力す
ることを特徴としたコンピュータシステム。 - 【請求項１７】主メモリから出力される複数の命令から
命令を実行するための情報を決定し、 前記複数の命令と共に前記情報をキャッシュメモリに格
納し、 前記キャッシュメモリから出力される前記情報に基づい
て並列に実行する命令を決定することを特徴とする命令
処理方法。 - 【請求項１８】請求項17に記載の命令処理方法におい
て、 前記情報は前記複数の命令が競合せずに並列に実行でき
ることを示す情報であることを特徴とする命令処理方
法。 - 【請求項１９】請求項18に記載の命令処理方法におい
て、 前記情報によって示される競合はレジスタ競合であるこ
とを特徴とする命令処理方法。 - 【請求項２０】請求項18に記載の命令処理方法におい
て、 前記情報によって示される競合はリソース競合であるこ
とを特徴とする命令処理方法。 - 【請求項２１】請求項20に記載の命令処理方法におい
て、 前記リソース競合は同じ演算ユニットで演算されている
複数の命令に関するものであることを特徴とする命令処
理方法。 - 【請求項２２】請求項20に記載の命令処理方法におい
て、 前記リソース競合は同じロードユニットによる使用を呼
び出すロード命令に関するものであることを特徴とする
命令処理方法。 - 【請求項２３】請求項20に記載の命令処理方法におい
て、 前記リソース競合はロードユニットによる使用を呼び出
すロード命令に関するものであることを特徴とする命令
処理方法。 - 【請求項２４】請求項20に記載の命令処理方法におい
て、 前記リソース競合は同じシフタの使用を呼び出すシフト
命令に関するものであることを特徴とする命令処理方
法。
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