JPH0816220A - プログラマブルシーケンスコントローラ - Google Patents
プログラマブルシーケンスコントローラInfo
- Publication number
- JPH0816220A JPH0816220A JP14964194A JP14964194A JPH0816220A JP H0816220 A JPH0816220 A JP H0816220A JP 14964194 A JP14964194 A JP 14964194A JP 14964194 A JP14964194 A JP 14964194A JP H0816220 A JPH0816220 A JP H0816220A
- Authority
- JP
- Japan
- Prior art keywords
- data
- program
- circuit
- sequence
- converting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】そのプログラム内容が容易に書き換え可能で高
速動作するプログラマブルシーケンスコントローラを提
供することを目的とする。 【構成】ハードウェア回路構成に対応するデータを記憶
する回路素子と、ユーザシーケンスプログラムを該ユー
ザシーケンスプログラムに対応するハードウェア回路構
成を作成するための第１のデータに変換する第１の変換
手段と、この第１の変換手段の第１のデータを前記回路
素子に書き込むための第２のデータに変換する第２の変
換手段と、前記回路素子をプログラムモードにして前記
第２の変換手段の第２のデータを前記回路素子に書き込
む制御を行うと共に、前記回路素子を実行モードにして
前記回路素子をその記憶されたハードウェア回路構成に
従って動作させる制御手段とを具えるようにしている。
速動作するプログラマブルシーケンスコントローラを提
供することを目的とする。 【構成】ハードウェア回路構成に対応するデータを記憶
する回路素子と、ユーザシーケンスプログラムを該ユー
ザシーケンスプログラムに対応するハードウェア回路構
成を作成するための第１のデータに変換する第１の変換
手段と、この第１の変換手段の第１のデータを前記回路
素子に書き込むための第２のデータに変換する第２の変
換手段と、前記回路素子をプログラムモードにして前記
第２の変換手段の第２のデータを前記回路素子に書き込
む制御を行うと共に、前記回路素子を実行モードにして
前記回路素子をその記憶されたハードウェア回路構成に
従って動作させる制御手段とを具えるようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、そのプログラム内容
が書換可能で高速処理をなし得るプログラマブルシーケ
ンスコントローラに関する。
が書換可能で高速処理をなし得るプログラマブルシーケ
ンスコントローラに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】メカ
トロ機械のシーケンス制御を行うプログラマブルコント
ローラ（以下ＰＣという）は、通常、ＣＰＵ、ＲＯＭ、
およびＲＡＭ等で構成されるマイクロコンピュータ（以
下マイコンという）と、マイコンにリミットスイッチな
どの入力機器からの信号を取り入れるための入力部と、
入力信号を処理した結果を外部負荷に伝達するための出
力部などによって構成されている。すなわち、マイクロ
コンピュータのメモリに所望のシーケンスプログラムを
書き込んでおき、該シーケンスプログラムに従ってマイ
クロコンピュータを動作せることにより、シーケンサを
実現しているのである。
トロ機械のシーケンス制御を行うプログラマブルコント
ローラ（以下ＰＣという）は、通常、ＣＰＵ、ＲＯＭ、
およびＲＡＭ等で構成されるマイクロコンピュータ（以
下マイコンという）と、マイコンにリミットスイッチな
どの入力機器からの信号を取り入れるための入力部と、
入力信号を処理した結果を外部負荷に伝達するための出
力部などによって構成されている。すなわち、マイクロ
コンピュータのメモリに所望のシーケンスプログラムを
書き込んでおき、該シーケンスプログラムに従ってマイ
クロコンピュータを動作せることにより、シーケンサを
実現しているのである。
【０００３】ところで、上記従来のシーケンサはＣＰＵ
を用いてシーケンス制御を行っていたため、その動作実
行速度はＣＰＵの処理速度によって規定される。また、
ユーザプログラムのステップ数はそのスキャン速度に確
実に影響を及ぼすため、プログラムステップ数の増加に
伴って出力に応答遅れが発生する。
を用いてシーケンス制御を行っていたため、その動作実
行速度はＣＰＵの処理速度によって規定される。また、
ユーザプログラムのステップ数はそのスキャン速度に確
実に影響を及ぼすため、プログラムステップ数の増加に
伴って出力に応答遅れが発生する。
【０００４】よって、上記従来のマイクロコンピュータ
によるシーケンス制御では、高速を要求される装置の制
御には不向きであり、高速化の要求に答えるためには複
雑な割り込み処理などのプログラミング手法が必要にな
ってくる。
によるシーケンス制御では、高速を要求される装置の制
御には不向きであり、高速化の要求に答えるためには複
雑な割り込み処理などのプログラミング手法が必要にな
ってくる。
【０００５】また、上記従来のマイクロコンピュータに
よる手法では、互いに独立したシーケンスブロックが複
数個存在するような場合においても、各シーケンスブロ
ックをシーケンシャルにしか実行できないためにそのよ
うな場合の応答速度は遅く、またある１つのシーケンス
ブロックを変更した場合、その変更内容が他のシーケン
スブロックにも影響を及ぼし、その応答速度は不安定で
あった。このため、従来方式では、大きなシステムの制
御には不向きであり、この問題を解決するためには複数
個のシーケンサを並設する必要があった。
よる手法では、互いに独立したシーケンスブロックが複
数個存在するような場合においても、各シーケンスブロ
ックをシーケンシャルにしか実行できないためにそのよ
うな場合の応答速度は遅く、またある１つのシーケンス
ブロックを変更した場合、その変更内容が他のシーケン
スブロックにも影響を及ぼし、その応答速度は不安定で
あった。このため、従来方式では、大きなシステムの制
御には不向きであり、この問題を解決するためには複数
個のシーケンサを並設する必要があった。
【０００６】この発明はこのような実情に鑑みてなされ
たもので、そのプログラム内容が容易に書き換え可能で
高速動作するプログラマブルシーケンスコントローラを
提供することを目的とする。
たもので、そのプログラム内容が容易に書き換え可能で
高速動作するプログラマブルシーケンスコントローラを
提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明では、ハードウ
ェア回路構成に対応するデータを記憶する回路素子と、
ユーザシーケンスプログラムを該ユーザシーケンスプロ
グラムに対応するハードウェア回路構成を作成するため
の第１のデータに変換する第１の変換手段と、この第１
の変換手段の第１のデータを前記回路素子に書き込むた
めの第２のデータに変換する第２の変換手段と、前記回
路素子をプログラムモードにして前記第２の変換手段の
第２のデータを前記回路素子に書き込む制御を行うと共
に、前記回路素子を実行モードにして前記回路素子をそ
の記憶されたハードウェア回路構成に従って動作させる
制御手段とを具えるようにしている。
ェア回路構成に対応するデータを記憶する回路素子と、
ユーザシーケンスプログラムを該ユーザシーケンスプロ
グラムに対応するハードウェア回路構成を作成するため
の第１のデータに変換する第１の変換手段と、この第１
の変換手段の第１のデータを前記回路素子に書き込むた
めの第２のデータに変換する第２の変換手段と、前記回
路素子をプログラムモードにして前記第２の変換手段の
第２のデータを前記回路素子に書き込む制御を行うと共
に、前記回路素子を実行モードにして前記回路素子をそ
の記憶されたハードウェア回路構成に従って動作させる
制御手段とを具えるようにしている。
【０００８】
【作用】かかる発明によれば、ユーザによって作成され
たシーケンスプログラムは前記第１の変換手段によって
ハードウェア回路構成を作成するための第１のデータに
変換され、さらにこの第１のデータは前記第２の変換手
段によって前記回路素子に書き込むための第２のデータ
に自動変換される。前記回路素子に前記第２のデータを
書き込み、該回路素子を実行モードにして動作させる
と、回路素子はユーザシーケンスプログラムに対応する
ハードウェア回路として動作する。
たシーケンスプログラムは前記第１の変換手段によって
ハードウェア回路構成を作成するための第１のデータに
変換され、さらにこの第１のデータは前記第２の変換手
段によって前記回路素子に書き込むための第２のデータ
に自動変換される。前記回路素子に前記第２のデータを
書き込み、該回路素子を実行モードにして動作させる
と、回路素子はユーザシーケンスプログラムに対応する
ハードウェア回路として動作する。
【０００９】
【実施例】以下この発明を添付図面に示す実施例に従っ
て詳細に説明する。
て詳細に説明する。
【００１０】図１はこの発明の実施例を示すもので、制
御部１はＣＰＵ１０、ＲＡＭ１１、ＲＯＭ１２、データ
バスＤＢ、アドレスバスＡＢなどで構成されるマイクロ
コンピュータであり、ユーザプログラムを変換して該ユ
ーザプログラムに対応するハードウェア回路構成データ
を生成する機能と、該ハードウェア回路構成データを後
述するプログラマブルロジック回路１３に対し読み書き
する機能と、プログラマブルロジック回路１３の動作モ
ードをプログラムモードと実行モードに切り換える機能
を有している。
御部１はＣＰＵ１０、ＲＡＭ１１、ＲＯＭ１２、データ
バスＤＢ、アドレスバスＡＢなどで構成されるマイクロ
コンピュータであり、ユーザプログラムを変換して該ユ
ーザプログラムに対応するハードウェア回路構成データ
を生成する機能と、該ハードウェア回路構成データを後
述するプログラマブルロジック回路１３に対し読み書き
する機能と、プログラマブルロジック回路１３の動作モ
ードをプログラムモードと実行モードに切り換える機能
を有している。
【００１１】シーケンスプログラム実行部２は、ＰＬＤ
（Programmable Logic Device）やＦＰＧＡ（Field Pro
grammable Logic Arrey）などのハードウェア回路構成
に対応するデータを記憶する回路素子（プログラマブル
ロジック回路）１３と、シーケンス制御実行中に外部入
出力状態および内部状態を読み書きするためのインタフ
ェース回路１４と、ＣＰＵ１０が前記ハードウェア回路
構成を作成するためのデータをプログラマブルロジック
回路１３に読み書きするためのインタフェースとして機
能する書き込み制御回路１５と、装置外部の入出力をイ
ンタフェースする入出力回路１６とを有している。ま
た、複数個の当該装置を設置した場合には互いの状態を
通信するための通信インタフェース１７を有してもよ
い。
（Programmable Logic Device）やＦＰＧＡ（Field Pro
grammable Logic Arrey）などのハードウェア回路構成
に対応するデータを記憶する回路素子（プログラマブル
ロジック回路）１３と、シーケンス制御実行中に外部入
出力状態および内部状態を読み書きするためのインタフ
ェース回路１４と、ＣＰＵ１０が前記ハードウェア回路
構成を作成するためのデータをプログラマブルロジック
回路１３に読み書きするためのインタフェースとして機
能する書き込み制御回路１５と、装置外部の入出力をイ
ンタフェースする入出力回路１６とを有している。ま
た、複数個の当該装置を設置した場合には互いの状態を
通信するための通信インタフェース１７を有してもよ
い。
【００１２】ここで、上記プログラマブルロジック回路
１３としては、ＰＬＤ，ＦＰＧＡ，またはＲＯＭやＲＡ
Ｍ等のメモリが考えられる。
１３としては、ＰＬＤ，ＦＰＧＡ，またはＲＯＭやＲＡ
Ｍ等のメモリが考えられる。
【００１３】ＰＬＤを使用した場合は、例えば出力状態
をフィードバックし、該フィードバック信号と入力信号
との論理合成を、論理和積項の配線を切り換えることに
よって作成する。
をフィードバックし、該フィードバック信号と入力信号
との論理合成を、論理和積項の配線を切り換えることに
よって作成する。
【００１４】また、ＲＯＭやＲＡＭ等のメモリを使用し
た場合は、入力と出力をメモリのアドレスとして入力す
るようにする。このときアドレスは、２のｎ乗個（ｎ＝
入力＋出力）のシーケンサの状態を表現することができ
る。したがって、各状態の出力データをメモリの該当ア
ドレスに書き込むことによってメモリをシーケンサとし
て動作せることができる。また、係るメモリを複数個並
設すれば独立したシーケンスプログラムを並列に動作さ
せることができる。
た場合は、入力と出力をメモリのアドレスとして入力す
るようにする。このときアドレスは、２のｎ乗個（ｎ＝
入力＋出力）のシーケンサの状態を表現することができ
る。したがって、各状態の出力データをメモリの該当ア
ドレスに書き込むことによってメモリをシーケンサとし
て動作せることができる。また、係るメモリを複数個並
設すれば独立したシーケンスプログラムを並列に動作さ
せることができる。
【００１５】また、ＦＰＧＡを使用した場合は、上記の
ような論理や単純論理を様々な態様で組み合わせたより
柔軟性の高いシーケンサを実現することができる。
ような論理や単純論理を様々な態様で組み合わせたより
柔軟性の高いシーケンサを実現することができる。
【００１６】かかる構成において、制御部１のＲＡＭ１
１またはＲＯＭ１２には、図２に示すように、ニーモニ
ック、ラダー回路図、ウェーブフォーム等の形態で記述
されたユーザシーケンスプログラムをハードウェアで実
現するためのハードウェア記述言語やロジック回路図に
変換する第１の変換プログラムと、上記ハードウェア記
述言語やロジック回路図を前記ＰＬＤ，ＦＰＧＡ等のプ
ログラマブルロジック回路１３に書き込むための書き込
み用データに変換する第２の変換プログラムが記憶され
ている。
１またはＲＯＭ１２には、図２に示すように、ニーモニ
ック、ラダー回路図、ウェーブフォーム等の形態で記述
されたユーザシーケンスプログラムをハードウェアで実
現するためのハードウェア記述言語やロジック回路図に
変換する第１の変換プログラムと、上記ハードウェア記
述言語やロジック回路図を前記ＰＬＤ，ＦＰＧＡ等のプ
ログラマブルロジック回路１３に書き込むための書き込
み用データに変換する第２の変換プログラムが記憶され
ている。
【００１７】ユーザシーケンスプログラムに対応するハ
ードウェア回路構成をプログラマブルロジック回路１３
に設定する際には、ＣＰＵ１０はプログラマブルロジッ
ク回路１３をプログラムモードにした後、上記第１及び
第２の変換プログラムを動作させてユーザシーケンスプ
ログラムをプログラマブルロジック回路１３用の書き込
み用データに変換し、この変換データを書き込み制御回
路１５を経てプログラマブルロジック回路１３に書き込
む。
ードウェア回路構成をプログラマブルロジック回路１３
に設定する際には、ＣＰＵ１０はプログラマブルロジッ
ク回路１３をプログラムモードにした後、上記第１及び
第２の変換プログラムを動作させてユーザシーケンスプ
ログラムをプログラマブルロジック回路１３用の書き込
み用データに変換し、この変換データを書き込み制御回
路１５を経てプログラマブルロジック回路１３に書き込
む。
【００１８】上記ユーザシーケンスプログラムに対応す
るハードウェア回路構成が設定されたプログラムロジッ
ク回路１３を動作させる場合は、ＣＰＵ１０はプログラ
ムロジック回路１３を実行モードにする。これにより、
プログラムロジック回路１３は設定されたハードウェア
回路構成にしたがって動作し、シーケンサとして機能す
る。
るハードウェア回路構成が設定されたプログラムロジッ
ク回路１３を動作させる場合は、ＣＰＵ１０はプログラ
ムロジック回路１３を実行モードにする。これにより、
プログラムロジック回路１３は設定されたハードウェア
回路構成にしたがって動作し、シーケンサとして機能す
る。
【００１９】なお、実行モードにおいて、ＣＰＵ１０は
インタフェース回路１４を介してプログラマブルロジッ
ク回路１３の内部の情報、外部信号の状態や、内部デー
タを取り込んだり、変更したりするよう動作する。ま
た、ＣＰＵ１０はこれらの情報を用いてモニタ表示や上
位装置との信号の授受にかかわる制御を実行する。
インタフェース回路１４を介してプログラマブルロジッ
ク回路１３の内部の情報、外部信号の状態や、内部デー
タを取り込んだり、変更したりするよう動作する。ま
た、ＣＰＵ１０はこれらの情報を用いてモニタ表示や上
位装置との信号の授受にかかわる制御を実行する。
【００２０】なお、プログラマブルロジック回路１３の
動作中にＣＰＵ１０がデータの読み出しを行う必要がな
い場合は、データバスからＣＰＵ１０を切り放して使用
することもできる。
動作中にＣＰＵ１０がデータの読み出しを行う必要がな
い場合は、データバスからＣＰＵ１０を切り放して使用
することもできる。
【００２１】また、本装置を複数個設置してこれらを通
信インタフェース１７を介して接続するようにすれば、
１つの装置では実現不可能な大きなシステムを構成する
ことができる。これは、互いが独立したシーケンスブロ
ックを持ち同期して動作する場合や、１つのシーケンス
が複数の装置に跨る様な場合に有用である。
信インタフェース１７を介して接続するようにすれば、
１つの装置では実現不可能な大きなシステムを構成する
ことができる。これは、互いが独立したシーケンスブロ
ックを持ち同期して動作する場合や、１つのシーケンス
が複数の装置に跨る様な場合に有用である。
【００２２】上記実施例装置によれば、プログラムブル
ロジック回路というハードウェアによってシーケンス制
御を実行するので、ＣＰＵ処理に比べてその応答速度を
格段に向上させることができるとともに、その回路構成
をユーザプログラムに応じて柔軟かつ容易に書き換える
とができる。また、独立したシーケンスブロックは並列
処理をさせることができ、各ブロックが影響を及ぼすこ
となく高速制御が可能になる。
ロジック回路というハードウェアによってシーケンス制
御を実行するので、ＣＰＵ処理に比べてその応答速度を
格段に向上させることができるとともに、その回路構成
をユーザプログラムに応じて柔軟かつ容易に書き換える
とができる。また、独立したシーケンスブロックは並列
処理をさせることができ、各ブロックが影響を及ぼすこ
となく高速制御が可能になる。
【００２３】なお、上記実施例ではＣＰＵ１０によって
プログラマブルコントローラ１３に対するプログラミン
グを行うようにしたが、シリアルデータ通信を用いてプ
ログラマブルコントローラ１３にプログラムを記憶する
ようにしてもよい。
プログラマブルコントローラ１３に対するプログラミン
グを行うようにしたが、シリアルデータ通信を用いてプ
ログラマブルコントローラ１３にプログラムを記憶する
ようにしてもよい。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
ユーザシーケンスプログラムをハードウェア回路構成に
対応するデータに変換してプログラマブルロジック回路
に書き込み、プログラマブルロジック回路をシーケンサ
として動作せるようにしたので、そのプログラム内容が
容易に書き換え可能でかつ高速動作をするシーケンサを
実現することができる。
ユーザシーケンスプログラムをハードウェア回路構成に
対応するデータに変換してプログラマブルロジック回路
に書き込み、プログラマブルロジック回路をシーケンサ
として動作せるようにしたので、そのプログラム内容が
容易に書き換え可能でかつ高速動作をするシーケンサを
実現することができる。
【図１】この発明の実施例を示すブロック図。
【図２】プログラムの変換過程を示す図。
１…制御部 ２…シーケンスプログラム実行部 １０…ＣＰＵ １１…ＲＡＭ １２…ＲＯＭ １３…プログラマブルロジック回路 １４…インタフェース回路 １５…書き込み制御回路 １６…入出力インタフェース １７…通信インタフェース
Claims (1)
- 【請求項１】ハードウェア回路構成に対応するデータを
記憶する回路素子と、 ユーザシーケンスプログラムを該ユーザシーケンスプロ
グラムに対応するハードウェア回路構成を作成するため
の第１のデータに変換する第１の変換手段と、 この第１の変換手段の第１のデータを前記回路素子に書
き込むための第２のデータに変換する第２の変換手段
と、 前記回路素子をプログラムモードにして前記第２の変換
手段の第２のデータを前記回路素子に書き込む制御を行
うと共に、前記回路素子を実行モードにして前記回路素
子をその記憶されたハードウェア回路構成に従って動作
させる制御手段と、 を具えるプログラマブルシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14964194A JPH0816220A (ja) | 1994-06-30 | 1994-06-30 | プログラマブルシーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14964194A JPH0816220A (ja) | 1994-06-30 | 1994-06-30 | プログラマブルシーケンスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816220A true JPH0816220A (ja) | 1996-01-19 |
Family
ID=15479674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14964194A Pending JPH0816220A (ja) | 1994-06-30 | 1994-06-30 | プログラマブルシーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816220A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000172317A (ja) * | 1998-12-09 | 2000-06-23 | Mitsubishi Electric Corp | 数値制御装置内蔵用のプログマブル・マシン・コントローラおよび数値制御装置のネットワークシステム |
| JP2003177806A (ja) * | 2001-12-12 | 2003-06-27 | Mitsubishi Electric Corp | パソコンｎｃ、パソコン付きプログラマブル・コントローラおよびプログラマブル・コントローラのソフトウェア開発ツール |
| WO2003084720A1 (fr) * | 2002-04-09 | 2003-10-16 | Kabushiki Kaisha Yaskawa Denki | Dispositif de simulation de controleur de robot |
| JP2009037550A (ja) * | 2007-08-03 | 2009-02-19 | Delta Electronics Inc | マスタースレーブカードシステムとその処理方法 |
| JP2009223668A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Mach Co Ltd | ハードウェアロジック部を有するｐｌｃ |
| JP2016194856A (ja) * | 2015-04-01 | 2016-11-17 | 三菱電機株式会社 | プログラマブルデバイスのコンフィグレーション制御方法およびプログラマブルデバイスを有する制御装置 |
| JP2016207169A (ja) * | 2015-04-28 | 2016-12-08 | 株式会社メレック | モーションコントロールシステム |
-
1994
- 1994-06-30 JP JP14964194A patent/JPH0816220A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000172317A (ja) * | 1998-12-09 | 2000-06-23 | Mitsubishi Electric Corp | 数値制御装置内蔵用のプログマブル・マシン・コントローラおよび数値制御装置のネットワークシステム |
| JP2003177806A (ja) * | 2001-12-12 | 2003-06-27 | Mitsubishi Electric Corp | パソコンｎｃ、パソコン付きプログラマブル・コントローラおよびプログラマブル・コントローラのソフトウェア開発ツール |
| WO2003084720A1 (fr) * | 2002-04-09 | 2003-10-16 | Kabushiki Kaisha Yaskawa Denki | Dispositif de simulation de controleur de robot |
| JP2009037550A (ja) * | 2007-08-03 | 2009-02-19 | Delta Electronics Inc | マスタースレーブカードシステムとその処理方法 |
| JP2009223668A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Mach Co Ltd | ハードウェアロジック部を有するｐｌｃ |
| JP2016194856A (ja) * | 2015-04-01 | 2016-11-17 | 三菱電機株式会社 | プログラマブルデバイスのコンフィグレーション制御方法およびプログラマブルデバイスを有する制御装置 |
| JP2016207169A (ja) * | 2015-04-28 | 2016-12-08 | 株式会社メレック | モーションコントロールシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (ja) | データ処理システム | |
| US4339794A (en) | Method and system for controlling input/output in process control | |
| JPS6224802B2 (ja) | ||
| US5261036A (en) | Programmable controller with fuzzy control function, fuzzy control process and fuzzy control monitoring process | |
| JPH0816220A (ja) | プログラマブルシーケンスコントローラ | |
| US5696988A (en) | Current/voltage configurable I/O module having two D/A converters serially coupled together such that data stream flows through the first D/A to the second D/A | |
| JPH0697412B2 (ja) | 高速入出力モジュール | |
| KR100275020B1 (ko) | 과도적인 효과에 의한 영향을 받지 않고 회로 스위칭이 가능한반도체 논리회로 장치 | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| JPH10171516A (ja) | 数値制御装置および数値制御装置の画面表示，データ入出力方法 | |
| JPH0522365A (ja) | 通信処理装置 | |
| JP2003177859A (ja) | 操作キー入力制御装置 | |
| JPS6410854B2 (ja) | ||
| KR100438987B1 (ko) | 분산 제어 시스템의 병렬 데이터 입출력 장치 | |
| JPH05341872A (ja) | データ処理装置 | |
| KR920006970B1 (ko) | 프로그래머블 콘트롤러의 연산처리장치 | |
| JPH11134010A (ja) | プログラマブルコントローラにおけるプログラム実行方法 | |
| JP2867480B2 (ja) | メモリ切替回路 | |
| JPS63253458A (ja) | アドレス変換回路 | |
| JPH01243164A (ja) | Ｅｐｒｏｍ内蔵シングルチップマイクロコンピュータ | |
| CA1227884A (en) | Memory array | |
| JPH03257608A (ja) | マイクロコンピューター | |
| JPH0546220A (ja) | 数値制御装置 | |
| JPH11110212A (ja) | データ処理装置 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 |