JPH11110212A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH11110212A JPH11110212A JP9270944A JP27094497A JPH11110212A JP H11110212 A JPH11110212 A JP H11110212A JP 9270944 A JP9270944 A JP 9270944A JP 27094497 A JP27094497 A JP 27094497A JP H11110212 A JPH11110212 A JP H11110212A
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Abstract
(57)【要約】
【課題】 命令発行部からの命令供給に要する配線数を
削減し、デジタル信号処理等のデータ処理に好適なデー
タ処理装置における制御回路を提供する。 【解決手段】 演算処理ブロックに命令を発行する命令
供給回路と、前記命令を入力しスキャンクロックにより
順次命令データを移動するシフトレジスタと、前記シフ
トレジスタの個々のレジスタの出力をデコードし制御信
号を生成する制御信号生成回路と、前記制御信号により
制御される演算回路により構成する。
削減し、デジタル信号処理等のデータ処理に好適なデー
タ処理装置における制御回路を提供する。 【解決手段】 演算処理ブロックに命令を発行する命令
供給回路と、前記命令を入力しスキャンクロックにより
順次命令データを移動するシフトレジスタと、前記シフ
トレジスタの個々のレジスタの出力をデコードし制御信
号を生成する制御信号生成回路と、前記制御信号により
制御される演算回路により構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
等のデータ処理に好適な演算器の構成を柔軟に変更可能
なデータ処理装置における制御回路に関する。
等のデータ処理に好適な演算器の構成を柔軟に変更可能
なデータ処理装置における制御回路に関する。
【０００２】
【従来の技術】従来、デジタル信号処理等の処理回路と
しては、デジタルデータを入力とする演算回路を処理の
順に縦続接続して構成する方法がある。この方法は、一
般にハードワイアド論理と呼ばれ、処理単位としてデー
タの流れに合わせて回路構成を固定して使われる。した
がって、この構成では処理の機能が限られる。
しては、デジタルデータを入力とする演算回路を処理の
順に縦続接続して構成する方法がある。この方法は、一
般にハードワイアド論理と呼ばれ、処理単位としてデー
タの流れに合わせて回路構成を固定して使われる。した
がって、この構成では処理の機能が限られる。
【０００３】また、プログラマブルに処理を行うＤＳＰ
を用いる方法がある。この方法では、汎用的な演算器
に、それを制御するための命令を記述したプログラムを
供給し制御し、処理の柔軟性を高めている。
を用いる方法がある。この方法では、汎用的な演算器
に、それを制御するための命令を記述したプログラムを
供給し制御し、処理の柔軟性を高めている。
【０００４】また、デジタル信号処理等の処理回路とし
て、信号処理の種類によって演算器の処理モードや接続
を柔軟に再構成する方法がある。これは、デジタル信号
処理で必要とされる演算器やデータメモリ等をバスやセ
レクタにより複数接続して配置し、実行する信号処理内
容、例えば画像圧縮あるいは画像描画などによって、演
算器の接続関係や個々のの演算器の演算モードを変更す
ることにより、所望の演算処理を実現するものである。
て、信号処理の種類によって演算器の処理モードや接続
を柔軟に再構成する方法がある。これは、デジタル信号
処理で必要とされる演算器やデータメモリ等をバスやセ
レクタにより複数接続して配置し、実行する信号処理内
容、例えば画像圧縮あるいは画像描画などによって、演
算器の接続関係や個々のの演算器の演算モードを変更す
ることにより、所望の演算処理を実現するものである。
【０００５】以上のような信号処理回路において、個々
の演算処理ブロックへの処理命令の伝達は、各処理ブロ
ックに対し命令を発行する命令供給回路からバスあるい
は信号配線により接続して行われる。
の演算処理ブロックへの処理命令の伝達は、各処理ブロ
ックに対し命令を発行する命令供給回路からバスあるい
は信号配線により接続して行われる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような命令の演算処理ブロックへの伝達が、バスあるい
は信号配線により行われる方式では、その転送に多くの
配線を必要とし、したがって必要な配線面積を増加させ
る。また、バス配線を用いて１つの命令発行部から複数
の演算処理ブロックへ制御命令を伝達する場合には、バ
スの配線長が非常に大きくなりこれにともない配線容量
が増大する。この配線長の増大は、信号の遅延や消費電
力の増大を引き起こす。
ような命令の演算処理ブロックへの伝達が、バスあるい
は信号配線により行われる方式では、その転送に多くの
配線を必要とし、したがって必要な配線面積を増加させ
る。また、バス配線を用いて１つの命令発行部から複数
の演算処理ブロックへ制御命令を伝達する場合には、バ
スの配線長が非常に大きくなりこれにともない配線容量
が増大する。この配線長の増大は、信号の遅延や消費電
力の増大を引き起こす。
【０００７】本発明は上記問題点に鑑み、命令発行部か
らの命令供給に要する配線数を削減し、デジタル信号処
理等のデータ処理に好適なデータ処理装置における制御
回路を提供するものである。
らの命令供給に要する配線数を削減し、デジタル信号処
理等のデータ処理に好適なデータ処理装置における制御
回路を提供するものである。
【０００８】
【課題を解決するための手段】上記課題を達成するた
め、本発明の第１のデータ処理装置は、演算処理ブロッ
クに命令を発行する命令供給回路と、前記命令を入力し
スキャンクロックにより順次命令データを移動するシフ
トレジスタと、前記シフトレジスタの個々のレジスタの
出力をデコードし制御信号を生成する制御信号生成回路
と、前記制御信号により制御される演算回路とを有する
データ処理装置である。
め、本発明の第１のデータ処理装置は、演算処理ブロッ
クに命令を発行する命令供給回路と、前記命令を入力し
スキャンクロックにより順次命令データを移動するシフ
トレジスタと、前記シフトレジスタの個々のレジスタの
出力をデコードし制御信号を生成する制御信号生成回路
と、前記制御信号により制御される演算回路とを有する
データ処理装置である。
【０００９】また、本発明の第２のデータ処理装置は、
演算処理ブロックに命令を発行する命令供給回路と、前
記命令を入力しスキャンクロックにより順次命令データ
を移動するシフトレジスタと、前記シフトレジスタの個
々のレジスタの出力を入力制御クロックにより格納する
制御命令レジスタと、前記制御命令レジスタの出力をデ
コードし制御信号を生成する制御信号生成回路と、前記
制御信号により制御される演算回路とを有するデータ処
理装置である。
演算処理ブロックに命令を発行する命令供給回路と、前
記命令を入力しスキャンクロックにより順次命令データ
を移動するシフトレジスタと、前記シフトレジスタの個
々のレジスタの出力を入力制御クロックにより格納する
制御命令レジスタと、前記制御命令レジスタの出力をデ
コードし制御信号を生成する制御信号生成回路と、前記
制御信号により制御される演算回路とを有するデータ処
理装置である。
【００１０】
【発明の実施の形態】以下、本発明の実施例について図
を参照して説明する。
を参照して説明する。
【００１１】図１は、本発明の第１の実施例におけるデ
ータ処理装置の概略構成を示す図である。図１におい
て、１０１は制御命令供給回路、１０２は演算処理ブロ
ック、１０３は制御回路、１０４はデータメモリ、１０
５は演算回路である。また、演算回路１０５の内部に
は、加算器ＡＵや乗算器ＭＵＬあるいは選択回路などの
回路を複数あり、それぞれ結合されている。さらに、１
０６〜１０８も演算処理ブロックであり、演算処理ブロ
ック１０２と同様に、内部に制御回路、データメモリ、
演算回路等を有している。ここで、それぞれの演算ブロ
ック内部の構成は、必ずしも同一でなくてもよい。ま
た、ＳＣＫはスキャンクロック、ＳＩはスキャン入力端
子、ＳＯはスキャン出力端子である。
ータ処理装置の概略構成を示す図である。図１におい
て、１０１は制御命令供給回路、１０２は演算処理ブロ
ック、１０３は制御回路、１０４はデータメモリ、１０
５は演算回路である。また、演算回路１０５の内部に
は、加算器ＡＵや乗算器ＭＵＬあるいは選択回路などの
回路を複数あり、それぞれ結合されている。さらに、１
０６〜１０８も演算処理ブロックであり、演算処理ブロ
ック１０２と同様に、内部に制御回路、データメモリ、
演算回路等を有している。ここで、それぞれの演算ブロ
ック内部の構成は、必ずしも同一でなくてもよい。ま
た、ＳＣＫはスキャンクロック、ＳＩはスキャン入力端
子、ＳＯはスキャン出力端子である。
【００１２】また、図２は、図１の制御回路１０３の内
部の構成を示す回路図である。図２において、２００は
制御回路であり、図１における制御回路１０３に対応す
る。また、２１０は制御命令レジスタであり、２１１〜
２１４はＤフリップフロップであり、シフトレジスタ状
に接続されている。また、２２０は制御信号生成論理回
路であり、制御命令レジスタ２１０の個々のＤフリップ
フロップ２１１〜２１４から出力された信号を入力と
し、演算回路の内部回路を制御する信号を生成する。ま
た、図１における他の演算処理ブロック１０６〜１０８
に対しても、それぞれのデータメモリや演算回路の構成
に対応した、図２の制御回路の構成と同じような制御回
路が含まれている。
部の構成を示す回路図である。図２において、２００は
制御回路であり、図１における制御回路１０３に対応す
る。また、２１０は制御命令レジスタであり、２１１〜
２１４はＤフリップフロップであり、シフトレジスタ状
に接続されている。また、２２０は制御信号生成論理回
路であり、制御命令レジスタ２１０の個々のＤフリップ
フロップ２１１〜２１４から出力された信号を入力と
し、演算回路の内部回路を制御する信号を生成する。ま
た、図１における他の演算処理ブロック１０６〜１０８
に対しても、それぞれのデータメモリや演算回路の構成
に対応した、図２の制御回路の構成と同じような制御回
路が含まれている。
【００１３】これらの回路の動作を説明すると、制御命
令供給回路１０１から演算処理ブロックを動作させる制
御命令を発行する。この場合に、命令の供給は各演算ブ
ロック１０２および１０６〜１０８の処理を指定する命
令データを一連のデータとしてスキャンして供給する。
すなわち、まず、演算処理ブロック１０８に対する命令
データを演算処理ブロック１０２の制御回路に１ビット
ずつ供給し、次に演算処理ブロック１０７に対する命令
データというように順次供給し、最後に演算処理ブロッ
ク１０２の演算命令を供給する。このとき、演算ブロッ
ク１０２の制御回路は、図２のように構成されており、
スキャンクロックＳＣＫを印加することにより、スキャ
ン入力端子ＳＩから入力された命令データは、１クロッ
ク毎にシフトされて移動していき、最後にスキャン出力
端子ＳＯから出力され、次に接続されている演算処理ブ
ロック１０６に命令データが入力する。この場合にも、
図２の制御回路と同様の構成により、命令データがスキ
ャンされて移動する。このようにして、最初に入力され
た命令データが、最終段に接続された演算処理ブロック
１０８の制御回路の制御命令レジスタに格納された時点
で、すべての演算処理ブロックの制御命令レジスタに所
定の制御命令が格納される。ここで、スキャンクロック
ＳＣＫの印加を停止し演算処理を行う。すなわち、それ
ぞれの演算処理ブロックにおいて、制御命令レジスタに
設定された制御命令データを制御信号生成論理回路２２
０によりデコードなどにより制御信号を生成し、データ
メモリ１０４あるいは演算回路１０５に供給する。ここ
で生成される信号は、各加算器ＡＵや乗算器ＭＵＬの入
出力部に接続された選択回路の制御信号や各加算器Ａ
Ｕ、乗算器ＭＵＬなどのの動作モードを設定するための
信号であり、さらに、データメモリのアドレスやその制
御信号などである。これらの制御信号により、予めデー
タメモリ１０４に格納されたデータを演算回路１０５に
供給し、必要な演算処理を行い、その結果をデータメモ
リに格納し、必要に応じてデータメモリなどから結果デ
ータ読み出す（データの読み出し経路は図示していな
い）。別の処理を行う場合には、制御命令供給回路１０
１からスキャンクロックを用いてシフト転送して再度命
令データを供給して、各演算処理ブロックの構成を変更
して処理を開始する。
令供給回路１０１から演算処理ブロックを動作させる制
御命令を発行する。この場合に、命令の供給は各演算ブ
ロック１０２および１０６〜１０８の処理を指定する命
令データを一連のデータとしてスキャンして供給する。
すなわち、まず、演算処理ブロック１０８に対する命令
データを演算処理ブロック１０２の制御回路に１ビット
ずつ供給し、次に演算処理ブロック１０７に対する命令
データというように順次供給し、最後に演算処理ブロッ
ク１０２の演算命令を供給する。このとき、演算ブロッ
ク１０２の制御回路は、図２のように構成されており、
スキャンクロックＳＣＫを印加することにより、スキャ
ン入力端子ＳＩから入力された命令データは、１クロッ
ク毎にシフトされて移動していき、最後にスキャン出力
端子ＳＯから出力され、次に接続されている演算処理ブ
ロック１０６に命令データが入力する。この場合にも、
図２の制御回路と同様の構成により、命令データがスキ
ャンされて移動する。このようにして、最初に入力され
た命令データが、最終段に接続された演算処理ブロック
１０８の制御回路の制御命令レジスタに格納された時点
で、すべての演算処理ブロックの制御命令レジスタに所
定の制御命令が格納される。ここで、スキャンクロック
ＳＣＫの印加を停止し演算処理を行う。すなわち、それ
ぞれの演算処理ブロックにおいて、制御命令レジスタに
設定された制御命令データを制御信号生成論理回路２２
０によりデコードなどにより制御信号を生成し、データ
メモリ１０４あるいは演算回路１０５に供給する。ここ
で生成される信号は、各加算器ＡＵや乗算器ＭＵＬの入
出力部に接続された選択回路の制御信号や各加算器Ａ
Ｕ、乗算器ＭＵＬなどのの動作モードを設定するための
信号であり、さらに、データメモリのアドレスやその制
御信号などである。これらの制御信号により、予めデー
タメモリ１０４に格納されたデータを演算回路１０５に
供給し、必要な演算処理を行い、その結果をデータメモ
リに格納し、必要に応じてデータメモリなどから結果デ
ータ読み出す（データの読み出し経路は図示していな
い）。別の処理を行う場合には、制御命令供給回路１０
１からスキャンクロックを用いてシフト転送して再度命
令データを供給して、各演算処理ブロックの構成を変更
して処理を開始する。
【００１４】以上のような構成にすることにより、演算
処理ブロックの命令データを転送するための配線経路が
最小となり、また、命令データを供給する順序も自由に
設定できるため、各演算処理ブロックの配置にあわせて
最短で命令データ供給経路を決定できるため配線面積を
削減でき、さらに配線遅延を最小限にできる。
処理ブロックの命令データを転送するための配線経路が
最小となり、また、命令データを供給する順序も自由に
設定できるため、各演算処理ブロックの配置にあわせて
最短で命令データ供給経路を決定できるため配線面積を
削減でき、さらに配線遅延を最小限にできる。
【００１５】図３は、本発明の第２の実施例におけるデ
ータ処理装置の概略構成を示す図である。図３におい
て、３０１は制御命令供給回路、３０２は演算処理ブロ
ック、３０３は制御回路、３０４はデータメモリ、３０
５は演算回路である。また、演算回路３０５の内部に
は、加算器ＡＵや乗算器ＭＵＬあるいは選択回路などの
回路を複数あり、それぞれ結合されている。さらに、３
０６〜３０８も演算処理ブロックであり、演算処理ブロ
ック３０２と同様に、内部に制御回路、データメモリ、
演算回路等を有している。ここで、それぞれの演算ブロ
ック内部の構成は、必ずしも同一でなくてもよい。ま
た、ＳＣＫはスキャンクロック、ＣＣＫは制御クロッ
ク、ＳＩはスキャン入力端子、ＳＯはスキャン出力端子
である。
ータ処理装置の概略構成を示す図である。図３におい
て、３０１は制御命令供給回路、３０２は演算処理ブロ
ック、３０３は制御回路、３０４はデータメモリ、３０
５は演算回路である。また、演算回路３０５の内部に
は、加算器ＡＵや乗算器ＭＵＬあるいは選択回路などの
回路を複数あり、それぞれ結合されている。さらに、３
０６〜３０８も演算処理ブロックであり、演算処理ブロ
ック３０２と同様に、内部に制御回路、データメモリ、
演算回路等を有している。ここで、それぞれの演算ブロ
ック内部の構成は、必ずしも同一でなくてもよい。ま
た、ＳＣＫはスキャンクロック、ＣＣＫは制御クロッ
ク、ＳＩはスキャン入力端子、ＳＯはスキャン出力端子
である。
【００１６】また、図４は、図３の制御回路３０３の内
部の構成を示す回路図である。図４において、４００は
制御回路であり、図３における制御回路３０３に対応す
る。また、４１０はスキャンレジスタであり、４１１〜
４１４はＤフリップフロップであり、シフトレジスタ状
に接続されている。また、４２０は制御命令レジスタで
あり、４２１〜４２４はＤフリップフロップであり、ス
キャンレジスタ４１０からの出力が接続されている。ま
た、４３０は制御信号生成論理回路であり、制御命令レ
ジスタ４２０の個々のＤフリップフロップ４２１〜４２
４から出力された信号を入力とし、演算回路の内部回路
を制御する信号を生成する。
部の構成を示す回路図である。図４において、４００は
制御回路であり、図３における制御回路３０３に対応す
る。また、４１０はスキャンレジスタであり、４１１〜
４１４はＤフリップフロップであり、シフトレジスタ状
に接続されている。また、４２０は制御命令レジスタで
あり、４２１〜４２４はＤフリップフロップであり、ス
キャンレジスタ４１０からの出力が接続されている。ま
た、４３０は制御信号生成論理回路であり、制御命令レ
ジスタ４２０の個々のＤフリップフロップ４２１〜４２
４から出力された信号を入力とし、演算回路の内部回路
を制御する信号を生成する。
【００１７】これらの回路の動作を説明すると、まず、
図３の制御命令供給回路３０１から演算処理ブロックを
動作させる制御命令を発行する。この場合に、前記第１
の実施例で説明したように、命令の供給は各演算ブロッ
ク３０２および３０６〜３０８の処理を指定する命令デ
ータを一連のデータとしてスキャンして供給する。この
とき、演算ブロック３０２の制御回路は、図４のように
構成されており、命令データはスキャン入力端子ＳＩか
らスキャンレジスタ４１０に入力され、スキャンクロッ
クＳＣＫを印加することにより、１クロック毎にシフト
されて移動していき、最後にスキャン出力端子ＳＯから
出力され、次に接続されている演算処理ブロック３０６
に命令データが入力する。以下同様にして、命令データ
がスキャンされて移動する。このようにして、全ての演
算処理ブロックのスキャンレジスタに命令データが到達
し格納された時点で、スキャンクロックを停止し、制御
クロックＣＣＫを１クロックだけ動作させて、それぞれ
の演算処理ブロックの制御回路４００内のスキャンレジ
スタ４１０に格納された命令データを制御命令レジスタ
４２０に転送する。次に、それぞれの演算処理ブロック
において、制御命令レジスタ４２０に設定された制御命
令データを制御信号生成論理回路４３０によりデコード
などをおこない制御信号を生成し、図３のデータメモリ
３０４あるいは演算回路３０５に供給し、第１の実施例
で説明したように演算処理を開始する。命令データを、
スキャンレジスタ４１０から制御命令レジスタ４２０に
転送した後は、スキャンレジスタ４１０の内容は不要と
なるので、次のデータ演算処理に必要な新しい命令デー
タを再度制御命令供給回路３０１から発行し、スキャン
レジスタに命令データを格納しておくことができる。
図３の制御命令供給回路３０１から演算処理ブロックを
動作させる制御命令を発行する。この場合に、前記第１
の実施例で説明したように、命令の供給は各演算ブロッ
ク３０２および３０６〜３０８の処理を指定する命令デ
ータを一連のデータとしてスキャンして供給する。この
とき、演算ブロック３０２の制御回路は、図４のように
構成されており、命令データはスキャン入力端子ＳＩか
らスキャンレジスタ４１０に入力され、スキャンクロッ
クＳＣＫを印加することにより、１クロック毎にシフト
されて移動していき、最後にスキャン出力端子ＳＯから
出力され、次に接続されている演算処理ブロック３０６
に命令データが入力する。以下同様にして、命令データ
がスキャンされて移動する。このようにして、全ての演
算処理ブロックのスキャンレジスタに命令データが到達
し格納された時点で、スキャンクロックを停止し、制御
クロックＣＣＫを１クロックだけ動作させて、それぞれ
の演算処理ブロックの制御回路４００内のスキャンレジ
スタ４１０に格納された命令データを制御命令レジスタ
４２０に転送する。次に、それぞれの演算処理ブロック
において、制御命令レジスタ４２０に設定された制御命
令データを制御信号生成論理回路４３０によりデコード
などをおこない制御信号を生成し、図３のデータメモリ
３０４あるいは演算回路３０５に供給し、第１の実施例
で説明したように演算処理を開始する。命令データを、
スキャンレジスタ４１０から制御命令レジスタ４２０に
転送した後は、スキャンレジスタ４１０の内容は不要と
なるので、次のデータ演算処理に必要な新しい命令デー
タを再度制御命令供給回路３０１から発行し、スキャン
レジスタに命令データを格納しておくことができる。
【００１８】以上のような構成にすることにより、演算
処理ブロックの命令データを転送するための配線経路が
最小となり、また、命令データを供給する順序も自由に
設定できるため、各演算処理ブロックの配置にあわせて
最短で命令データ供給経路を決定できるため配線面積を
削減でき、さらに配線遅延を最小限にできる。また、第
１の実施例の構成では、１組の制御命令データによる演
算処理を行っている時は、スキャンクロックＳＣＫを停
止しておく必要があったが、第２の実施例の構成におい
ては１組の制御命令データによる演算処理と並行して、
次に行うべき演算処理の制御命令データをスキャン入力
を開始することができる。したがって、現在実行中の演
算処理を終了までに、次の制御命令データのスキャン入
力を完了しておくことにより、すぐに次の演算処理を開
始することができる。
処理ブロックの命令データを転送するための配線経路が
最小となり、また、命令データを供給する順序も自由に
設定できるため、各演算処理ブロックの配置にあわせて
最短で命令データ供給経路を決定できるため配線面積を
削減でき、さらに配線遅延を最小限にできる。また、第
１の実施例の構成では、１組の制御命令データによる演
算処理を行っている時は、スキャンクロックＳＣＫを停
止しておく必要があったが、第２の実施例の構成におい
ては１組の制御命令データによる演算処理と並行して、
次に行うべき演算処理の制御命令データをスキャン入力
を開始することができる。したがって、現在実行中の演
算処理を終了までに、次の制御命令データのスキャン入
力を完了しておくことにより、すぐに次の演算処理を開
始することができる。
【００１９】なお、以上の説明では、スキャンを１ビッ
トとして説明したが、２ビットあるいはそれ以上のビッ
ト幅として接続しても同様の効果が得られ、そうするこ
とにより制御命令データを充填する時間を短縮すること
ができる。また、複数の制御命令レジスタを用いて複数
の制御命令を格納しておく構成構成にすることもでき
る。
トとして説明したが、２ビットあるいはそれ以上のビッ
ト幅として接続しても同様の効果が得られ、そうするこ
とにより制御命令データを充填する時間を短縮すること
ができる。また、複数の制御命令レジスタを用いて複数
の制御命令を格納しておく構成構成にすることもでき
る。
【００２０】
【発明の効果】本発明の第１の実施例のデータ処理装置
においては、演算処理ブロックの命令データを転送する
ための配線経路が最小となり、また、命令データを供給
する順序も自由に設定できるため、各演算処理ブロック
の配置にあわせて最短で命令データ供給経路を決定でき
るため配線面積を削減でき、さらに配線遅延を最小限に
できる。
においては、演算処理ブロックの命令データを転送する
ための配線経路が最小となり、また、命令データを供給
する順序も自由に設定できるため、各演算処理ブロック
の配置にあわせて最短で命令データ供給経路を決定でき
るため配線面積を削減でき、さらに配線遅延を最小限に
できる。
【００２１】また、本発明の実施例２のデータ処理装置
においては、第１の実施例の場合と同様の効果を有し、
さらに、第１の実施例の構成では、１組の制御命令デー
タによる演算処理を行っている時は、スキャンクロック
ＳＣＫを停止しておく必要があったが、第２の実施例の
構成においては１組の制御命令データによる演算処理と
並行して、次に行うべき演算処理の制御命令データをス
キャン入力を開始することができる。したがって、現在
実行中の演算処理を終了までに、次の制御命令データの
スキャン入力を完了しておくことにより、すぐに次の演
算処理を開始することができる。
においては、第１の実施例の場合と同様の効果を有し、
さらに、第１の実施例の構成では、１組の制御命令デー
タによる演算処理を行っている時は、スキャンクロック
ＳＣＫを停止しておく必要があったが、第２の実施例の
構成においては１組の制御命令データによる演算処理と
並行して、次に行うべき演算処理の制御命令データをス
キャン入力を開始することができる。したがって、現在
実行中の演算処理を終了までに、次の制御命令データの
スキャン入力を完了しておくことにより、すぐに次の演
算処理を開始することができる。
【００２２】また、スキャンを２ビットあるいはそれ以
上のビット幅として接続しても同様の効果が得られ、そ
うすることにより制御命令データを充填する時間を短縮
することができる。
上のビット幅として接続しても同様の効果が得られ、そ
うすることにより制御命令データを充填する時間を短縮
することができる。
【図１】本発明の第１実施例演算装置の概略構成を示す
図
図
【図２】本発明の第１の実施例に制御回路の構成を示す
図
図
【図３】本発明の第２実施例演算装置の概略構成を示す
図
図
【図４】本発明の第２の実施例に制御回路の構成を示す
図
図
１０１，３０１ 制御命令供給回路 １０２，１０６〜１０８，３０２，３０６〜３０８ 演
算処理ブロック １０３，２００，３０３，４００ 制御回路 １０４，３０４ データメモリ １０５，３０５ 演算回路 ２１０，４２０ 制御命令レジスタ ４１０ スキャンレジスタ ２１１〜２１４，４１１〜４１４，４２１〜４２４ Ｄ
フリップフロップ ２２０，４３０ 制御信号生成論理回路
算処理ブロック １０３，２００，３０３，４００ 制御回路 １０４，３０４ データメモリ １０５，３０５ 演算回路 ２１０，４２０ 制御命令レジスタ ４１０ スキャンレジスタ ２１１〜２１４，４１１〜４１４，４２１〜４２４ Ｄ
フリップフロップ ２２０，４３０ 制御信号生成論理回路
Claims (4)
- 【請求項１】 演算処理ブロックに命令を発行する命令
供給回路と、演算処理部を有し、 前記演算処理部は、 前記命令を入力しスキャンクロックにより順次命令デー
タを移動するシフトレジスタと、前記シフトレジスタの
個々のレジスタの出力をデコードし制御信号を生成する
制御信号生成回路と、 前記制御信号により制御される演算処理回路よりなる演
算処理ブロックであることを特徴とするデータ処理装
置。 - 【請求項２】 請求項１に記載の演算処理部は、複数の
演算処理ブロックより構成され、各前記演算処理ブロッ
クの全ての前記命令シフトレジスタが一連に接続されて
いることを特徴とするデータ処理装置。 - 【請求項３】 演算処理ブロックに命令を発行する命令
供給回路と、演算処理部を有し、 前記演算処理部は、 前記命令を入力しスキャンクロックにより順次命令デー
タを移動するシフトレジスタと、 前記シフトレジスタの個々のレジスタの出力を入力制御
クロックにより格納する制御命令レジスタと、 前記制御命令レジスタの出力をデコードし制御信号を生
成する制御信号生成回路と、 前記制御信号により制御される演算処理回路よりなる演
算処理ブロックであることを特徴とするデータ処理装
置。 - 【請求項４】 請求項３に記載の演算処理部は、複数の
演算処理ブロックより構成され、各前記演算処理ブロッ
クの全ての前記命令シフトレジスタが一連に接続されて
いることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9270944A JPH11110212A (ja) | 1997-10-03 | 1997-10-03 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9270944A JPH11110212A (ja) | 1997-10-03 | 1997-10-03 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110212A true JPH11110212A (ja) | 1999-04-23 |
Family
ID=17493194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9270944A Pending JPH11110212A (ja) | 1997-10-03 | 1997-10-03 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110212A (ja) |
-
1997
- 1997-10-03 JP JP9270944A patent/JPH11110212A/ja active Pending
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