JPH05128063A - データのシリアル転送方式 - Google Patents
データのシリアル転送方式Info
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- JPH05128063A JPH05128063A JP3286400A JP28640091A JPH05128063A JP H05128063 A JPH05128063 A JP H05128063A JP 3286400 A JP3286400 A JP 3286400A JP 28640091 A JP28640091 A JP 28640091A JP H05128063 A JPH05128063 A JP H05128063A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Abstract
(57)【要約】
【目的】 装置内でのデータのシリアル転送を行う場合
にＣＰＵに極力余分な処理負担をかけないで済むデータ
のシリアル転送方式を提供する。 【構成】 ＣＰＵ基板１とポート基板８の各々にＰ／Ｓ
レジスタ６Ｘ，16Ｙ及びＳ／Ｐレジスタ７Ｘ，17Ｙを備
え、シリアル転送制御部５によってＰ／Ｓレジスタ６
Ｘ，16ＹとＳ／Ｐレジスタ17Ｙ，７Ｘ間でシリアル転送
行う際に、出力ポート8-1と入力ポート8-2の各々ブロッ
クに対するＣＰＵ２からのアドレス割付けを同じように
し、あるアドレスの出力ポート8-1にシリアル転送によ
って、ＣＰＵ２からデータを書き込むサイクルにて、そ
れと同一の入力ポート8-2のデータがＣＰＵ基板１上の
Ｓ／Ｐレジスタ７Ｘに転送される。
にＣＰＵに極力余分な処理負担をかけないで済むデータ
のシリアル転送方式を提供する。 【構成】 ＣＰＵ基板１とポート基板８の各々にＰ／Ｓ
レジスタ６Ｘ，16Ｙ及びＳ／Ｐレジスタ７Ｘ，17Ｙを備
え、シリアル転送制御部５によってＰ／Ｓレジスタ６
Ｘ，16ＹとＳ／Ｐレジスタ17Ｙ，７Ｘ間でシリアル転送
行う際に、出力ポート8-1と入力ポート8-2の各々ブロッ
クに対するＣＰＵ２からのアドレス割付けを同じように
し、あるアドレスの出力ポート8-1にシリアル転送によ
って、ＣＰＵ２からデータを書き込むサイクルにて、そ
れと同一の入力ポート8-2のデータがＣＰＵ基板１上の
Ｓ／Ｐレジスタ７Ｘに転送される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
を使用して複雑な制御を行なう電子機器装置のデータの
シリアル転送方式に関する。
を使用して複雑な制御を行なう電子機器装置のデータの
シリアル転送方式に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ(以下、Ｃ
ＰＵという)を使用して複雑な制御を行う電子機器装置
(以下、単に装置という)が、多種多方面にわたり開発さ
れてきた。それに伴い、ＣＰＵもそれら装置の複雑化す
る制御に対応すべく、高機能化されてきた。
ＰＵという)を使用して複雑な制御を行う電子機器装置
(以下、単に装置という)が、多種多方面にわたり開発さ
れてきた。それに伴い、ＣＰＵもそれら装置の複雑化す
る制御に対応すべく、高機能化されてきた。
【０００３】ところで、この種の装置の複雑化によって
ＣＰＵに対して信号の入力源となる入力ポートや、ＣＰ
Ｕからの出力信号による制御対象である出力ポートの数
も増大し、それら入力ポートや出力ポートとＣＰＵとの
接続手段となるリード線やコネクタ等の数も増え、その
結果、装置の組立て性の悪化等の原因となる場合がよく
ある。
ＣＰＵに対して信号の入力源となる入力ポートや、ＣＰ
Ｕからの出力信号による制御対象である出力ポートの数
も増大し、それら入力ポートや出力ポートとＣＰＵとの
接続手段となるリード線やコネクタ等の数も増え、その
結果、装置の組立て性の悪化等の原因となる場合がよく
ある。
【０００４】こういう問題の解決手段の１つとして、装
置内でのデータのシリアル転送を行うことで、リード線
やコネクタ等の数を極力削減するような手段がとられ
る。
置内でのデータのシリアル転送を行うことで、リード線
やコネクタ等の数を極力削減するような手段がとられ
る。
【０００５】以下、従来の装置内でのデータのシリアル
転送を行うマイクロコンピュータ制御装置について、図
２，図３を参照しながら説明する。図２(Ａ)は、ＣＰＵ
のデータ書き込みサイクル(以下、ライトサイクルとい
う)、図２(Ｂ)は、ＣＰＵのデータ読み込みサイクル(以
下、リードサイクルという)の一例を示したタイミング
チャートである。ＣＰＵＣＬＫを基準クロックとして、
外部に対してアドレス信号Ａ，ライト信号Ｗ，リード信
号Ｒの送出タイミングをはかり、データの書き込み、読
み込みを行う。
転送を行うマイクロコンピュータ制御装置について、図
２，図３を参照しながら説明する。図２(Ａ)は、ＣＰＵ
のデータ書き込みサイクル(以下、ライトサイクルとい
う)、図２(Ｂ)は、ＣＰＵのデータ読み込みサイクル(以
下、リードサイクルという)の一例を示したタイミング
チャートである。ＣＰＵＣＬＫを基準クロックとして、
外部に対してアドレス信号Ａ，ライト信号Ｗ，リード信
号Ｒの送出タイミングをはかり、データの書き込み、読
み込みを行う。
【０００６】図３は、従来のマイクロコンピュータ制御
装置内でのデータのシリアル転送方式の一例を示す構成
図である。１はＣＰＵ２が搭載されているＣＰＵ基板で
ある。ＣＰＵ基板１上のＣＰＵ２は外部に対してアドレ
スバス２Ａを介して送るアドレス信号Ａ(複数ビットの
信号線で構成される。)、ライト信号Ｗ(データの書き込
みタイミングを決定する信号。)、リード信号Ｒ(データ
の読み込みタイミングを決定する信号)を送出し、デー
タの書き込み、読み込みを制御する。データの書き込
み、読み込みはデータバス２Ｂ(複数ビットの信号線で
構成される。)を介して行われる。
装置内でのデータのシリアル転送方式の一例を示す構成
図である。１はＣＰＵ２が搭載されているＣＰＵ基板で
ある。ＣＰＵ基板１上のＣＰＵ２は外部に対してアドレ
スバス２Ａを介して送るアドレス信号Ａ(複数ビットの
信号線で構成される。)、ライト信号Ｗ(データの書き込
みタイミングを決定する信号。)、リード信号Ｒ(データ
の読み込みタイミングを決定する信号)を送出し、デー
タの書き込み、読み込みを制御する。データの書き込
み、読み込みはデータバス２Ｂ(複数ビットの信号線で
構成される。)を介して行われる。
【０００７】３はＣＰＵ２が動作するための基準クロッ
ク(ＣＰＵＣＬＫ)を発生する発振器である。４は、ＣＰ
Ｕ２のアドレスバス２Ａのアドレス信号Ａデータをデコ
ードするアドレスデコーダーである。５はＣＰＵ基板１
とポート基板８間のデータのシリアル転送を制御するた
めのシリアル転送制御部である。６はパラレル入力シリ
アル出力の変換レジスタ(以下、Ｐ／Ｓレジスタという)
で、ＣＰＵ基板１に搭載されている方を６Ｘ、ポート基
板８に搭載されている方を６Ｙする。７はシリアル入力
パラレル出力の変換レジスタ(以下、Ｓ／Ｐレジスタと
いう)で、ＣＰＵ基板１に搭載されている方を７Ｘ、ポ
ート基板８に搭載されている方を７Ｙとする。
ク(ＣＰＵＣＬＫ)を発生する発振器である。４は、ＣＰ
Ｕ２のアドレスバス２Ａのアドレス信号Ａデータをデコ
ードするアドレスデコーダーである。５はＣＰＵ基板１
とポート基板８間のデータのシリアル転送を制御するた
めのシリアル転送制御部である。６はパラレル入力シリ
アル出力の変換レジスタ(以下、Ｐ／Ｓレジスタという)
で、ＣＰＵ基板１に搭載されている方を６Ｘ、ポート基
板８に搭載されている方を６Ｙする。７はシリアル入力
パラレル出力の変換レジスタ(以下、Ｓ／Ｐレジスタと
いう)で、ＣＰＵ基板１に搭載されている方を７Ｘ、ポ
ート基板８に搭載されている方を７Ｙとする。
【０００８】８は上記Ｐ／Ｓレジスタ６ＹとＳ／Ｐレジ
スタ７Ｙを搭載しているポート基板である。Ｓ／Ｐレジ
ズタ７Ｙには複数の出力ポート8-1を接続し、Ｐ／Ｓレ
ジスタ６Ｘからシリアル転送データ＃１が入力し、Ｐ／
Ｓレジスタ６Ｙには複数の入力ポート8-2を接続し、Ｓ
／Ｐレジスタ７Ｘにシリアル転送データ＃２を送出す
る。
スタ７Ｙを搭載しているポート基板である。Ｓ／Ｐレジ
ズタ７Ｙには複数の出力ポート8-1を接続し、Ｐ／Ｓレ
ジスタ６Ｘからシリアル転送データ＃１が入力し、Ｐ／
Ｓレジスタ６Ｙには複数の入力ポート8-2を接続し、Ｓ
／Ｐレジスタ７Ｘにシリアル転送データ＃２を送出す
る。
【０００９】以下、データのシリアル転送方式の動作を
説明する。まず、ＣＰＵ２からポート基板８の出力ポー
ト8-1に対してデータの書き込みを行う場合を図２(Ａ)
により説明する。ＣＰＵ２がアドレスバス２Ａを通じて
アドレス信号Ａを送出する。アドレスデコーダー４でこ
のアドレス信号Ａをデコードし、アドレスデコーダー４
からの出力であるデコード信号＃１がアクティブとな
り、ライト信号ＷによってＰ／Ｓレジスタ６Ｘにデータ
が書き込まれる。このとき、アドレスデコーダー４から
の出力であるデコード信号＃３によってシリアル転送制
御部５が動作する。
説明する。まず、ＣＰＵ２からポート基板８の出力ポー
ト8-1に対してデータの書き込みを行う場合を図２(Ａ)
により説明する。ＣＰＵ２がアドレスバス２Ａを通じて
アドレス信号Ａを送出する。アドレスデコーダー４でこ
のアドレス信号Ａをデコードし、アドレスデコーダー４
からの出力であるデコード信号＃１がアクティブとな
り、ライト信号ＷによってＰ／Ｓレジスタ６Ｘにデータ
が書き込まれる。このとき、アドレスデコーダー４から
の出力であるデコード信号＃３によってシリアル転送制
御部５が動作する。
【００１０】そして、シリアル転送制御部５からは、シ
リアル転送クロック信号ＳＣＬＫがＰ／Ｓレジスタ６Ｘ
に送出されると同時にＳＣＬＫとは位相が180度異なる
シリアル転送クロック信号ＮＳＣＬＫがＳ／Ｐレジスタ
７Ｙに送出される。また、シリアル転送制御部５からの
セレクト信号＃１でＳ／Ｐレジスタ７Ｙが選択される。
そしてＣＰＵ２からＰ／Ｓレジスタ６Ｘに書き込まれた
複数のビットのデータ(シリアル転送データ＃１)はＳＣ
ＬＫに同期して１ビットずつＳ／Ｐレジスタ７Ｙに転送
される。
リアル転送クロック信号ＳＣＬＫがＰ／Ｓレジスタ６Ｘ
に送出されると同時にＳＣＬＫとは位相が180度異なる
シリアル転送クロック信号ＮＳＣＬＫがＳ／Ｐレジスタ
７Ｙに送出される。また、シリアル転送制御部５からの
セレクト信号＃１でＳ／Ｐレジスタ７Ｙが選択される。
そしてＣＰＵ２からＰ／Ｓレジスタ６Ｘに書き込まれた
複数のビットのデータ(シリアル転送データ＃１)はＳＣ
ＬＫに同期して１ビットずつＳ／Ｐレジスタ７Ｙに転送
される。
【００１１】Ｓ／Ｐレジスタ７Ｙに転送されてきたデー
タ(シリアル転送データ＃１)はＮＳＣＬＫに同期して１
ビットずつ取り込まれ、ＣＰＵ２が設定したビット数の
データ転送が完了すると、シリアル転送制御部５からの
出力であるラッチ信号＃１によってＳ／Ｐレジスタ７Ｙ
へ出力ポート8-1へのデータが設定される。これで、Ｃ
ＰＵ２が指定したアドレスの出力ポート8-1へのデータ
のシリアル転送が完了する。以上の動作に際してＣＰＵ
２が関与するサイクルは、１ライトサイクルのみであ
る。
タ(シリアル転送データ＃１)はＮＳＣＬＫに同期して１
ビットずつ取り込まれ、ＣＰＵ２が設定したビット数の
データ転送が完了すると、シリアル転送制御部５からの
出力であるラッチ信号＃１によってＳ／Ｐレジスタ７Ｙ
へ出力ポート8-1へのデータが設定される。これで、Ｃ
ＰＵ２が指定したアドレスの出力ポート8-1へのデータ
のシリアル転送が完了する。以上の動作に際してＣＰＵ
２が関与するサイクルは、１ライトサイクルのみであ
る。
【００１２】次に、ＣＰＵ２がポート基板８の入力ポー
ト8-2のデータの読み込みを行う場合について図２(Ｂ)
により説明する。まず、入力ポート8-2のデータをＰ／
Ｓレジスタ６Ｙに設定する必要がある。ＣＰＵ２がアド
レスバス２Ａを通じてアドレス信号Ａを送出する。アド
レスデコーダー４でアドレス信号をデコードし、アドレ
スデコーダー４からの出力であるデコード信号＃３によ
ってシリアル転送制御部５が動作する。このシリアル転
送制御部５からのセレクト信号＃２でＰ／Ｓレジスタ６
Ｙが選択される。そしてロード信号＃１によってＰ／Ｓ
レジスタ６ＹにＣＰＵ２が指示したアドレスの入力ポー
ト8-2のデータがロードされる。
ト8-2のデータの読み込みを行う場合について図２(Ｂ)
により説明する。まず、入力ポート8-2のデータをＰ／
Ｓレジスタ６Ｙに設定する必要がある。ＣＰＵ２がアド
レスバス２Ａを通じてアドレス信号Ａを送出する。アド
レスデコーダー４でアドレス信号をデコードし、アドレ
スデコーダー４からの出力であるデコード信号＃３によ
ってシリアル転送制御部５が動作する。このシリアル転
送制御部５からのセレクト信号＃２でＰ／Ｓレジスタ６
Ｙが選択される。そしてロード信号＃１によってＰ／Ｓ
レジスタ６ＹにＣＰＵ２が指示したアドレスの入力ポー
ト8-2のデータがロードされる。
【００１３】そして、シリアル転送クロック信号ＳＣＬ
ＫがＰ／Ｓレジスタ６Ｙに送出されると同時にＳＣＬＫ
とは位相が180度異なるシリアル転送クロック信号ＮＳ
ＣＬＫがＳ／Ｐレジスタ７Ｘに送出される。
ＫがＰ／Ｓレジスタ６Ｙに送出されると同時にＳＣＬＫ
とは位相が180度異なるシリアル転送クロック信号ＮＳ
ＣＬＫがＳ／Ｐレジスタ７Ｘに送出される。
【００１４】Ｐ／Ｓレジスタ６Ｙにロードされた入力ポ
ート8-2のデータはＳＣＬＫに同期して１ビットずつＳ
／Ｐレジスタ７Ｘに転送される。Ｓ／Ｐレジスタ７Ｘに
転送されてきたデータ(シリアル転送データ＃２)はＮＳ
ＣＬＫに同期して１ビットずつ取り込まれ、Ｐ／Ｓレジ
スタ６Ｙにロードされたビット数のデータ転送がＳ／Ｐ
レジスタ７Ｘへと完了すると、シリアル転送制御部５か
らの出力であるラッチ信号＃２によってＳ／Ｐレジスタ
７ＸへＣＰＵ２が指定した入力ポート8-2のデータが設
定される。
ート8-2のデータはＳＣＬＫに同期して１ビットずつＳ
／Ｐレジスタ７Ｘに転送される。Ｓ／Ｐレジスタ７Ｘに
転送されてきたデータ(シリアル転送データ＃２)はＮＳ
ＣＬＫに同期して１ビットずつ取り込まれ、Ｐ／Ｓレジ
スタ６Ｙにロードされたビット数のデータ転送がＳ／Ｐ
レジスタ７Ｘへと完了すると、シリアル転送制御部５か
らの出力であるラッチ信号＃２によってＳ／Ｐレジスタ
７ＸへＣＰＵ２が指定した入力ポート8-2のデータが設
定される。
【００１５】Ｓ／Ｐレジスタ７Ｘへのデータ設定が完了
すると、再びＣＰＵ２がアドレスデコーダー４にアドレ
ス信号Ａを送出する。このアドレス信号Ａをデコード
し、アドレスデコーダー４からの出力であるデコード信
号＃２がアクティブとなり、ＣＰＵ２からのリード信号
ＲによってＳ／Ｐレジスタ７Ｘへ転送された入力ポート
8-2のデータ(シリアル転送データ＃２)をデータバス２
Ｂを介してＣＰＵ２が読み込む。これで、ＣＰＵ２が指
定したアドレスの入力ポート8-2からのＣＰＵ２へのシ
リアル転送が完了する。
すると、再びＣＰＵ２がアドレスデコーダー４にアドレ
ス信号Ａを送出する。このアドレス信号Ａをデコード
し、アドレスデコーダー４からの出力であるデコード信
号＃２がアクティブとなり、ＣＰＵ２からのリード信号
ＲによってＳ／Ｐレジスタ７Ｘへ転送された入力ポート
8-2のデータ(シリアル転送データ＃２)をデータバス２
Ｂを介してＣＰＵ２が読み込む。これで、ＣＰＵ２が指
定したアドレスの入力ポート8-2からのＣＰＵ２へのシ
リアル転送が完了する。
【００１６】以上の動作に際してＣＰＵ２が関与するサ
イクルは、Ｓ／Ｐレジスタ７Ｘにデータを転送するため
に１ライトサイクル(あるいは１リードサイクル)と、Ｓ
／Ｐレジスタ７Ｘに転送されたデータ(シリアル転送デ
ータ＃２)をデータバス２Ｂを介して読み込むための１
リードサイクルである。
イクルは、Ｓ／Ｐレジスタ７Ｘにデータを転送するため
に１ライトサイクル(あるいは１リードサイクル)と、Ｓ
／Ｐレジスタ７Ｘに転送されたデータ(シリアル転送デ
ータ＃２)をデータバス２Ｂを介して読み込むための１
リードサイクルである。
【００１７】
【発明が解決しようとする課題】しかしながら、図２，
図３で説明したような従来の装置内でのデータのシリア
ル転送方式においても、解決すべき次のような課題があ
った。すなわち、入力ポート8-2のデータをＣＰＵ２が
読み込むためには、上述したようにＣＰＵ２の１ライト
サイクル(あるいは１リードサイクル)が必要となる。
図３で説明したような従来の装置内でのデータのシリア
ル転送方式においても、解決すべき次のような課題があ
った。すなわち、入力ポート8-2のデータをＣＰＵ２が
読み込むためには、上述したようにＣＰＵ２の１ライト
サイクル(あるいは１リードサイクル)が必要となる。
【００１８】シリアル転送を行わない場合、図３に示し
たような構成であれば、通常１つの入力ポート8-2はリ
ード線等によりＣＰＵ基板１とポート基板８間を通信さ
れて、ＣＰＵ２が指定するあるアドレスのレジスタのあ
るビットに１対１で対応する。従って、ＣＰＵ２は読み
込みたい入力ポート8-2のアドレスをアドレス信号によ
り指定して、１リードサイクルで指定した入力ポートの
データを読み込むことができる。
たような構成であれば、通常１つの入力ポート8-2はリ
ード線等によりＣＰＵ基板１とポート基板８間を通信さ
れて、ＣＰＵ２が指定するあるアドレスのレジスタのあ
るビットに１対１で対応する。従って、ＣＰＵ２は読み
込みたい入力ポート8-2のアドレスをアドレス信号によ
り指定して、１リードサイクルで指定した入力ポートの
データを読み込むことができる。
【００１９】つまり、シリアル転送を行う場合において
は、入力ポート8-2のデータを読み込む際は必ずＣＰＵ
２の１ライトサイクル(あるいは１リードサイクル)が余
分に必要となる。そして装置が複雑化すると、ＣＰＵの
処理も増大し、また出力ポート8-1と入力ポート8-2の数
も増加する。そこで、それらの出力ポートと入力ポート
はデータバスのビット数以下ごとにブロック分割して、
その各々のブロックにアドレスを割り付けてＣＰＵは出
力ポートと入力ポートに対してデータの書き込み、読み
込みを行う。このようにすると、入力ポートのブロック
数が増加し、入力ポートの１つのブロックのデータを読
み込む際に必ずＣＰＵの１ライトサイクル(あるいは１
リードサイクル)が余分に必要となることは、ＣＰＵの
処理に少なからず負担となる。
は、入力ポート8-2のデータを読み込む際は必ずＣＰＵ
２の１ライトサイクル(あるいは１リードサイクル)が余
分に必要となる。そして装置が複雑化すると、ＣＰＵの
処理も増大し、また出力ポート8-1と入力ポート8-2の数
も増加する。そこで、それらの出力ポートと入力ポート
はデータバスのビット数以下ごとにブロック分割して、
その各々のブロックにアドレスを割り付けてＣＰＵは出
力ポートと入力ポートに対してデータの書き込み、読み
込みを行う。このようにすると、入力ポートのブロック
数が増加し、入力ポートの１つのブロックのデータを読
み込む際に必ずＣＰＵの１ライトサイクル(あるいは１
リードサイクル)が余分に必要となることは、ＣＰＵの
処理に少なからず負担となる。
【００２０】本発明は、かかる点に鑑みてなされたもの
で、装置内でのデータのシリアル転送を行う場合におい
ても、シリアル転送を行わない場合と比較してＣＰＵに
極力余分な処理負担をかけないで済むデータのシリアル
転送方式を提供することを目的としている。
で、装置内でのデータのシリアル転送を行う場合におい
ても、シリアル転送を行わない場合と比較してＣＰＵに
極力余分な処理負担をかけないで済むデータのシリアル
転送方式を提供することを目的としている。
【００２１】
【課題を解決するための手段】本発明は、ＣＰＵからの
アドレス信号をデコードするアドレスデコーダーと、シ
リアル転送を制御するためのシリアル転送制御部と、出
力ポートへのデータ書き込みのためのパラレル入力シリ
アル出力の変換レジスタと、入力ポートのデータ読み込
みのためのシリアル入力パラレル出力の変換レジスタと
を備え、ブロック分割した入力ポートと出力ポートの各
々のブロックに対してＣＰＵからのアドレス割付けを同
じように割付けすることを特徴とする。
アドレス信号をデコードするアドレスデコーダーと、シ
リアル転送を制御するためのシリアル転送制御部と、出
力ポートへのデータ書き込みのためのパラレル入力シリ
アル出力の変換レジスタと、入力ポートのデータ読み込
みのためのシリアル入力パラレル出力の変換レジスタと
を備え、ブロック分割した入力ポートと出力ポートの各
々のブロックに対してＣＰＵからのアドレス割付けを同
じように割付けすることを特徴とする。
【００２２】
【作用】本発明によれば、ある出力ポートのブロックへ
データの書き込みを行うとき、ＣＰＵがパラレル入力シ
リアル出力の変換レジスタに設定したデータを、アドレ
スデコーダーの出力によってシリアル転送制御部が動作
し、指定されたアドレスの出力ポートのブロックへデー
タのシリアル転送を行うと同時に、指定された出力ポー
トのブロックのアドレスと同じアドレスの入力ポートの
ブロックのデータが、シリアル転送制御部によってシリ
アル入力パラレル出力の変換レジスタに転送されるの
で、ＣＰＵに極力余分な処理負担をかけないでデータの
シリアル転送ができる。
データの書き込みを行うとき、ＣＰＵがパラレル入力シ
リアル出力の変換レジスタに設定したデータを、アドレ
スデコーダーの出力によってシリアル転送制御部が動作
し、指定されたアドレスの出力ポートのブロックへデー
タのシリアル転送を行うと同時に、指定された出力ポー
トのブロックのアドレスと同じアドレスの入力ポートの
ブロックのデータが、シリアル転送制御部によってシリ
アル入力パラレル出力の変換レジスタに転送されるの
で、ＣＰＵに極力余分な処理負担をかけないでデータの
シリアル転送ができる。
【００２３】
【実施例】以下、本発明の一実施例のマイクロコンピュ
ータ制御装置内でのデータのシリアル転送方式につい
て、図１，図２を参照しながら説する。図１は、本発明
の一実施例によるマイクロコンピュータ制御装置内での
データのシリアル転送方式を示す構成図である。図２
は、従来例で述べたようにＣＰＵのライトサイクル、リ
ードサイクルの一例を示したタイミングチャートであ
る。
ータ制御装置内でのデータのシリアル転送方式につい
て、図１，図２を参照しながら説する。図１は、本発明
の一実施例によるマイクロコンピュータ制御装置内での
データのシリアル転送方式を示す構成図である。図２
は、従来例で述べたようにＣＰＵのライトサイクル、リ
ードサイクルの一例を示したタイミングチャートであ
る。
【００２４】図１において、図３に示した従来例と同様
な部分については、図３の説明を転用して同一符号、同
一信号名を付し、説明を省略する。ポート基板８上に搭
載されるＰ／Ｓレジスタ16ＹとＳ／Ｐレジスタ17ＹはＣ
ＰＵ２からのアドレス割付けが同一であることを特徴と
する。
な部分については、図３の説明を転用して同一符号、同
一信号名を付し、説明を省略する。ポート基板８上に搭
載されるＰ／Ｓレジスタ16ＹとＳ／Ｐレジスタ17ＹはＣ
ＰＵ２からのアドレス割付けが同一であることを特徴と
する。
【００２５】シリアル転送制御部５からの出力であるセ
レクト信号＃１はＰ／Ｓレジスタ16ＹとＳ／Ｐレジスタ
17Ｙに共通した入力信号であり、またラッチ信号＃１は
Ｓ／Ｐレジスタ７ＸとＳ／Ｐレジスタ17Ｙに共通した入
力信号である。
レクト信号＃１はＰ／Ｓレジスタ16ＹとＳ／Ｐレジスタ
17Ｙに共通した入力信号であり、またラッチ信号＃１は
Ｓ／Ｐレジスタ７ＸとＳ／Ｐレジスタ17Ｙに共通した入
力信号である。
【００２６】以下、シリアル転送方式の動作を説明す
る。まず、ＣＰＵ２から出力ポート8-1に対してデータ
の書き込みを行う場合、ＣＰＵ２がアドレスバス２Ａを
通じてアドレス信号Ａを送出する。アドレスデコーダー
４でアドレス信号Ａをデコードし、アドレスデコーダー
４からの出力であるデコード信号＃１がアクティブとな
り、ライト信号ＷによってＰ／Ｓレジスタ６Ｘにデータ
が書き込まれる。このとき、アドレスデコーダー４から
の出力であるデコード信号＃３によってシリアル転送制
御部５が動作する。
る。まず、ＣＰＵ２から出力ポート8-1に対してデータ
の書き込みを行う場合、ＣＰＵ２がアドレスバス２Ａを
通じてアドレス信号Ａを送出する。アドレスデコーダー
４でアドレス信号Ａをデコードし、アドレスデコーダー
４からの出力であるデコード信号＃１がアクティブとな
り、ライト信号ＷによってＰ／Ｓレジスタ６Ｘにデータ
が書き込まれる。このとき、アドレスデコーダー４から
の出力であるデコード信号＃３によってシリアル転送制
御部５が動作する。
【００２７】このシリアル転送制御部が動作すると、セ
レクト信号＃１でＳ／Ｐレジスタ１７Ｙが選択される。
また、シリアル転送クロック信号ＳＣＬＫがＰ／Ｓレジ
スタ６Ｘに送出されると同時にＳＣＬＫとは位相が１８
０度異なるシリアル転送クロック信号ＮＳＣＬＫがＳ／
Ｐレジスタ17Ｙに送出される。ＣＰＵ２からライト信号
ＷによってＰ／Ｓレジスタ６Ｘに書き込まれた複数ビッ
トのデータ(シリアル転送データ＃１)はＮＳＣＬＫに同
期して１ビットずつＳ／Ｐレジスタ17Ｙに転送される。
レクト信号＃１でＳ／Ｐレジスタ１７Ｙが選択される。
また、シリアル転送クロック信号ＳＣＬＫがＰ／Ｓレジ
スタ６Ｘに送出されると同時にＳＣＬＫとは位相が１８
０度異なるシリアル転送クロック信号ＮＳＣＬＫがＳ／
Ｐレジスタ17Ｙに送出される。ＣＰＵ２からライト信号
ＷによってＰ／Ｓレジスタ６Ｘに書き込まれた複数ビッ
トのデータ(シリアル転送データ＃１)はＮＳＣＬＫに同
期して１ビットずつＳ／Ｐレジスタ17Ｙに転送される。
【００２８】このＳ／Ｐレジスタ17Ｙに転送されてきた
データ(シリアル転送データ＃１)はＮＳＣＬＫに同期し
て１ビットずつ取り込まれ、ＣＰＵ２が設定したビット
数のデータ転送が完了すると、シリアル転送制御部５か
らの出力であるラッチ信号＃１によってＳ／Ｐレジスタ
17Ｙへ出力ポート8-1のデータが設定される。
データ(シリアル転送データ＃１)はＮＳＣＬＫに同期し
て１ビットずつ取り込まれ、ＣＰＵ２が設定したビット
数のデータ転送が完了すると、シリアル転送制御部５か
らの出力であるラッチ信号＃１によってＳ／Ｐレジスタ
17Ｙへ出力ポート8-1のデータが設定される。
【００２９】ここでＰ／Ｓレジスタ16ＹとＳ／Ｐレジス
タ17Ｙのアドレスが同一であるため、Ｐ／Ｓレジスタ16
ＹもＳ／Ｐレジスタ17Ｙと同様にセレクト信号＃１によ
って選択され、Ｐ／Ｓレジスタ６ＸからＳ／Ｐレジスタ
17Ｙへのデータ(シリアル転送データ＃１)のシリアル転
送を行うと同時に、Ｐ／Ｓレジスタ16ＹからＳ／Ｐレジ
スタ７Ｘへのデータ(シリアル転送データ＃２)のシリア
ル転送も行われる。
タ17Ｙのアドレスが同一であるため、Ｐ／Ｓレジスタ16
ＹもＳ／Ｐレジスタ17Ｙと同様にセレクト信号＃１によ
って選択され、Ｐ／Ｓレジスタ６ＸからＳ／Ｐレジスタ
17Ｙへのデータ(シリアル転送データ＃１)のシリアル転
送を行うと同時に、Ｐ／Ｓレジスタ16ＹからＳ／Ｐレジ
スタ７Ｘへのデータ(シリアル転送データ＃２)のシリア
ル転送も行われる。
【００３０】すなわち、ロード信号＃１によって指定し
た入力ポート8-2のデータがＰ／Ｓレジスタ16Ｙにロー
ドされる。そして、シリアル転送クロック信号ＳＣＬＫ
がＰ／Ｓレジスタ16Ｙに送出されると同時にＳＣＬＫと
は位相が180度異なるシリアル転送クロック信号ＮＳＣ
ＬＫがＳ／Ｐレジスタ７Ｘに送出される。
た入力ポート8-2のデータがＰ／Ｓレジスタ16Ｙにロー
ドされる。そして、シリアル転送クロック信号ＳＣＬＫ
がＰ／Ｓレジスタ16Ｙに送出されると同時にＳＣＬＫと
は位相が180度異なるシリアル転送クロック信号ＮＳＣ
ＬＫがＳ／Ｐレジスタ７Ｘに送出される。
【００３１】Ｐ／Ｓレジスタ16Ｙにロードされた入力ポ
ート8-2のデータ(シリアル転送データ＃２)はＳＣＬＫ
に同期して１ビットずつＳ／Ｐレジスタ７Ｘに転送され
る。Ｓ／Ｐレジスタ７Ｘに転送されてきたデータ(シリ
アル転送データ＃２)はＮＳＣＬＫに同期して１ビット
ずつ取り込まれ、Ｐ／Ｓレジスタ６Ｘにロードされたビ
ット数のデータ転送を完了すると、シリアル転送制御部
５からの出力であるラッチ信号＃１によってＳ／Ｐレジ
スタ７ＸへＣＰＵ２が指定したアドレスの入力ポート8-
2のデータが設定される。
ート8-2のデータ(シリアル転送データ＃２)はＳＣＬＫ
に同期して１ビットずつＳ／Ｐレジスタ７Ｘに転送され
る。Ｓ／Ｐレジスタ７Ｘに転送されてきたデータ(シリ
アル転送データ＃２)はＮＳＣＬＫに同期して１ビット
ずつ取り込まれ、Ｐ／Ｓレジスタ６Ｘにロードされたビ
ット数のデータ転送を完了すると、シリアル転送制御部
５からの出力であるラッチ信号＃１によってＳ／Ｐレジ
スタ７ＸへＣＰＵ２が指定したアドレスの入力ポート8-
2のデータが設定される。
【００３２】ここまでの処理に、ＣＰＵ２は１ライトサ
イクルしか関与していない。この後ＣＰＵ２は、Ｐ／Ｓ
レジスタ16Ｙのアドレスに対してリードサイクルを実行
すれば、アドレスデコーダー４からの出力であるデコー
ド信号＃２がアクティブとなり、ＣＰＵ２からのリード
信号ＲによってＳ／Ｐレジスト７Ｘへ転送された入力ポ
ート8-2のデータをデータバス２Ｂを介して読み込むこ
とができる。
イクルしか関与していない。この後ＣＰＵ２は、Ｐ／Ｓ
レジスタ16Ｙのアドレスに対してリードサイクルを実行
すれば、アドレスデコーダー４からの出力であるデコー
ド信号＃２がアクティブとなり、ＣＰＵ２からのリード
信号ＲによってＳ／Ｐレジスト７Ｘへ転送された入力ポ
ート8-2のデータをデータバス２Ｂを介して読み込むこ
とができる。
【００３３】なお、図１に示した実施例では、出力ポー
ト8-1，入力ポート8-2は各々１ブロックしか示していな
いが、装置が複雑化すると当然出力ポート，入力ポート
の数も増加し、出力ポート，入力ポートのブロックも複
数となる。その各々のブロックにＰ／Ｓレジスタあるい
はＳ／Ｐレジスタを１つずつ有し、１つのアドレスのＰ
／Ｓレジスタ16Ｙ，Ｓ／Ｐレジスタ17Ｙに固有のセレク
ト信号、ラッチ信号等をシリアル転送制御部５より送出
し、ＣＰＵ２が指定するアドレスの出力ポート，入力ポ
ートのブロックとシリアル転送が行えるようにシリアル
転送制御部５が構成される。
ト8-1，入力ポート8-2は各々１ブロックしか示していな
いが、装置が複雑化すると当然出力ポート，入力ポート
の数も増加し、出力ポート，入力ポートのブロックも複
数となる。その各々のブロックにＰ／Ｓレジスタあるい
はＳ／Ｐレジスタを１つずつ有し、１つのアドレスのＰ
／Ｓレジスタ16Ｙ，Ｓ／Ｐレジスタ17Ｙに固有のセレク
ト信号、ラッチ信号等をシリアル転送制御部５より送出
し、ＣＰＵ２が指定するアドレスの出力ポート，入力ポ
ートのブロックとシリアル転送が行えるようにシリアル
転送制御部５が構成される。
【００３４】このように、ある出力ポートにデータのシ
リアル転送を行うサイクルと同じサイクルで、その出力
ポートと同一アドレスの入力ポートのデータがＣＰＵ基
板１上のＳ／Ｐレジスタ７Ｘに転送されているので、従
来例で述べたように、入力ポートのデータをＣＰＵ２が
読み込む際に、余分な１ライトサイクル(あるいは１リ
ードサイクル)が必ずしも必要とならない。
リアル転送を行うサイクルと同じサイクルで、その出力
ポートと同一アドレスの入力ポートのデータがＣＰＵ基
板１上のＳ／Ｐレジスタ７Ｘに転送されているので、従
来例で述べたように、入力ポートのデータをＣＰＵ２が
読み込む際に、余分な１ライトサイクル(あるいは１リ
ードサイクル)が必ずしも必要とならない。
【００３５】一般に、ＣＰＵが複数の入力ポートブロッ
クのデータを読み込みを行うときは、ソフトウェアのタ
イムシェアリングによってデータを読み込むタイミング
を管理することが多い。言いかえれば、所定の時間周期
で入力ポートのデータを所定のアドレスの順番にしたが
って読み込みを行い、その周期を繰り返して制御を行
う。従って、ソフトウェアの構成において、あるアドレ
スの出力ポートにデータの書き込みを行った後に、それ
と同一アドレスの入力ポートのデータを読み込むような
構成をできる限り用いることで、その分シリアル転送に
おけるＣＰＵの処理負担を低減することができ、装置全
体のＣＰＵの処理能力の向上にもつながる。
クのデータを読み込みを行うときは、ソフトウェアのタ
イムシェアリングによってデータを読み込むタイミング
を管理することが多い。言いかえれば、所定の時間周期
で入力ポートのデータを所定のアドレスの順番にしたが
って読み込みを行い、その周期を繰り返して制御を行
う。従って、ソフトウェアの構成において、あるアドレ
スの出力ポートにデータの書き込みを行った後に、それ
と同一アドレスの入力ポートのデータを読み込むような
構成をできる限り用いることで、その分シリアル転送に
おけるＣＰＵの処理負担を低減することができ、装置全
体のＣＰＵの処理能力の向上にもつながる。
【００３６】
【発明の効果】以上説明したように本発明のデータのシ
リアル転送方式によれば、従来のマイクロコンピュータ
を使用して複雑な制御を行なう電子機器装置内でのデー
タのシリアル転送方式に比べ、シリアル転送におけるＣ
ＰＵの処理負担を著しく低減することが可能である。
リアル転送方式によれば、従来のマイクロコンピュータ
を使用して複雑な制御を行なう電子機器装置内でのデー
タのシリアル転送方式に比べ、シリアル転送におけるＣ
ＰＵの処理負担を著しく低減することが可能である。
【図１】本発明の一実施例によるマイクロコンピュータ
制御装置内でのデータのシリアル転送方式を示す構成図
である。
制御装置内でのデータのシリアル転送方式を示す構成図
である。
【図２】ＣＰＵのライトサイクル、リードサイクルの一
例を示したタイミングチャートである。
例を示したタイミングチャートである。
【図３】従来のマイクロコンピュータ制御装置内でのデ
ータのシリアル転送方式の一例を示す構成図である。
ータのシリアル転送方式の一例を示す構成図である。
１…ＣＰＵ基板、 ２…マイクロコンピュータ(ＣＰ
Ｕ)、 ３…発信器(ＯＳＣ)、 ４…アドレスデコーダ
ー、 ５…シリアル転送制御部、 ６Ｘ，６Ｙ，16Ｙ…
パラレル入力シリアル出力レジスタ(Ｐ／Ｓレジスタ)、
７Ｘ，７Ｙ，17Ｙ…シリアル入力パラレル出力レジス
タ(Ｓ／Ｐレジスタ)、 ８…ポート基板、 8-1…出力
ポート、 8-2…入力ポート。
Ｕ)、 ３…発信器(ＯＳＣ)、 ４…アドレスデコーダ
ー、 ５…シリアル転送制御部、 ６Ｘ，６Ｙ，16Ｙ…
パラレル入力シリアル出力レジスタ(Ｐ／Ｓレジスタ)、
７Ｘ，７Ｙ，17Ｙ…シリアル入力パラレル出力レジス
タ(Ｓ／Ｐレジスタ)、 ８…ポート基板、 8-1…出力
ポート、 8-2…入力ポート。
Claims (1)
- 【請求項１】 所定の数のアドレスバス、データバスを
有し、装置を制御するマイクロコンピュータと、該マイ
クロコンピュータが搭載されるＣＰＵ基板と、該ＣＰＵ
基板に搭載されるパラレル入力シリアル出力の変換レジ
スタ及びシリアル入力パラレル出力の変換レジスタと、
前記マイクロコンピュータに対して信号の入力源となる
複数の入力ポート及びマイクロコンピュータからの出力
信号による制御対象である複数の出力ポートと、前記入
力ポート及び出力ポートが搭載あるいは接続される１つ
あるいは複数のポート基板と、該ポート基板に搭載され
るパラレル入力シリアル出力の変換レジスタ及びシリア
ル入力パラレル出力の変換レジスタを備え、 前記複数の入力ポート及び出力ポートをそれぞれ前記デ
ータバスのビット数以下ごとにブロック分割し、ブロッ
ク分割した前記入力ポート及び出力ポートの各々のブロ
ックに対してマイクロコンピュータからのアドレス割付
けを同じように割付けし、前記ＣＰＵ基板とポート基板
間でデータのシリアル転送を行うことを特徴とするデー
タのシリアル転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286400A JPH05128063A (ja) | 1991-10-31 | 1991-10-31 | データのシリアル転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286400A JPH05128063A (ja) | 1991-10-31 | 1991-10-31 | データのシリアル転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128063A true JPH05128063A (ja) | 1993-05-25 |
Family
ID=17703915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286400A Pending JPH05128063A (ja) | 1991-10-31 | 1991-10-31 | データのシリアル転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004057584A (ja) * | 2002-07-30 | 2004-02-26 | Newgin Corp | 遊技機 |
-
1991
- 1991-10-31 JP JP3286400A patent/JPH05128063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004057584A (ja) * | 2002-07-30 | 2004-02-26 | Newgin Corp | 遊技機 |
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