JPH05225115A - マイクロコンピュータ制御装置 - Google Patents
マイクロコンピュータ制御装置Info
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- JPH05225115A JPH05225115A JP4022384A JP2238492A JPH05225115A JP H05225115 A JPH05225115 A JP H05225115A JP 4022384 A JP4022384 A JP 4022384A JP 2238492 A JP2238492 A JP 2238492A JP H05225115 A JPH05225115 A JP H05225115A
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Abstract
(57)【要約】
【目的】 装置内部のシリアルデータ転送において、Ｃ
ＰＵの読み込みが１リードサイクルで処理できる外部機
器制御用のマイクロコンピュータ制御装置。 【構成】 外部機器にデータを入出力する出力ポートと
入力ポートとを備えたマイクロコンピュータ制御機器の
内部で、前記ポートのパラレルデータをＣＰＵ２にシリ
アル転送して扱う場合、シリアルライト転送制御部９は
ＣＰＵ２がパラレル入力シリアル出力変換レジスタ６Ｘ
に書き込んだデータをシリアル入力パラレル出力変換レ
ジスタ７Ｙにシリアル転送し、シリアルリード制御部１
０はパラレル入力シリアル出力変換レジスタ６Ｙのデー
タを周期的にシリアル入力パラレル出力変換レジスタ７
Ｘにシリアル転送しており、ＣＰＵ２は１リードサイク
ルでそのデータを入力する。
ＰＵの読み込みが１リードサイクルで処理できる外部機
器制御用のマイクロコンピュータ制御装置。 【構成】 外部機器にデータを入出力する出力ポートと
入力ポートとを備えたマイクロコンピュータ制御機器の
内部で、前記ポートのパラレルデータをＣＰＵ２にシリ
アル転送して扱う場合、シリアルライト転送制御部９は
ＣＰＵ２がパラレル入力シリアル出力変換レジスタ６Ｘ
に書き込んだデータをシリアル入力パラレル出力変換レ
ジスタ７Ｙにシリアル転送し、シリアルリード制御部１
０はパラレル入力シリアル出力変換レジスタ６Ｙのデー
タを周期的にシリアル入力パラレル出力変換レジスタ７
Ｘにシリアル転送しており、ＣＰＵ２は１リードサイク
ルでそのデータを入力する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータを
使用して装置を制御するマイクロコンピュータ制御装置
に関する。
使用して装置を制御するマイクロコンピュータ制御装置
に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ（以下、Ｃ
ＰＵと称す）を使用して複雑な制御を行う電子機器が多
種多方面にわたり開発され、それに対応してＣＰＵも高
速化、高機能化されてきた。また、装置の複雑化によっ
て、ＣＰＵに対する信号の入力源となる入力ポートや、
ＣＰＵの出力信号により制御する出力ポートの数も増大
し、それら入力ポートや出力ポートとＣＰＵとを接続す
るリード線やコネクタなどの数も増え、装置の組み立て
性が悪化する問題が発生する。このような問題を解決す
る手段の一つとして、装置内でデータをシリアル転送し
て、リード線やコネクタなどの数を極力削減するような
手段がとられる。
ＰＵと称す）を使用して複雑な制御を行う電子機器が多
種多方面にわたり開発され、それに対応してＣＰＵも高
速化、高機能化されてきた。また、装置の複雑化によっ
て、ＣＰＵに対する信号の入力源となる入力ポートや、
ＣＰＵの出力信号により制御する出力ポートの数も増大
し、それら入力ポートや出力ポートとＣＰＵとを接続す
るリード線やコネクタなどの数も増え、装置の組み立て
性が悪化する問題が発生する。このような問題を解決す
る手段の一つとして、装置内でデータをシリアル転送し
て、リード線やコネクタなどの数を極力削減するような
手段がとられる。
【０００３】以下、装置内でデータをシリアル転送する
従来のマイクロコンピュータ制御装置について、図面を
参照しながら説明する。図２はＣＰＵにおけるデータ書
き込みサイクル（以下、ライトサイクルと称す）、デー
タ読み込みサイクル（以下、リードサイクルと称す）の
動作の一例をタイミングチャートで示す。ＣＰＵＣＬＫ
を基準クロックとして、外部に対してアドレス信号、ラ
イト信号、リード信号の送出タイミングをとり、データ
の書き込みと読み込みを行う。図３は従来のシリアル転
送方式のマイクロコンピュータ制御装置の構成をブロッ
ク図で示す。図において、１はＣＰＵ２が搭載されてい
るＣＰＵ基板、２はＣＰＵであって、外部に対してアド
レスバスを介してアドレス信号（複数ビットの信号線で
構成される）、ライト信号（データの書き込みタイミン
グを決定する信号）、リード信号（データの読み込みタ
イミングを決定する信号）を送出し、データの書き込み
と読み込みを制御する。
従来のマイクロコンピュータ制御装置について、図面を
参照しながら説明する。図２はＣＰＵにおけるデータ書
き込みサイクル（以下、ライトサイクルと称す）、デー
タ読み込みサイクル（以下、リードサイクルと称す）の
動作の一例をタイミングチャートで示す。ＣＰＵＣＬＫ
を基準クロックとして、外部に対してアドレス信号、ラ
イト信号、リード信号の送出タイミングをとり、データ
の書き込みと読み込みを行う。図３は従来のシリアル転
送方式のマイクロコンピュータ制御装置の構成をブロッ
ク図で示す。図において、１はＣＰＵ２が搭載されてい
るＣＰＵ基板、２はＣＰＵであって、外部に対してアド
レスバスを介してアドレス信号（複数ビットの信号線で
構成される）、ライト信号（データの書き込みタイミン
グを決定する信号）、リード信号（データの読み込みタ
イミングを決定する信号）を送出し、データの書き込み
と読み込みを制御する。
【０００４】データの書き込み、読み込みはデータバス
（複数ビットの信号線で構成される）を介して行われ
る。３はＣＰＵが動作するための基準クロック（ＣＰＵ
ＣＬＫ）を発生する発振器、４はＣＰＵ２のアドレスバ
スのアドレス信号データをデコードするアドレスデコー
ダ、５はＣＰＵ基板１とポート基板８間のデータのシリ
アル転送を制御するシリアル転送制御部である。６はパ
ラレル入力シリアル出力の変換レジスタ（以下、Ｐ／Ｓ
レジスタと称す）で、ＣＰＵ基板１に搭載されているＰ
／Ｓレジスタを６Ｘ、ポート基板８に搭載されているＰ
／Ｓレジスタを６Ｙとする。７はシリアル入力パラレル
出力の変換レジスタ（以下、Ｓ／Ｐレジスタと称す）
で、ＣＰＵ基板１に搭載されてＳ／Ｐレジスタを７Ｘ、
ポート基板８に搭載されているＳ／Ｐレジスタを７Ｙと
する。８はＰ／Ｓレジスタ６ＹとＳ／Ｐレジスタ７Ｙと
を搭載しているポート基板である。Ｓ／Ｐレジスタ７Ｙ
には複数の出力ポートが接続され、Ｐ／Ｓレジスタ６Ｘ
からシリアル転送データ１が入力する。また、Ｐ／Ｓレ
ジスタ６Ｙには複数の入力ポートが接続され、Ｓ／Ｐレ
ジスタ７Ｘにシリアル転送データ２を送出する。
（複数ビットの信号線で構成される）を介して行われ
る。３はＣＰＵが動作するための基準クロック（ＣＰＵ
ＣＬＫ）を発生する発振器、４はＣＰＵ２のアドレスバ
スのアドレス信号データをデコードするアドレスデコー
ダ、５はＣＰＵ基板１とポート基板８間のデータのシリ
アル転送を制御するシリアル転送制御部である。６はパ
ラレル入力シリアル出力の変換レジスタ（以下、Ｐ／Ｓ
レジスタと称す）で、ＣＰＵ基板１に搭載されているＰ
／Ｓレジスタを６Ｘ、ポート基板８に搭載されているＰ
／Ｓレジスタを６Ｙとする。７はシリアル入力パラレル
出力の変換レジスタ（以下、Ｓ／Ｐレジスタと称す）
で、ＣＰＵ基板１に搭載されてＳ／Ｐレジスタを７Ｘ、
ポート基板８に搭載されているＳ／Ｐレジスタを７Ｙと
する。８はＰ／Ｓレジスタ６ＹとＳ／Ｐレジスタ７Ｙと
を搭載しているポート基板である。Ｓ／Ｐレジスタ７Ｙ
には複数の出力ポートが接続され、Ｐ／Ｓレジスタ６Ｘ
からシリアル転送データ１が入力する。また、Ｐ／Ｓレ
ジスタ６Ｙには複数の入力ポートが接続され、Ｓ／Ｐレ
ジスタ７Ｘにシリアル転送データ２を送出する。
【０００５】以下、上記構成要素の相互関係とシリアル
転送動作について説明する。まず、ＣＰＵ２から出力ポ
ートに対してデータを書き込む場合について説明する。
ＣＰＵ２がアドレスバスを介してアドレス信号を送出す
る。アドレスデコーダ４がアドレス信号をデコードして
デコード信号１をアクティブとし、ライト信号によって
Ｐ／Ｓレジスタ６Ｘにデータが書き込まれる。このと
き、アドレスデコーダ４からデコード信号３を出力して
シリアル転送制御部５が動作する。シリアル転送クロッ
ク信号ＳＣＬＫがＰ／Ｓレジスタ６Ｘに送出されるとと
もに、セレクト信号１により選択されるＳ／Ｐレジスタ
７Ｙに前記ＳＣＬＫとは位相が１８０度異なるシリアル
転送クロック信号ＮＳＣＬＫが送出され、ＣＰＵ２から
Ｐ／Ｓレジスタ６Ｘに書き込まれた複数ビットのデータ
がＳＣＬＫに同期して１ビットずつ取り込まれ、ＣＰＵ
２が設定したビット数のデータ転送が完了する。シリア
ル転送制御部５からラッチ信号１を出力して、Ｓ／Ｐレ
ジスタ７Ｙに出力ポートに対するデータを設定する。以
上の動作により、ＣＰＵ２が指定したアドレスの出力ポ
ートに対するデータのシリアル転送が完了する。図２Ａ
に示すように、以上の動作に際してＣＰＵ２が関与する
サイクルは１ライトサイクルのみである。
転送動作について説明する。まず、ＣＰＵ２から出力ポ
ートに対してデータを書き込む場合について説明する。
ＣＰＵ２がアドレスバスを介してアドレス信号を送出す
る。アドレスデコーダ４がアドレス信号をデコードして
デコード信号１をアクティブとし、ライト信号によって
Ｐ／Ｓレジスタ６Ｘにデータが書き込まれる。このと
き、アドレスデコーダ４からデコード信号３を出力して
シリアル転送制御部５が動作する。シリアル転送クロッ
ク信号ＳＣＬＫがＰ／Ｓレジスタ６Ｘに送出されるとと
もに、セレクト信号１により選択されるＳ／Ｐレジスタ
７Ｙに前記ＳＣＬＫとは位相が１８０度異なるシリアル
転送クロック信号ＮＳＣＬＫが送出され、ＣＰＵ２から
Ｐ／Ｓレジスタ６Ｘに書き込まれた複数ビットのデータ
がＳＣＬＫに同期して１ビットずつ取り込まれ、ＣＰＵ
２が設定したビット数のデータ転送が完了する。シリア
ル転送制御部５からラッチ信号１を出力して、Ｓ／Ｐレ
ジスタ７Ｙに出力ポートに対するデータを設定する。以
上の動作により、ＣＰＵ２が指定したアドレスの出力ポ
ートに対するデータのシリアル転送が完了する。図２Ａ
に示すように、以上の動作に際してＣＰＵ２が関与する
サイクルは１ライトサイクルのみである。
【０００６】つぎに、ＣＰＵ２が入力ポートのデータの
読み込む場合について説明する。この場合には、まず、
入力ポートのデータをＳ／Ｐレジスタ６Ｘに設定する必
要がある。ＣＰＵ２がアドレスバスを通じてアドレス信
号を送出し、アドレスデコータ４がアドレス信号をデコ
ードしてデコード信号３を出力し、シリアル転送制御部
５が動作する。ロード信号がアクティブとなって、セレ
クト信号２によって選択されるＰ／Ｓレジスタ６Ｙに入
力ポートのデータがロードされる。つぎに、シリアル転
送クロック信号ＳＣＬＫがＰ／Ｓレジスタ６Ｙに送出さ
れるとともに、ＳＣＬＫとは位相が１８０度異なるシリ
アル転送クロック信号ＮＳＣＬＫがＳ／Ｐレジスタ７Ｘ
に送出される。
読み込む場合について説明する。この場合には、まず、
入力ポートのデータをＳ／Ｐレジスタ６Ｘに設定する必
要がある。ＣＰＵ２がアドレスバスを通じてアドレス信
号を送出し、アドレスデコータ４がアドレス信号をデコ
ードしてデコード信号３を出力し、シリアル転送制御部
５が動作する。ロード信号がアクティブとなって、セレ
クト信号２によって選択されるＰ／Ｓレジスタ６Ｙに入
力ポートのデータがロードされる。つぎに、シリアル転
送クロック信号ＳＣＬＫがＰ／Ｓレジスタ６Ｙに送出さ
れるとともに、ＳＣＬＫとは位相が１８０度異なるシリ
アル転送クロック信号ＮＳＣＬＫがＳ／Ｐレジスタ７Ｘ
に送出される。
【０００７】Ｐ／Ｓレジスタ６Ｙにロードされた入力ポ
ートのデータがＳＣＬＫに同期して１ビットずつＳ／Ｐ
レジスタ７Ｘに転送される。Ｓ／Ｐレジスタ７Ｘに転送
されてきたデータ（シリアル転送データ２）はＮＳＣＬ
Ｋに同期して１ビットずつ取り込まれ、Ｐ／Ｓレジスタ
６Ｙにロードされたビット数のデータ転送が完了する
と、シリアル転送制御部５からラッチ信号２が出力さ
れ、Ｓ／Ｐレジスタ７ＸにＣＰＵ２が指定した入力ポー
トのデータが設定される。データ設定が完了すると、再
びＣＰＵ２がアドレスデコーダ４にアドレス信号を送出
する。アドレスデコーダはアドレス信号をデコードし、
デコード信号２をアクティブとし、リード信号によって
Ｓ／Ｐレジスタ７Ｘに転送された入力ポートのデータを
データバスを介してＣＰＵ２が読み込む。これで、ＣＰ
Ｕ２が指定したアドレスの入力ポートデータのＣＰＵ２
へのシリアル転送が完了する。以上の動作において、Ｃ
ＰＵ２が関与するサイクルは、Ｓ／Ｐレジスタ７Ｘにデ
ータを転送するための１ライトサイクル（または１リー
ドサイクル）と、Ｓ／Ｐレジスタ７Ｘのデータをデータ
バスを介して読み込むための１リードサイクルとであ
る。（図２Ａ、図２Ｂ参照）
ートのデータがＳＣＬＫに同期して１ビットずつＳ／Ｐ
レジスタ７Ｘに転送される。Ｓ／Ｐレジスタ７Ｘに転送
されてきたデータ（シリアル転送データ２）はＮＳＣＬ
Ｋに同期して１ビットずつ取り込まれ、Ｐ／Ｓレジスタ
６Ｙにロードされたビット数のデータ転送が完了する
と、シリアル転送制御部５からラッチ信号２が出力さ
れ、Ｓ／Ｐレジスタ７ＸにＣＰＵ２が指定した入力ポー
トのデータが設定される。データ設定が完了すると、再
びＣＰＵ２がアドレスデコーダ４にアドレス信号を送出
する。アドレスデコーダはアドレス信号をデコードし、
デコード信号２をアクティブとし、リード信号によって
Ｓ／Ｐレジスタ７Ｘに転送された入力ポートのデータを
データバスを介してＣＰＵ２が読み込む。これで、ＣＰ
Ｕ２が指定したアドレスの入力ポートデータのＣＰＵ２
へのシリアル転送が完了する。以上の動作において、Ｃ
ＰＵ２が関与するサイクルは、Ｓ／Ｐレジスタ７Ｘにデ
ータを転送するための１ライトサイクル（または１リー
ドサイクル）と、Ｓ／Ｐレジスタ７Ｘのデータをデータ
バスを介して読み込むための１リードサイクルとであ
る。（図２Ａ、図２Ｂ参照）
【０００８】
【発明が解決しようとする課題】このような従来のマイ
クロコンピュータ制御装置では、入力ポートのデータを
ＣＰＵ２が読み込むためには、ＣＰＵの１ライトサイク
ル（または１リードサイクル）と１リードサイクルとが
必要となる。シリアル転送を行わない場合には、通常、
１つの入力ポートはリード線などによりＣＰＵ基板とポ
ート基板間と通信されて、ＣＰＵが指定するあるアドレ
スのレジスタのあるビットに１対１で対応する。したが
って、１リードサイクルで指定した入力ポートのデータ
を読み込むことができる。しかし、シリアル転送を行う
場合においては、入力ポートデータを読み込む場合は必
ずＣＰＵの１ライトサククル（または１リードサイク
ル）が余分に必要となる。装置が複雑化すると、ＣＰＵ
の処理も増大し、出力ポートと入力ポートの数も増加す
る。それらの出力ポートと入力ポートはデータバスのビ
ット数以下ごとにブロック分割され、その各々のブロッ
クにアドレスを割り付けてＣＰＵは出力ポートと入力ポ
ートに対してデータの書き込み、読み込みを行う。入力
ポートのブロック数が増加し、入力ポートの一つのブロ
ックのデータを読み込むときに必ずＣＰＵの１ライトサ
イクル（または１リードサイクル）が余分に必要となる
ことは、ＣＰＵの処理に少なからず負担となる。
クロコンピュータ制御装置では、入力ポートのデータを
ＣＰＵ２が読み込むためには、ＣＰＵの１ライトサイク
ル（または１リードサイクル）と１リードサイクルとが
必要となる。シリアル転送を行わない場合には、通常、
１つの入力ポートはリード線などによりＣＰＵ基板とポ
ート基板間と通信されて、ＣＰＵが指定するあるアドレ
スのレジスタのあるビットに１対１で対応する。したが
って、１リードサイクルで指定した入力ポートのデータ
を読み込むことができる。しかし、シリアル転送を行う
場合においては、入力ポートデータを読み込む場合は必
ずＣＰＵの１ライトサククル（または１リードサイク
ル）が余分に必要となる。装置が複雑化すると、ＣＰＵ
の処理も増大し、出力ポートと入力ポートの数も増加す
る。それらの出力ポートと入力ポートはデータバスのビ
ット数以下ごとにブロック分割され、その各々のブロッ
クにアドレスを割り付けてＣＰＵは出力ポートと入力ポ
ートに対してデータの書き込み、読み込みを行う。入力
ポートのブロック数が増加し、入力ポートの一つのブロ
ックのデータを読み込むときに必ずＣＰＵの１ライトサ
イクル（または１リードサイクル）が余分に必要となる
ことは、ＣＰＵの処理に少なからず負担となる。
【０００９】本発明は上記の課題を解決するもので、装
置内のデータのシリアル転送を行う場合においても、シ
リアル転送を行わない場合と比較してＣＰＵに極力余分
な処理負担をかけないですむシリアル転送方式を提供す
ることを目的とする。
置内のデータのシリアル転送を行う場合においても、シ
リアル転送を行わない場合と比較してＣＰＵに極力余分
な処理負担をかけないですむシリアル転送方式を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、外部機器のデータを入力する複数の入力
ポートと、前記外部機器にデータを出力する複数の出力
ポートと、マイクロコンピュータと、前記マイクロコン
ピュータを搭載する基板上に、第１のパラレル入力シリ
アル出力変換レジスタと、第１のシリアル入力パラレル
出力変換レジスタとを備え、前記入力ポートおよび前記
出力ポートを搭載するポート基板上に、第２のパラレル
入力シリアル出力変換レジスタと、第２のシリアル入力
パラレル出力変換レジスタとを備え、前記マイクロコン
ピュータのデータを前記第１のパラレル入力シリアル出
力変換レジスタから前記第２のシリアル入力パラレル出
力変換レジスタにシリアル転送して前記出力ポートにデ
ータを出力し、前記入力ポートのデータを前記第２のパ
ラレル入力シリアル出力変換レジスタから前記第１のシ
リアル入力パラレル出力変換レジスタにシリアル転送し
て前記マイクロコンピュータに取り込んで、前記外部機
器の動作を制御するマイクロコンピュータ制御装置にお
いて、前記第１のパラレル入力シリアル出力変換レジス
タと前記第２のシリアル入力パラレル出力変換レジスタ
間のシリアル転送を制御するシリアルライト転送制御部
と、前記第２のパラレル入力シリアル出力変換レジスタ
と前記第１のシリアル入力パラレル出力変換レジスタ間
のシリアル転送を制御するシリアルライト転送制御部と
を備え、前記シリアルライト転送制御部は前記マイクロ
コンピュータの処理が少なくとも１サイクル関与し、前
記シリアルリード制御部は前記マイクロコンピュータの
処理が１サイクルも関与せずに所定周期でデータのシリ
アル転送を制御するようにしたマイクロコンピュータ制
御装置である。
成するために、外部機器のデータを入力する複数の入力
ポートと、前記外部機器にデータを出力する複数の出力
ポートと、マイクロコンピュータと、前記マイクロコン
ピュータを搭載する基板上に、第１のパラレル入力シリ
アル出力変換レジスタと、第１のシリアル入力パラレル
出力変換レジスタとを備え、前記入力ポートおよび前記
出力ポートを搭載するポート基板上に、第２のパラレル
入力シリアル出力変換レジスタと、第２のシリアル入力
パラレル出力変換レジスタとを備え、前記マイクロコン
ピュータのデータを前記第１のパラレル入力シリアル出
力変換レジスタから前記第２のシリアル入力パラレル出
力変換レジスタにシリアル転送して前記出力ポートにデ
ータを出力し、前記入力ポートのデータを前記第２のパ
ラレル入力シリアル出力変換レジスタから前記第１のシ
リアル入力パラレル出力変換レジスタにシリアル転送し
て前記マイクロコンピュータに取り込んで、前記外部機
器の動作を制御するマイクロコンピュータ制御装置にお
いて、前記第１のパラレル入力シリアル出力変換レジス
タと前記第２のシリアル入力パラレル出力変換レジスタ
間のシリアル転送を制御するシリアルライト転送制御部
と、前記第２のパラレル入力シリアル出力変換レジスタ
と前記第１のシリアル入力パラレル出力変換レジスタ間
のシリアル転送を制御するシリアルライト転送制御部と
を備え、前記シリアルライト転送制御部は前記マイクロ
コンピュータの処理が少なくとも１サイクル関与し、前
記シリアルリード制御部は前記マイクロコンピュータの
処理が１サイクルも関与せずに所定周期でデータのシリ
アル転送を制御するようにしたマイクロコンピュータ制
御装置である。
【００１１】
【作用】本発明は上記の構成において、ＣＰＵが出力ポ
ートに対しデータを出力するとき、ＣＰＵのライトサイ
クルによってシリアルライト転送制御部が動作し、第１
のパラレル入力シリアル出力変換レジスタから第２のシ
リアル入力パラレル出力変換レジスタにデータのシリア
ル転送するように制御し、一方、入力ポートのデータは
ＣＰＵの処理と無関係にシリアルリード転送制御部が所
定の時間的周期で第２のパラレル入力シリアル出力の変
換レジスタから第１のシリアル入力パラレル出力変換レ
ジスタにデータをシリアル転送するように制御し、ＣＰ
Ｕは第１のシリアル入力パラレル出力変換レジスタに対
してリードサイクルを実行することで入力ポートのデー
タが読み込む。
ートに対しデータを出力するとき、ＣＰＵのライトサイ
クルによってシリアルライト転送制御部が動作し、第１
のパラレル入力シリアル出力変換レジスタから第２のシ
リアル入力パラレル出力変換レジスタにデータのシリア
ル転送するように制御し、一方、入力ポートのデータは
ＣＰＵの処理と無関係にシリアルリード転送制御部が所
定の時間的周期で第２のパラレル入力シリアル出力の変
換レジスタから第１のシリアル入力パラレル出力変換レ
ジスタにデータをシリアル転送するように制御し、ＣＰ
Ｕは第１のシリアル入力パラレル出力変換レジスタに対
してリードサイクルを実行することで入力ポートのデー
タが読み込む。
【００１２】
【実施例】以下、本発明の一実施例のマイクロコンピュ
ータ制御装置について図面を参照しながら説明する。図
１は本発明の一実施例のマイクロコンピュータ制御装置
の構成をブロック図で示す。なお、図３に示した従来例
と同一の構成要素には同一番号を付して説明を省略す
る。９はＣＰＵ基板１上のＰ／Ｓレジスタ６Ｘとポート
基板８上のＳ／Ｐレジスタ７Ｙ間におけるデータのシリ
アル転送を制御するシリアルライト転送制御部である。
１０はポート基板８上のＰ／Ｓレジスタ６ＹとＣＰＵ基
板１上のＳ／Ｐレジスタ７Ｘ間におけるデータのシリア
ル転送を制御するシリアルリード転送制御部である。
ータ制御装置について図面を参照しながら説明する。図
１は本発明の一実施例のマイクロコンピュータ制御装置
の構成をブロック図で示す。なお、図３に示した従来例
と同一の構成要素には同一番号を付して説明を省略す
る。９はＣＰＵ基板１上のＰ／Ｓレジスタ６Ｘとポート
基板８上のＳ／Ｐレジスタ７Ｙ間におけるデータのシリ
アル転送を制御するシリアルライト転送制御部である。
１０はポート基板８上のＰ／Ｓレジスタ６ＹとＣＰＵ基
板１上のＳ／Ｐレジスタ７Ｘ間におけるデータのシリア
ル転送を制御するシリアルリード転送制御部である。
【００１３】以下、上記構成要素の相互関係と動作につ
いて説明する。まず、ＣＰＵ２から出力ポートに対して
データの書き込む場合について説明する。ＣＰＵ２がア
ドレスバスを通じてアドレス信号を送出する。アドレス
デコーダ４でアドレス信号をデコードし、デコード信号
１をアクティブとしてライト信号によりＰ／Ｓレジスタ
６Ｘにデータが書き込まれる。このとき、アドレスデコ
ーダ４はデコード信号３を出力してシリアルライト転送
制御部９が動作する。シリアル転送クロック信号ＳＣＬ
Ｋ１がＰ／Ｓレジスタ６Ｘに送出されるとともに、セレ
クト信号１によって選択されるＳ／Ｐレジスタ７ＹにＳ
ＣＬＫ１とは位相が１８０度異なるシリアル転送クロッ
クＮＳＣＬＫ１が送出される。ＣＰＵ２からＰ／Ｓレジ
スタ６Ｘに書き込まれた複数ビットのデータはＳＣＬＫ
１に同期して１ビットずつＳ／Ｐレジスタ７Ｙに転送さ
れる。
いて説明する。まず、ＣＰＵ２から出力ポートに対して
データの書き込む場合について説明する。ＣＰＵ２がア
ドレスバスを通じてアドレス信号を送出する。アドレス
デコーダ４でアドレス信号をデコードし、デコード信号
１をアクティブとしてライト信号によりＰ／Ｓレジスタ
６Ｘにデータが書き込まれる。このとき、アドレスデコ
ーダ４はデコード信号３を出力してシリアルライト転送
制御部９が動作する。シリアル転送クロック信号ＳＣＬ
Ｋ１がＰ／Ｓレジスタ６Ｘに送出されるとともに、セレ
クト信号１によって選択されるＳ／Ｐレジスタ７ＹにＳ
ＣＬＫ１とは位相が１８０度異なるシリアル転送クロッ
クＮＳＣＬＫ１が送出される。ＣＰＵ２からＰ／Ｓレジ
スタ６Ｘに書き込まれた複数ビットのデータはＳＣＬＫ
１に同期して１ビットずつＳ／Ｐレジスタ７Ｙに転送さ
れる。
【００１４】Ｓ／Ｐレジスタ７Ｙに転送されてきたデー
タ（シリアル転送データ１）はＮＳＣＬＫ１に同期して
１ビットずつ取り込まれ、ＣＰＵ２が設定したビット数
のデータ転送が完了すると、シリアルライト転送制御部
９からラッチ信号１を出力してＳ／Ｐレジスタ７Ｙに出
力ポートのデータが設定される。このようにＣＰＵ２か
ら出力ポートに対してデータの書き込む場合は従来例の
説明で述べた内容と同じで、ＣＰＵが関与する処理は１
ライトサイクルである。従来例と唯一異なる点は、図３
に示した従来例におけるシリアル転送制御部５はＣＰＵ
２から出力ポートに対してデータの書き込みを行う場合
の制御と、ＣＰＵ２が入力ポートのデータの読み込みを
行う場合の制御とを行うが、図１に示した本実施例のシ
リアルライト転送制御部９はＣＰＵ２から出力ポートに
対してデータの書き込む制御のみを行う点である。
タ（シリアル転送データ１）はＮＳＣＬＫ１に同期して
１ビットずつ取り込まれ、ＣＰＵ２が設定したビット数
のデータ転送が完了すると、シリアルライト転送制御部
９からラッチ信号１を出力してＳ／Ｐレジスタ７Ｙに出
力ポートのデータが設定される。このようにＣＰＵ２か
ら出力ポートに対してデータの書き込む場合は従来例の
説明で述べた内容と同じで、ＣＰＵが関与する処理は１
ライトサイクルである。従来例と唯一異なる点は、図３
に示した従来例におけるシリアル転送制御部５はＣＰＵ
２から出力ポートに対してデータの書き込みを行う場合
の制御と、ＣＰＵ２が入力ポートのデータの読み込みを
行う場合の制御とを行うが、図１に示した本実施例のシ
リアルライト転送制御部９はＣＰＵ２から出力ポートに
対してデータの書き込む制御のみを行う点である。
【００１５】つぎに、ＣＰＵ２が入力ポートのデータを
読み込む場合について説明する。シリアルリード転送制
御部１０はポート基板８上のＰ／Ｓレジスタ６Ｙに接続
される入力ポートのデータを所定の時間的周期でＣＰＵ
基板１上のＳ／Ｐレジスタ７Ｘにデータをシリアル転送
する。その動作は、まず、セレクト信号２によって選択
されるＰ／Ｓレジスタ６Ｙに、ロード信号がアクティブ
になることで入力ポートのデータがロードされる。そし
て、シリアル転送クロック信号ＳＣＬＫ２がＰ／Ｓレジ
スタ６Ｙに送出されるとともに、ＳＣＬＫ２とは位相が
１８０度異なるシリアル転送クロック信号ＮＳＣＬＫ２
がＳ／Ｐレジスタ７Ｘに送出される。Ｐ／Ｓレジスタ６
Ｙにロードされた入力ポートのデータはＳＣＬＫ２に同
期して１ビットずつＳ／Ｐレジスタ７Ｘに転送される。
読み込む場合について説明する。シリアルリード転送制
御部１０はポート基板８上のＰ／Ｓレジスタ６Ｙに接続
される入力ポートのデータを所定の時間的周期でＣＰＵ
基板１上のＳ／Ｐレジスタ７Ｘにデータをシリアル転送
する。その動作は、まず、セレクト信号２によって選択
されるＰ／Ｓレジスタ６Ｙに、ロード信号がアクティブ
になることで入力ポートのデータがロードされる。そし
て、シリアル転送クロック信号ＳＣＬＫ２がＰ／Ｓレジ
スタ６Ｙに送出されるとともに、ＳＣＬＫ２とは位相が
１８０度異なるシリアル転送クロック信号ＮＳＣＬＫ２
がＳ／Ｐレジスタ７Ｘに送出される。Ｐ／Ｓレジスタ６
Ｙにロードされた入力ポートのデータはＳＣＬＫ２に同
期して１ビットずつＳ／Ｐレジスタ７Ｘに転送される。
【００１６】Ｓ／Ｐレジスタ７Ｘに転送されてきたデー
タ（シリアル転送データ２）はＮＳＣＬＫ２に同期して
１ビットずつ取り込まれ、Ｐ／Ｓレジスタ６Ｙにロード
されたビット数のデータ転送が完了すると、シリアルリ
ード転送制御部１０からラッチ信号２が出力されてＳ／
Ｐレジスタ７Ｘに入力ポートのデータが設定される。し
たがって、ＣＰＵ２はＳ／Ｐレジスタ７Ｘのアドレスに
対してリードサイクルを実行すれば、アドレスデコーダ
４の出力であるデコード信号２がアクティブとなり、リ
ード信号によってＳ／Ｐレジスタ７Ｘへシリアルリード
転送制御部１０によって転送された入力ポートのデータ
をデータバスを介して読み込むことができる。一般にＣ
ＰＵが入力ポートのデータを読み込むタイミングは、ソ
フトウエアのタイムシェアリングによって管理されてい
る。
タ（シリアル転送データ２）はＮＳＣＬＫ２に同期して
１ビットずつ取り込まれ、Ｐ／Ｓレジスタ６Ｙにロード
されたビット数のデータ転送が完了すると、シリアルリ
ード転送制御部１０からラッチ信号２が出力されてＳ／
Ｐレジスタ７Ｘに入力ポートのデータが設定される。し
たがって、ＣＰＵ２はＳ／Ｐレジスタ７Ｘのアドレスに
対してリードサイクルを実行すれば、アドレスデコーダ
４の出力であるデコード信号２がアクティブとなり、リ
ード信号によってＳ／Ｐレジスタ７Ｘへシリアルリード
転送制御部１０によって転送された入力ポートのデータ
をデータバスを介して読み込むことができる。一般にＣ
ＰＵが入力ポートのデータを読み込むタイミングは、ソ
フトウエアのタイムシェアリングによって管理されてい
る。
【００１７】言い替えれば、所定の時間的周期で入力ポ
ートのデータの読み込みを行っている。したがって、上
述したように、シリアルリード転送制御部１０がＣＰＵ
１にかわって所定の時間的周期で連続的に入力ポートの
データをＣＰＵ基板１上のＳ／Ｐレジスタ７Ｘに転送す
るので、従来例においてはシリアル転送を行わない場合
に比べて従来例ではＣＰＵの処理に１ライトサイクル
（または１リードサイクル）余分に必要であったが、本
実施例においては入力ポートのデータを読み込む場合も
シリアル転送を行わない場合と同様にＣＰＵの処理は１
リードサイクルで済む。
ートのデータの読み込みを行っている。したがって、上
述したように、シリアルリード転送制御部１０がＣＰＵ
１にかわって所定の時間的周期で連続的に入力ポートの
データをＣＰＵ基板１上のＳ／Ｐレジスタ７Ｘに転送す
るので、従来例においてはシリアル転送を行わない場合
に比べて従来例ではＣＰＵの処理に１ライトサイクル
（または１リードサイクル）余分に必要であったが、本
実施例においては入力ポートのデータを読み込む場合も
シリアル転送を行わない場合と同様にＣＰＵの処理は１
リードサイクルで済む。
【００１８】図１に示した実施例では、出力ポート、入
力ポートはおのおの１ブロックしかないが、装置が複雑
化すると当然出力ポート、入力ポートの数も増加し、そ
れら出力ポート、入力ポートはデータバスのビット数以
下ごとにブロック分割され、複数の出力ポート、入力ポ
ートのブロックにそれぞれアドレスが割り付けられる。
おのおののブロックにＰ／ＳレジスタまたはＳ／Ｐレジ
スタを一つずつ有し、ＣＰＵ基板１上にもおのおのに対
応するＰ／ＳレジスタまたはＳ／Ｐレジスタが設けら
れ、おのおののＰ／Ｓレジスタ、Ｓ／Ｐレジスタに固有
のセレクト信号、ラッチ信号などをシリアルライト転送
制御部９またはシリアルリード転送制御部１０より送出
し、ＣＰＵが指定するアドレスの出力ポート、入力ポー
トのブロックとシリアル転送が行えるように構成され
る。この場合、シリアルリード転送制御部１０は、複数
のブロックの入力ポートのデータをそれぞれのブロック
に対応するＣＰＵ基板１上のＳ／Ｐレジスタにデータの
シリアル転送を所定の時間的周期で連続的に行うように
構成される。したがって、入力ポートのブロックが複雑
になっても、読み込みたい入力ポートのブロックのアド
レスに対してリードサイクルを実行するだけでよいの
で、シリアル転送を行わない場合と同様に１リードサイ
クルで所望するアドレスの入力ポートのデータを読み込
むことができ、従来例のようにＣＰＵに余分な負担をか
けなくて済む。
力ポートはおのおの１ブロックしかないが、装置が複雑
化すると当然出力ポート、入力ポートの数も増加し、そ
れら出力ポート、入力ポートはデータバスのビット数以
下ごとにブロック分割され、複数の出力ポート、入力ポ
ートのブロックにそれぞれアドレスが割り付けられる。
おのおののブロックにＰ／ＳレジスタまたはＳ／Ｐレジ
スタを一つずつ有し、ＣＰＵ基板１上にもおのおのに対
応するＰ／ＳレジスタまたはＳ／Ｐレジスタが設けら
れ、おのおののＰ／Ｓレジスタ、Ｓ／Ｐレジスタに固有
のセレクト信号、ラッチ信号などをシリアルライト転送
制御部９またはシリアルリード転送制御部１０より送出
し、ＣＰＵが指定するアドレスの出力ポート、入力ポー
トのブロックとシリアル転送が行えるように構成され
る。この場合、シリアルリード転送制御部１０は、複数
のブロックの入力ポートのデータをそれぞれのブロック
に対応するＣＰＵ基板１上のＳ／Ｐレジスタにデータの
シリアル転送を所定の時間的周期で連続的に行うように
構成される。したがって、入力ポートのブロックが複雑
になっても、読み込みたい入力ポートのブロックのアド
レスに対してリードサイクルを実行するだけでよいの
で、シリアル転送を行わない場合と同様に１リードサイ
クルで所望するアドレスの入力ポートのデータを読み込
むことができ、従来例のようにＣＰＵに余分な負担をか
けなくて済む。
【００１９】以上のように本発明の実施例のマイクロコ
ンピュータ制御装置によれば、ＣＰＵのパラレルデータ
をシリアル転送制御するシリアルライト制御部と、入力
パラレルデータをＣＰＵにシリアル転送制御するシリア
ルリード制御部とを設け、シリアルリード制御部は周期
的に第２のパラレル入力シリアル変換レジスタのパラレ
ル入力を第１のシリアル入力パラレル出力変換レジスタ
にシリアル転送制御し、ＣＰＵはそれを１リードサイク
ルで読み込むにしたことにより、ＣＰＵのデーダ出力は
通常通りに１ライトサイクルで実行されるのみならず、
ＣＰＵのデータ読み込みが従来の２サイクルから１リー
ドサイクルのみで済み、ＣＰＵの処理負担が軽減され
る。
ンピュータ制御装置によれば、ＣＰＵのパラレルデータ
をシリアル転送制御するシリアルライト制御部と、入力
パラレルデータをＣＰＵにシリアル転送制御するシリア
ルリード制御部とを設け、シリアルリード制御部は周期
的に第２のパラレル入力シリアル変換レジスタのパラレ
ル入力を第１のシリアル入力パラレル出力変換レジスタ
にシリアル転送制御し、ＣＰＵはそれを１リードサイク
ルで読み込むにしたことにより、ＣＰＵのデーダ出力は
通常通りに１ライトサイクルで実行されるのみならず、
ＣＰＵのデータ読み込みが従来の２サイクルから１リー
ドサイクルのみで済み、ＣＰＵの処理負担が軽減され
る。
【００２０】
【発明の効果】以上の実施例から明かなように、本発明
は外部機器のデータを入力する複数の入力ポートと、前
記外部機器にデータを出力する複数の出力ポートと、マ
イクロコンピュータと、前記マイクロコンピュータを搭
載する基板上に、第１のパラレル入力シリアル出力変換
レジスタと、第１のシリアル入力パラレル出力変換レジ
スタとを備え、前記入力ポートおよび前記出力ポートを
搭載するポート基板上に、第２のパラレル入力シリアル
出力変換レジスタと、第２のシリアル入力パラレル出力
変換レジスタとを備え、前記マイクロコンピュータのデ
ータを前記第１のパラレル入力シリアル出力変換レジス
タから前記第２のシリアル入力パラレル出力変換レジス
タにシリアル転送して前記出力ポートにデータを出力
し、前記入力ポートのデータを前記第２のパラレル入力
シリアル出力変換レジスタから前記第１のシリアル入力
パラレル出力変換レジスタにシリアル転送して前記マイ
クロコンピュータに取り込んで、前記外部機器の動作を
制御するマイクロコンピュータ制御装置において、前記
第１のパラレル入力シリアル出力変換レジスタと前記第
２のシリアル入力パラレル出力変換レジスタ間のシリア
ル転送を制御するシリアルライト転送制御部と、前記第
２のパラレル入力シリアル出力変換レジスタと前記第１
のシリアル入力パラレル出力変換レジスタ間のシリアル
転送を制御するシリアルライト転送制御部とを備え、前
記シリアルライト転送制御部は前記マイクロコンピュー
タの処理が少なくとも１サイクル関与し、前記シリアル
リード制御部は前記マイクロコンピュータの処理が１サ
イクルも関与せずに所定周期でデータのシリアル転送を
制御するようにしたマイクロコンピュータ制御装置とす
ることにより、従来のマイクロコンピュータ制御装置に
比べて、装置内でのデータ転送におけるＣＰＵの処理負
担が低減できる。
は外部機器のデータを入力する複数の入力ポートと、前
記外部機器にデータを出力する複数の出力ポートと、マ
イクロコンピュータと、前記マイクロコンピュータを搭
載する基板上に、第１のパラレル入力シリアル出力変換
レジスタと、第１のシリアル入力パラレル出力変換レジ
スタとを備え、前記入力ポートおよび前記出力ポートを
搭載するポート基板上に、第２のパラレル入力シリアル
出力変換レジスタと、第２のシリアル入力パラレル出力
変換レジスタとを備え、前記マイクロコンピュータのデ
ータを前記第１のパラレル入力シリアル出力変換レジス
タから前記第２のシリアル入力パラレル出力変換レジス
タにシリアル転送して前記出力ポートにデータを出力
し、前記入力ポートのデータを前記第２のパラレル入力
シリアル出力変換レジスタから前記第１のシリアル入力
パラレル出力変換レジスタにシリアル転送して前記マイ
クロコンピュータに取り込んで、前記外部機器の動作を
制御するマイクロコンピュータ制御装置において、前記
第１のパラレル入力シリアル出力変換レジスタと前記第
２のシリアル入力パラレル出力変換レジスタ間のシリア
ル転送を制御するシリアルライト転送制御部と、前記第
２のパラレル入力シリアル出力変換レジスタと前記第１
のシリアル入力パラレル出力変換レジスタ間のシリアル
転送を制御するシリアルライト転送制御部とを備え、前
記シリアルライト転送制御部は前記マイクロコンピュー
タの処理が少なくとも１サイクル関与し、前記シリアル
リード制御部は前記マイクロコンピュータの処理が１サ
イクルも関与せずに所定周期でデータのシリアル転送を
制御するようにしたマイクロコンピュータ制御装置とす
ることにより、従来のマイクロコンピュータ制御装置に
比べて、装置内でのデータ転送におけるＣＰＵの処理負
担が低減できる。
【図１】本発明の一実施例のマイクロコンピュータ制御
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】ＣＰＵのライトサイクル、リードサイクルを示
すタイミングチャート
すタイミングチャート
【図３】従来のマイクロコンピュータ制御装置の構成を
示すブロック図
示すブロック図
１ ＣＰＵを搭載した基板 ２ マイクロコンピュータ ６Ｘ 第１のパラレル入力シリアル出力変換レジスタ ６Ｙ 第２のパラレル入力シリアル出力変換レジスタ ７Ｘ 第１のシリアル入力パラレル出力変換レジスタ ７Ｙ 第２のシリアル入力パラレル出力変換レジスタ ８ ポート基板 ９ シリアルライト転送制御部 １０ シリアルリード転送制御部
Claims (1)
- 【請求項１】 外部機器のデータを入力する複数の入力
ポートと、前記外部機器にデータを出力する複数の出力
ポートと、マイクロコンピュータと、前記マイクロコン
ピュータを搭載する基板上に、第１のパラレル入力シリ
アル出力変換レジスタと、第１のシリアル入力パラレル
出力変換レジスタとを備え、前記入力ポートおよび前記
出力ポートを搭載するポート基板上に、第２のパラレル
入力シリアル出力変換レジスタと、第２のシリアル入力
パラレル出力変換レジスタとを備え、前記マイクロコン
ピュータのデータを前記第１のパラレル入力シリアル出
力変換レジスタから前記第２のシリアル入力パラレル出
力変換レジスタにシリアル転送して前記出力ポートにデ
ータを出力し、前記入力ポートのデータを前記第２のパ
ラレル入力シリアル出力変換レジスタから前記第１のシ
リアル入力パラレル出力変換レジスタにシリアル転送し
て前記マイクロコンピュータに取り込んで、前記外部機
器の動作を制御するマイクロコンピュータ制御装置にお
いて、前記第１のパラレル入力シリアル出力変換レジス
タと前記第２のシリアル入力パラレル出力変換レジスタ
間のシリアル転送を制御するシリアルライト転送制御部
と、前記第２のパラレル入力シリアル出力変換レジスタ
と前記第１のシリアル入力パラレル出力変換レジスタ間
のシリアル転送を制御するシリアルライト転送制御部と
を備え、前記シリアルライト転送制御部は前記マイクロ
コンピュータの処理が少なくとも１サイクル関与し、前
記シリアルリード制御部は前記マイクロコンピュータの
処理が１サイクルも関与せずに所定周期でデータのシリ
アル転送を制御するようにしたマイクロコンピュータ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022384A JPH05225115A (ja) | 1992-02-07 | 1992-02-07 | マイクロコンピュータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022384A JPH05225115A (ja) | 1992-02-07 | 1992-02-07 | マイクロコンピュータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225115A true JPH05225115A (ja) | 1993-09-03 |
Family
ID=12081164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022384A Pending JPH05225115A (ja) | 1992-02-07 | 1992-02-07 | マイクロコンピュータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003062279A (ja) * | 2001-08-29 | 2003-03-04 | Fuji Shoji:Kk | 遊技機 |
-
1992
- 1992-02-07 JP JP4022384A patent/JPH05225115A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003062279A (ja) * | 2001-08-29 | 2003-03-04 | Fuji Shoji:Kk | 遊技機 |
| JP4703916B2 (ja) * | 2001-08-29 | 2011-06-15 | 株式会社藤商事 | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |