JPH02141857A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相互に入出力データのビット構成が異なるデ
ータを取扱う複数個のデータ処理装置を共通バスに接続
して成るデータ処理システムにおけるデータの配列構造
の変換技術に関し、例えば８０系ＣＰＵ　（セントラル
・プロセッシング・ユニット）のような８ビツトＣＰＵ
と６８０００系ＣＰＵのような１６ビツトＣＰＵとを含
むデータ処理システムに適用して有効な技術に関するも
のである。

〔従来技術〕

８０系ＣＰＵのような８ビツトＣＰＵや６８０、ＯＯ系
ＣＰＵのような１６ビツトＣＰＵを所謂ＶＭＥ　（パー
サ・モジュール・ユーロカード）バスのような共通バス
もしくはシステムバスに接続して所定のデータ処理シス
テムを構成することにより、双方のＣＰｔＪが夫々保有
するハードウェアやソフトウェア的な資産を有効利用す
ることができる。このとき、８０系ＣＰＵが、共通バス
に接続されているメモリなどから１６ビツトデータを読
み込んだり書き込んだりするとき、８０系ＣＰＵは、バ
イト単位（８ピット単位）で１６ビツトのデータを入出
力することができる。このとき、例えば８０系ＣＰＵは
最下位アドレスビットの「０」に応じて下位バイトデー
タを、そして最下位アドレスビットの「１」に応じて上
位バイトデータを入出力する。ところで、８０系ＣＰＵ
が規定する上位／下位バイトデータの概念は当該８０系
ＣＰＵがシステムの内外で接続されるローカルシスムや
外部のシステムのような他のシステムに統一的に適用さ
れる概念とされている。このため、８０系ＣＰＵが共通
バスに対して規定する上位／下位バイトの概念は、６８
０００系ＣＰＵが規定する概念と相違されることがあり
、そのような場合には、共通バス上における１６ビツト
データの上位バイトと下位バイトとの認識を双方のＣＰ
Ｕで共通化しておかなければ、共有メモリなどのデータ
を双方のＣＰＵが有効に利用することができなくなる。

即ち、６８０００系ＣＰＵによってアクセスされる上記
メモリ上のデータを８０系ＣＰＵが同じアドレスでアク
セスするとき、８０系ＣＰＵは正規のデータ配列に対し
て上位バイトと下位バイトが入れ代わったデータをアク
セスすることになる。これを解消するには、８０系ＣＰ
Ｕが特定のメモリなどをアクセスするとき、１６ビツト
のリードデータやライトデータを一旦適当な内部レジス
タに蓄え、そのデータに対し、ソフトウェアを介してバ
イト単位で上位／下位を入れ替えるような処理を行うこ
とができる。

尚、取扱うべきデータが８ビツトデータであるのか１６
ビツトデータであるのかを識別する回路を持ったデータ
処理装置について記載されたものとしては例えば特願昭
６２−９８０１号がある。

〔発明が解決しようとする課題〕

しかしながら、共通バスとの間で入出力するデータの上
位／下位バイトの配列構造をソフトウェア的な手段で変
換すると、そのためのプログラムの実行時間に応じてデ
ータ転送などの処理時間が長くかかり、データ処理効率
が低下するという問題点のあることが本発明者によって
明らかにされた。

本発明の目的は、相互に入出力データのビット構造が異
なる複個のデータ処理装置による共通バスとの間で入出
力するデータの配列構造を整合させるための処理時間を
短縮することができるデータ処理システムを提供するこ
とにある。

さらに本発明の別の目的は、複数個のデータ処理装置相
互間の機能の相違に応じて、データ配列構造変換の仕方
に汎用性をもたせることのできるデータ処理システムを
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、相互に入出力データのビット構造が異なる複
数個のデータ処理装置例えば８ビツトＣＰＵ及び１６ビ
ツトＣＰＵと、それらデータ処理装置によって共通に利
用されるメモリボードなどの周辺装置とを、共通バスで
結んだデータ処理システムにおいて、上記−のデータ処
理装置と共通バスとのインタフェース部分に、当該一の
データ処理装置が共通バスとやりとりするデータの配列
構造を、他のデータ処理装置が共通バスとやりとりする
データの配列構造に整合させるためのデータ配列構造変
換手段を設けるものである。

上記データ配列構造変換手段によるデータの配列変換の
仕方は相手側である他のデータ処理装置が共通バスとや
りとりするデータの配列構造との関係によって決定され
るから、当該他のデータ処理装置の機能に応じてデータ
の配列構造変換の仕−方に汎用性をもたせるには、デー
タ配列構造の変換の仕方を上記−のデータ処理装置にて
プログラマブルに制御するための制御レジスタを設けて
おくとよい。

〔作　用〕

上記した手段によれば、データ配列構造変換手段は、−
のデータ処理装置と共通バスとがデータをやりとりする
とき、そのやりとりによってデータをビットもしくはバ
イトなどを単位に分配するようにしてデータの配列構造
を変換するから、共通バス上におけるデータの配列構造
をソフトウェア的な手段で変換しなくても済むように作
用し、これによって、複数個のデータ処理装置が共通バ
スとの間でやりとりするデータの配列構造を整合させる
ための処理時間を短縮することを達成するものである。

〔実施例〕

第２図には本発明の一実施例である１６ビツトのデータ
処理システムが示される。

本実施例における１６ビツトデータ処理システム１は、
特に制限されないが、６８０００系ＣＰＵのような１６
ビツトＣＰＵ７を含む１６ビツトＣＰＵボード２を中心
にメモリボード３のような周辺装置などがシステムバス
４に共通接続されて構成される。尚、上記システムバス
４は、所謂ｖＭＥバスのようなｅＡｌバスとされる。こ
の１６ビツトデータ処理システム１は、８ビツトのデー
タ処理システム５とインタフェースされ、当該システム
５で処理されたデータが１６ビツトデータ処理システム
１に、そして、１６ビツトデータ処理システム１で処理
されたデータが８ビツトのデータ処理システム５に転送
可能とされている。斯るシステム間のインタフェースな
どのために、１６ビツトデータ処理システム１は、上記
システムバス４に結合された８ビツトＣＰＵボード６を
含む。

この８ビｙ　トＣＰＵボード６は、８０系ＣＰＵのよう
な８ビツトＣＰＵ１２を中心に、８ビツトデータ処理シ
ステム５とのインタフェースのための夫々図示しない通
信用コントローラ、ディスク用コントローラ、又はダイ
レクト・メモリ・アクセス・コントローラなどを備える
と共に、上記メモリボード３や８ビツトデータ処理シス
テム５がら得たデータを処理するための図示しない回路
モジュールを有する。このようなシステムにおいて上記
メモリボード３は、８ビツトＣＰＵ１２と１６ビツトＣ
ＰＵＴの双方からアクセスされることになる。

第１図には上記１６ビツトデータ処理システム１の詳細
な一例が示される。

上記システムバス４は、特に制限されないが、１６ビツ
トのデータＤ０〜Ｄｉｓ、２３ビツトのア号ＬＤＳ、上
位データストローブ信号ＵＤＳ、図示しないアドレスス
トローブ信号などに応ずる各種信号線を含む。８ビツト
ＣＰＵボード６は、アドレス信号Ａ工〜Ａ１．を出力す
ると共に、下位８ビツトのデータＤ０〜Ｄ７及び上位８
ビツトのデータＤ８〜Ｄ０．を入出力し、さらにデータ
ストローブ信号ＬＤＳ、ＵＤＳなどのバス制御信号を出
力する。１６ビツトＣＰＵボード２は、アドレス信号Ａ
ｉ〜Ａ、３を出力すると共に、１６ビツトのデータＤ０
〜Ｄ工、を入出力し、さらにデータストローブ信号ＬＤ
Ｓ、ＵＤＳなどのバス制御信号を出力する。上記メモリ
ボード３は、特に制限されないが、システムバス４にお
ける下位８ビツトのデータＤ０〜Ｄ７に対応されるメモ
リ１０と、上位８ビツトのデータＤ、〜Ｄ１．に対応さ
れるメモリ１１とを有し、夫々には、共通のアドレス信
号Ａ１〜Ａ　１５が供給される。上記メモリ１０．１１
に対する動作選択は上記データストローブ信号ＬＤＳ。

ＵＤＳや図示しないアドレスストローブ信号を用いて行
われるようになっている。

１６ビツトＣＰＵボード２によるメモリボード３のアク
セスは１６ビツト単位で行われるが、８ビツトＣＰＵボ
ード６に含まれる８ビットＣＰＵ１２は、１６ビツトの
データＤ０〜Ｄ１ｓをバイト単位で入出力することにな
る。

ここで、８ビツトＣＰＵ１２の１６ビツトデータに対す
る上位／下位バイトの概念は、８ビツトＣＰＵボード６
の内部回路モジュールや外部の８ビツトデータ処理シス
テム５において統一され、例えば、８ビツトＣＰＵ１２
は、第３図に示されるように最下位アドレスビットが八
〇＝０のとき入出力される８ビツトデータを下位バイト
データとみなし、また、最下位アドレスビットがＡ０＝
１のとき入出力される８ビツトデータを上位バイトデー
タとみなす。これに対し、１６ビツトＣＰＵボード２に
含まれる図示しない１６ビツトＣＰＵのバイトオペレー
ションにおいては、第３図に示されるように最下位アド
レスビットのＡ０＝１に呼応して下位データストローブ
信号ＬＤＳがアサートされることにより入出力される８
ビツトデータを下位バイトデータとみなし、また、最下
位アドレスビットの八〇＝０に呼応して上位データスト
ローブ信号ＵＤＳがアサートされることにより入出力さ
れる８ビツトデータを上位バイトデータとみなす。この
ため、システムバス４との間でやりとりするデータＤ、
〜Ｄ７とり、〜Ｄ１．に対する上位／下位バイトの認識
を８ビツトＣＰＵ１２と１６ビツトＣＰＵ７との間で共
通化しておかなければ、１６ビツトＣＰＵＴによってア
クセスされる上記メモリボード３のデータを８ビツトＣ
ＰＵ１２が同じアドレスでアクセスしても、８ビツトＣ
ＰＵＩ　２は１６ビツトデータ処理システム１における
正規のデータ前列に対して上位バイトと下位バイトが入
れ代わったデータをアクセスすることになる。

そこで、システムバス４との間でやりとりするデータＤ
０〜Ｄ７とり、〜Ｄ、ｓに対する上位／下位バイトの認
識を８ビツトＣＰＵ１２と１６ビツトＣＰＵ７との間で
整合させるため、本実施例では第１図に示されるように
、８ビツトＣＰＵ１２とシステムバス４との間で、デー
タＤ０〜Ｄ７の入出力を行うデータ入出カバソファ１３
並びにデータＤ、〜Ｄ□５の入出力を行うデータ入出カ
バソファｔＪＤｓ、ＬＤＳを出力するためのストローブ
信号生成回路１５とを備え、さらに上記データ入出カバ
ソファ１３．１４の動作を切り換え制御するため、８ビ
ツトＣＰＵ１２の制御によりコントロールビットＣＢが
設定されるコントロールレジスタ１６と、このコントロ
ールレジスタ１６から出力されるコントロールビットＣ
Ｂと８ビツトＣＰＵ１２から出力される最下位アドレス
ビットＡ。とを２人力して排他的論理和を採る排他的論
理和ゲート１７とが設けられている。この排他的論理和
ゲート１７の出力はデータ入出カバソファ１４の動作選
択端子に供給され、また、排他的論理和ゲート１７の出
力はインバータ１８を介してデータ入出カバソファ１３
の動作選択端子に供給される。

上記データ入出カバソファ１３．１４は、その動作選択
端子に論理０の信号が供給されることに呼応してデータ
の入出力動作が可能とされる。上記排他的論理和ゲート
１７は、コントロールビットＣＢが論理１のとき最下位
アドレスビットＡ０の反転レベルを出力し、コントロー
ルビットＣＢが論理Ｏのとき最下位アドレスビットＡ０
の正転レベルを出力する。したがって、８ビツトＣＰＵ
Ｉが最下位アドレスビットＡ０＝０のときに入出力され
るバイトデータを下位バイトとみなして処理する論理構
造を持つなら、上記コントロールビットＣＢは論理１に
設定され、その逆の論理構造を持つ場合には論理Ｏに設
定される。

上記ストローブ信号生成回路１５は、データ入出カバソ
ファ１３．１４の動作切換制御に呼応して下位データス
トローブ信号ＬＤＳ、上位データストローブ信号ＵＤＳ
をアサートする。即ち、インバータ１８の出力が論理Ｏ
にされてデータ入出カバソファ１３の動作が選択される
ことに呼応して、下位データストローブ信号ＬＤＳをア
サートし、また、インバータ１８の出力が論理１にされ
てデータ入出カバソファ１４の動作が選択されることに
呼応して、上位データストローブ信号ＵＤローブ信号Ｌ
ＤＳ、ＵＤＳのアサートタイミングは、８ビツトＣＰＵ
Ｉ　２から出力されるタイミング信号ＤＳＴのアサート
期間に対応される。

次に本実施例によるデータの配列構造変換動作を説明す
る。

８ビツトＣＰＵＩが、最下位アドレスビットＡｏ＝ｏの
ときに入出力されるバイトデータを下位バイトとみなし
、最下位アドレスビットＡ０＝１のときに入出力される
バイトデータを上位バイトとみなして処理する論理構造
を持つ場合には、８ビツトＣＰＵ１２はコントロールレ
ジスタ１６に論理１のコントロールビットＣＢを設定す
る。これにより、８ビツトＣＰＵ１２がメモリボード３
に含まれるメモリ１０．１１をバイト単位でアクセスす
るとき、最下位アドレスビットＡ０が論理０のとき排他
的論理和ゲート１７の出力が論理１とされ、データ入出
力バッファ１３の入出力動作が選択されると共に下位デ
ータストローブ信号ＬＤＳが所定のタイミングでアサー
トされる。これによって８ビツトＣＰＵ１２はシステム
バス４との間でデータＤ０〜Ｄ７のやりとりが可能にな
り、このデータＤ。−Ｄ７を下位バイトとみなして処理
を行う。例えば８ビツトＣＰＵ１２がメモリボード３か
らデータをリード・アクセスする場合には、メモリ１０
からシステムバス４に読み出されたデータＤ、〜Ｄ７は
、８ビツトＣＰＵ１２にとって下位バイトデータとして
認識される。データＤ０〜Ｄ７に対するこの認識は１６
ビツトＣＰＵＴによる認識に整合される０次いで、最下
位アドレスビットＡ０が論理１にされると、排他的論理
和ゲート１７の出力が論理Ｏとされ、データ入出力バッ
ファ１４の入出力動作が選択されると共に上位データス
トローブ信号ＬＤＳが所定のタイミングでアサートされ
る。これによって８ビツトＣＰＵＩ２はシステムバス４
との間でデータＤ、〜Ｄ１．のやりとりが可能になり、
このデータＤ８〜Ｄ８．を上位バイトとみなして処理を
行う、データＤ８〜Ｄ２５に対するこの認識は１６ビツ
トＣＰＵ７による認識に整合される。したがって、ステ
ムバス４との間でやりとりするデータＤ。−Ｄ７とＤ０
〜Ｄ０、に対する上位／下位バイトの認識は、８ビツト
ＣＰＵ１２と１６ビツトＣＰＵ７との間で整合され、１
６ビツトＣＰＵ７によってアクセスされる上記メモリボ
ード３のデータを８ビツトＣＰＵＩ２が同じアドレスで
アクセスしても、８ビツトＣＰＵ１２は１６ビツトデー
タ処理システム１における正規のデータ配列に対して上
位バイトと下位バイトが入れ代わったデータをアクセス
することはなく、メモリボード３の１６ビツトデータを
８ビツトＣＰＵ１２と１６ビツトＣＰＵＴとの双方が有
効に利用することができる。

また、８ビツトＣＰＵ１２が、最下位アドレスビットＡ
０＝１のときに入出力されるバイトデータを下位バイト
とみなし、最下位アドレスビット八〇＝０のときに入出
力されるバイトデータを上位バイトとみなして処理する
論理構造を持つ場合には、８ビツトＣＰＵ１２はコント
ロールレジスタ１６に論理０のコントロールビットＣＢ
を設定する。これにより、８ビツトＣＰＵ１２がメモリ
ボード３に含まれるメモリ１０．１１をバイト単位でア
クセスするとき、最下位アドレスビットＡ。が論理１の
とき排他的論理和ゲート１７の出力が論理１とされ、デ
ータ入出力バッファ１３の入出力動作が選択されると共
に下位データストローブ信号ＬＤＳが所定のタイミング
でアサートされる。これによって８ビツトＣＰＵ１２は
システムバス４との間でデータＤ０〜Ｄ７のやりとりが
可能になり、このデータＤ０〜Ｄ７を下位バイトとみな
して処理を行う、データＤ０〜Ｄ７に対するこの認識は
１６ビツトＣＰＵボードによる認識に整合される０次い
で最下位アドレスビットＡ０が論理０にされると排他的
論理和ゲート１７の出力が論理０とされ、データ入出力
バッファ１４の入出力動作が選択されると共に上位デー
タストローブ信号ＵＤＳが所定のタイミングでアサート
される。これによって８ビツトＣＰＵ１２はシステムバ
ス４との間でデータＤ、〜Ｄよ、のやりとりが可能にな
り、このデータＤ、〜Ｄ４．を上位バイトとみなして処
理を行う。データＤ、〜Ｄｉｓに対するこの認識は１６
ビツトＣＰＵＴによる認識と整合する。

したがって、８０系ＣＰＵ１２が最下位アドレスビット
Ａ０との関係において認識する１６ビツトデータに対す
る上位／下位バイトの概念が上記とは逆の場合にも、デ
ータＤ０〜Ｄ７とり、〜Ｄ□に対する上位／下位バイト
の認識を、８ビツトＣＰＵ１２と１６ビツトＣＰｔＪ７
との間で整合させることができる。

上記実施例によれば以下の作用効果を得るものである。

（１）８ビツトＣＰＵ１２とシステムバス４とのインタ
フェース部分に、８ビツトＣＰＵ１２がシステムバス４
とやりとりするデータの配列構造を、１６ビツトＣＰＵ
Ｔがシステムバス４バスとやりとりするデータの配列構
造に整合させるための手段を有するから、システムバス
４上におけるデータの配列構造をソフトウェア的な手段
で変換するためのプログムを実行する必要がなくなり、
これによって、８ビツトＣＰｔＪ１２と１６ビツトｃｐ
Ｕ７がシステムバス４との間でやりとりするデータの配
列構造を整合させるための処理時間を短縮して、１６ビ
ツトデータ処理システム１に含まれるメモリ１０．１１
もしくはその格納データを８ビツトＣＰＵ１２と１６ビ
ツトＣＰＵの双方が有効にさらには効率的に利用するこ
とができる。

（２）上記作用効果より、データ転送などの処理時間が
短くなることにより、データ処理効率を全体的に向上さ
せることができる。

（３）１６ビツトＣＰＵと８ビツトＣＰＵによる１６ビ
ツトデータに対する上位／下位バイトの夫々の認識論理
に応じてコントロールレジスタ１６に対するコントロー
ルビットＣＢの設定値を変えることにより、データの配
列変換の仕方を任意に変更することができるから、外部
に接続される８ビツトデータ処理システム５や８ビツト
ＣＰＵＩ２における１６ビツトデータの上位／下位バイ
トの認識論理に応じてデータの配列構造変換の仕方に対
する汎用性を増すことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば上記実施例は８ビツトＣＰＵと１６ビツトＣＰＵ
を含む場合について説明したが、１６ビツトＣＰＵと３
２ビツトＣＰＵとを含むシステムにも第１図の構成を利
用することができる。また、システム上データの配列変
換態様を固定化してもよい場合には一方のＣＰＵによっ
てプログラマブルに設定可能なコントロールレジスタを
不要にすることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１６ビツトデータに
対するバイト単位のビッグエンデイアン／リトルエンデ
イアン、即ち下位バイトがデータ構造上右端にくるか左
端にくるかという観点に着目した例に適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、データの各ビットに対するビッグエンデイアン／リ
トルエンデイアン、即ち最下位ビットがデータ構造上右
端にくるか左端にくるかという観点に着目した場合のビ
ット配列の変換や、タグ付きデータのタグ位置のに関す
る配列変換などにも適用することができる。本発明は少
なくとも、相互に入出力データのビット構造が異なる複
数個のデータ処理装置と、それらデータ処理装置によっ
て共通に利用される周辺装置とを、共通バスで結んだ条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、−のデータ処理装置と共通バスとのインタフ
ェース部分に、当該一のデータ処理装置が共通バスとや
りとりするデータの配列構造を、他のデータ処理装置が
共通バスとやりとりするデータの配列構造に整合させる
ためのデータ配列構造変換手段を設けたから、共通バス
上におけるデータの配列構造をソフトウェア的な手段で
変換するためのプログムを実行する必要がなくなり、相
互に入出力データのビット構造が異なる複数個のデータ
処理装置が共通バスとの間でやりとりするデータの配列
構造を整合させるための処理時間を短縮することができ
、データ処理効率を全体的に向上させることができると
いう効果がある。

上記効果より、複数のデータ処理装置に共有されるメモ
リのような周辺装置やこれが保有するデータを個々のデ
ータ処理装置が有効にさらには効率的に利用することが
できるという効果を得る。

また、データ配列構造の変換の仕方を上記−のデータ処
理装置にてプログラマブルに制御するための制御レジス
タを設けておくことにより、他のデータ処理装置の機能
に応じてデータの配列構造変換の仕方に汎用性を持たせ
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である１６ビツトデータ処理
システムのブロック図、 第２図は１６ビツトのデータ処理システム及び８ビツト
データ処理システムのブロック図、第３図は８ビツトＣ
ＰＵと１６ビツトＣＰＵによる１６ビツトデータの上位
／下位バイトの認識の相違の一例を示す説明図である。 １・・・１６ビツトデータ処理システム、２・・・１６
ビツトＣＰＵボード、３・・・メモリボード、４・・・
システムバス、５・・・８ビツトデータ処理システム、
６・・・８ビツトＣＰＵボード、７・・・１６ビツトＣ
ＰＵ、１０．１１・１−１−リ、１２　・８ビツトＣＰ
Ｕ、１３．１４・・・データ入出力バッファ、１５・・
・ストローブ信号生成回路、１６・・・コントロールレ
ジスータ、ＬＤＳ・・・下位データストローブ信号、Ｕ
ＤＳ・・・上位データストローブ信号、Ａｏ・・・最下
位アドレスビット。

Claims (1)

1. 【特許請求の範囲】 １、相互に入出力データのビット構造が異なる複数個の
   データ処理装置と、それらデータ処理装置によって共通
   に利用される周辺装置とを、共通バスで結んだデータ処
   理システムにおいて、上記一のデータ処理装置と共通バ
   スとのインタフェース部分に、当該一のデータ処理装置
   が共通バスとやりとりするデータの配列構造を、他のデ
   ータ処理装置が共通バスとやりとりするデータの配列構
   造に整合させるためのデータ配列構造変換手段を設けた
   データ処理システム。 ２、上記データ配列構造変換手段による変換の仕方を上
   記一のデータ処理装置にてプログラマブルに制御するた
   めの制御レジスタを設けた請求項１記載のデータ処理シ
   ステム。 ３、上記共通バスのデータビット数が、上記一のデータ
   処理装置による入出力データビット数の整数倍とされる
   とき、上記データ配列構造変換手段は、上記一のデータ
   処理装置のデータ入出力端子に共通接続されると共に上
   記共通バスのデータ信号線に個別的に接続された、上記
   倍数に応ずる数のデータ入出力バッファを備えると共に
   、上記一のデータ処理装置が時分割でデータを入出力す
   る制御に基づいて上記データ入出力バッファの動作を切
   り換え制御する制御手段と、上記制御手段による切り換
   えの仕方を上記一のデータ処理装置にてプログラマブル
   に設定可能とする制御レジスタとを有するものである請
   求項１記載のデータ処理装置。