JPH11338818A

JPH11338818A - データ転送方法及び装置

Info

Publication number: JPH11338818A
Application number: JP14543298A
Authority: JP
Inventors: Yoko Nakabayashi; 洋子中林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-05-27
Filing date: 1998-05-27
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】異なるバスサイズのＣＰＵ間通信の場合、ソフ
トウェアでなくハードウェアでバスサイズ変換を行うこ
とにより通信の高速化を図る方法及び装置の提供。【解決手段】ＣＰＵ１のデータバスをバイト単位に分割
し、メモリからのデータバスを、複数の双方性バッファ
を介して順次分岐させていくことでメモリとＣＰＵ１の
データバス間を接続しアドレスの所定の下位ビット信号
により複数の双方向バッファの開閉を制御し、エンディ
アン変換回路は、前記エンディアン変換回路の双方のデ
ータバスの、バス接続を、ＣＰＵ間のエンディアン方式
の相違に応じて入れ換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置のデ
ータ転送技術に関し、特に情報処理装置において異なる
エンディアン方式のＣＰＵ間通信を高速化するデータ転
送方法及び装置に関する。

【０００２】

【従来の技術】図１８は、エンディアンの異なったＣＰ
Ｕのデータのメモリ上配置について説明するための図で
ある。

【０００３】エンディアン方式には、リトルエンディア
ンとビッグエンディアンの２つの方式がある。図１８に
おいて、各アルファベット１桁（４ビット）は１６進数
（ヘキサデシマル）の数（０〜Ｆ）を表す。図１８
（ａ）に示す２バイト長のデータをメモリに格納する
際、図１８（ｂ）に示すように、下位データ（下位バイ
トデータ；「ＢＢ」）をアドレスの低い方に、上位デー
タ（上位バイトデータ；「ＡＡ」）をアドレスの高い方
に格納する方式がリトルエンディアン方式であり、図１
８（ｃ）に示すように、下位データをアドレスの高い方
に、上位データをアドレスの低い方に格納する方式がビ
ッグエンディアン方式である。

【０００４】同様に、図１９（ａ）に示す４バイト長の
データをメモリに格納する際、図１９（ｂ）に示すよう
に、下位データをアドレスの低い方に格納する方式がリ
トルエンディアン方式であり、図１９（ｃ）に示すよう
に、下位データをアドレスの高い方に、上位データをア
ドレスの低い方に格納する方式がビッグエンディアンで
ある。

【０００５】次に図１５乃至図１７、図５乃至図９を参
照して、異なるエンディアン方式のＣＰＵ間通信につい
て説明する。

【０００６】図１６は、メモリ３を介した異なるエンデ
ィアン方式のＣＰＵ間通信を示す図であり、ＣＰＵ１と
ＣＰＵ２は異なるエンディアン方式である。ＣＰＵ１
は、データバス４〜７の４本のデータバスの接続が可能
である。１本のデータバスは８本（８ビット）のデータ
信号からなる。ＣＰＵ１は４バイト（３２ビット幅）の
データを１度に送受信可能である。

【０００７】またＣＰＵ２は、データバス８、９の接続
が可能であるため、２バイト（１６ビット幅）のデータ
を１度に送受信可能である。

【０００８】ＣＰＵ１でアクセスされるメモリ３のメモ
リ領域を図７に示す。ＣＰＵ１でのメモリ３のメモリ領
域は、アドレス１０００番地から始まるものとする。図
７は、１０００番地のデータはＢＢ、１００１番地のデ
ータはＡＡであることを示している。

【０００９】図７及び図１６を参照すると、ＣＰＵ１の
データバス６、７は未接続であるので、メモリ３におい
て、領域IIにデータは格納されていない。

【００１０】ＣＰＵ２でアクセスされるメモリ３のメモ
リ領域を図９に示す。ＣＰＵ２でのメモリ３のメモリ領
域はアドレス２０００番地から始まるものとする。

【００１１】図７、及び図９から分かるように、エンデ
ィアンの異なるＣＰＵ間通信ではデータが格納されるア
ドレスが２バイト列で反転する。

【００１２】同様に、図１５は、メモリ３を介したＣＰ
Ｕ間通信を示すものであり、ＣＰＵ１とＣＰＵ２は異な
るエンディアン方式である。ＣＰＵ１は、データバス４
〜７の４本のデータバスの接続が可能である。１本のデ
ータバスは８本のデータ信号からなり、ＣＰＵ１は４バ
イトのデータが１度に送受信可能である。またＣＰＵ２
もデータバス８〜１１の接続が可能であり、４バイトの
データが１度に送受信可能である。

【００１３】図５に、ＣＰＵ１でのメモリ３のメモリ領
域を示す。ＣＰＵ１でのメモリ３のメモリ領域はアドレ
ス１０００番地から始まるものとする。図５は、１００
０、１００１、１００２、１００３番地のデータが、Ａ
Ａ、ＢＢ、ＣＣ、ＤＤであることを示している。なお、
図５のデータバス８、９、１０、１１は、図１５のデー
タバス４、５、６、７に対応している。

【００１４】図６に、ＣＰＵ２でのメモリ３のメモリ領
域を示す。ＣＰＵ２でのメモリ３のメモリ領域はアドレ
ス２０００番地から始まるものとする。なお、図６のデ
ータバス２４、２５、２６、２７は、図１５のデータバ
ス８、９、１０、１１に対応している。

【００１５】図５、及び図６から分かるように、エンデ
ィアンの異なるＣＰＵ間通信ではデータが格納されるア
ドレスが４バイト列で反転する。

【００１６】このため図１５、図１６に示すようなメモ
リ３を介したＣＰＵ間通信の場合、ＣＰＵのエンディア
ン方式が異なると、データが格納されるアドレスが異な
る為、通信するＣＰＵのエンディアン方式に応じてデー
タ配置の入れ替えをハードウェアもしくはソフトウェア
処理で予め制御しておく必要がある。

【００１７】そして図１６に示す構成では、メモリ３を
介した異なるデータバスサイズのＣＰＵ間通信を示して
おり、ＣＰＵ１は４バイトのデータが１度に送受信可能
である。またＣＰＵ２はデータバス８、９の接続が可能
であるため２バイトのデータが１度に送受信可能であ
る。

【００１８】バスサイズの異なるＣＰＵ１とＣＰＵ２の
通信ではＣＰＵ１のデータバス６、７は未使用とされて
おり、図７に示すように、データバス４、５を使って転
送されるデータのデータ領域を領域Ｉ、データバス６、
７を使って転送されるデータのデータ領域を領域IIとす
ると、領域IIは使用されない。

【００１９】このためＣＰＵ１において有効なアドレス
値は１０００番地、１００１番地、１００４番地、１０
０５番地、…というように不連続になる。

【００２０】図１７は、メモリ３を介した異なるデータ
バスサイズのＣＰＵ間通信を示す図である。ＣＰＵ１は
４バイトのデータが１度に送受信可能である。またＣＰ
Ｕ２はデータバス８のみの接続が可能であるので１バイ
トのデータが１度に送受信可能である。

【００２１】バスサイズの異なるＣＰＵ１とＣＰＵ２の
通信ではＣＰＵ１のデータバス５〜７は未使用とされて
いる。図８に示すように、データバス４を使って転送さ
れるデータのデータ領域を領域Ｉ、データバス５〜７を
使って転送されるデータのデータ領域を領域II、III、I
Vとすると、領域II、III、IVは使用されない。

【００２２】このためＣＰＵ１において有効なアドレス
値は１０００番地、１００４番地、１００８番地、…と
いうように不連続になる。

【００２３】なお、エンディアン方式及びデータバスサ
イズが相違する装置間の従来のデータ転送装置として、
例えば特開平１０−２１２０７号公報には、エンディア
ン方式、データバスサイズが異なるＣＰＵ間でも通信を
可能とするＣＰＵ間通信装置として、第１ＣＰＵと、第
１ＣＰＵよりデータサイズが小さく、且つエンディアン
方式が前記第１のＣＰＵと異なる第２のＣＰＵと、前記
第１のＣＰＵのデータバスに接続されると共に、前記第
２のＣＰＵと同じデータバスサイズの第１の通信用デー
タバスに接続され、前記第１のＣＰＵがアクセスするア
ドレスに基づいて前記第１のＣＰＵのデータバスの各バ
イトと接続関係を制御するデータバスサイズ変換回路
と、前記第１の通信用データバスに接続されるととも
に、前記第１の通信用データバスと同じサイズの第２の
通信用データバスに接続され、前記第１の通信用データ
バスと前記第２の通信用データバスとの間でやりとりさ
れるデータの上位バイトと下位バイトとを入れ替えるエ
ンディアン変換回路と、前記第２の通信用データバスに
接続されると共に前記第２のＣＰＵのデータバスに接続
されたメモリを備え、データバスサイズ変換回路は、第
１のＣＰＵのデータバスの各バイト毎に設けられ、一方
の入出力端に第１のＣＰＵのデータバスのバイトが接続
され、他方の入出力端に第１の通信用データバスの所定
バイトが接続され、前記第１のＣＰＵがアクセスするア
ドレスに基づいて双方向バッファの開閉を制御する制御
回路を備えた構成が提案されている。

【００２４】

【発明が解決しようとする課題】上記したように、デー
タバスサイズの異なるＣＰＵ間での通信を行う場合、使
用するアドレスが不連続となるように、ソフトウェア
（ＣＰＵで実行される命令）にて制御する必要があっ
た。このため、ＣＰＵ間通信の高速化を困難としてい
た。

【００２５】また異なるエンディアン方式のＣＰＵ間通
信の場合、エンディアン変換のための回路構成が複雑な
ものとなっていた。

【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、異なるバスサイ
ズのＣＰＵ間通信の場合、ソフトウェアでなくハードウ
ェアでバスサイズ変換を行うことにより通信の高速化を
図るＣＰＵデータ転送方法及び装置を提供することにあ
る。

【００２７】また本発明の他の目的は、バスサイズの大
きいＣＰＵのデータバスを全て使用することでＣＰＵと
同じバスサイズの周辺装置との通信を効率化するデータ
転送方法及び装置を提供することにある。

【００２８】さらに、本発明の他の目的は、異なるエン
ディアン方式のＣＰＵ間通信の場合、エンディアン変換
を容易に制御可能とするデータ転送方法及び装置を提供
することにある。

【００２９】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１のＣＰＵと、前記第１のＣＰＵとエ
ンディアン方式の相違する第２のＣＰＵと、前記第１の
ＣＰＵ及び前記第２のＣＰＵからアクセスされるメモリ
と、を少なくとも備えた情報処理装置において、前記第
１のＣＰＵのデータバスと前記メモリとの間にエンディ
アン変換回路を備え、前記エンディアン変換回路は、前
記第１のＣＰＵ側から前記エンディアン変換回路に接続
するデータバスと、前記メモリと前記エンディアン変換
回路との間のデータバスとのデータ線の接続を、好まし
くはスイッチにより、前記第１、第２のＣＰＵのエンデ
ィアン方式の相違に応じて切り換える構成とされ、エン
ディアン方式の相違によらず、前記第１のＣＰＵにおい
て前記第２のＣＰＵが前記メモリに書き込んだデータ配
置と同じデータを読み出し可能としたものである。

【００３０】また、本発明は、第１のバスサイズのデー
タバスを有する第１のＣＰＵと、前記第１のサイズより
も小さい第２のバスサイズのデータバスを有する第２の
ＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵから
アクセスされるメモリと、を少なくとも備えた情報処理
装置において、前記第１のＣＰＵのデータバスを第２の
所定ビット幅単位に分割し、前記メモリから前記第２の
バスサイズのデータバスを、複数の双方性バッファを介
して前記第２のバスサイズの複数倍のデータバスに順次
分岐させていくことで前記メモリと前記第１のＣＰＵの
データバス間を接続し、前記第１のＣＰＵのアドレスの
所定の下位ビット信号により前記複数の双方向バッファ
の開閉を制御し、データバスのバスサイズの相違によら
ず、前記第１のＣＰＵでは連続したアドレスを用いて前
記メモリからデータの読み出しを可能としたものであ
る。

【００３１】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の一実施の形態は、図１を参照する
と、ＣＰＵ（１）と、ＣＰＵ（１）とエンディアン方式
の相違するＣＰＵ（４）と、ＣＰＵ（１）及びＣＰＵ
（４）からアクセスされるメモリ（７）と、を少なくと
も備え、ＣＰＵ（１）とメモリ（７）との間にエンディ
アン変換回路（３３）を備え、エンディアン変換回路
（３３）は、ＣＰＵ（１）側から該エンディアン変換回
路に接続するデータバス（８、９、１０、１１）と、メ
モリ（７）とエンディアン変換回路（３３）との間のデ
ータバス（１７、１８、１９、２０）との、データ線間
の接続を、スイッチ（３５）の設定により、ＣＰＵのエ
ンディアン方式の相違に応じて切り換え、エンディアン
方式の相違によらず、ＣＰＵ（１）においてＣＰＵ
（４）がメモリ（７）に書き込んだデータ配置と同じデ
ータを読み出し可能としたものである。

【００３２】また本発明の一実施の形態は、図１を参照
すると、第１のバスサイズのデータバスを有するＣＰＵ
（１）と、第１のバスサイズよりも小さい第２のバスサ
イズのデータバスを有するＣＰＵ（２）と、ＣＰＵ
（１）及びＣＰＵ（２）からアクセスされるメモリ
（５）と、を少なくとも備えた情報処理装置において、
ＣＰＵ（１）のデータバスをバイト単位に分割し（８、
９、１０、１１）、メモリ（５）からの第２のバスサイ
ズのデータバス（１４）を、複数の双方性バッファ（３
０、３１、２８、２９）を介して第２のバスサイズの複
数倍のデータバスに順次分岐させていくことで、メモリ
（５）とＣＰＵ（１）のデータバス間を接続し、ＣＰＵ
（１）のアドレスの所定の下位ビット信号により複数の
双方向バッファ（２８、２９、３０、３１）の開閉を制
御し、データバスのバスサイズの相違によらず、ＣＰＵ
（１）では連続したアドレスを用いてメモリ（５）から
データの読み出しを可能としたものである。

【００３３】また本発明の別の実施の形態において、図
４を参照すると、ＣＰＵ（１）と、ＣＰＵのデータバス
とデータの授受を行いエンディアン方式の相違する周辺
デバイス（４７）と、を少なくとも備えた情報処理装置
において、ＣＰＵ（１）のデータバスと周辺デバイス
（４７）との間にエンディアン変換回路（３３）を備
え、ＣＰＵ側からエンディアン変換回路（３３）に接続
するデータバス（８、９、１０、１１）と、周辺デバイ
ス（４７）とエンディアン変換回路（３３）との間のデ
ータバス（１７、１８、１９、２０）との、データ線間
の接続を、スイッチ（３５）によりエンディアン方式の
相違に応じて切り換える構成としてもよい。

【００３４】また本発明の別の実施の形態において、図
４を参照すると、第１のバスサイズのデータバスを有す
るＣＰＵ（１）と、第１のバスサイズよりも小さい第２
のバスサイズのデータバスを有する周辺デバイス（４
５）と、を少なくとも備えた情報処理装置において、Ｃ
ＰＵ（１）のデータバスをバイト単位に分割し、周辺デ
バイス（４５）からのデータバスを、複数の双方性バッ
ファ（３０、３１、２８、２９）を介して第２のバスサ
イズの複数倍のデータバスに順次分岐させていくこと
で、周辺デバイス（５）とＣＰＵ（１）のデータバス間
を接続し、ＣＰＵ（１）のアドレスの所定の下位ビット
信号により複数の双方向バッファ（３０、３１、２８、
２９）の開閉を制御するように構成してもよい。

【００３５】

【実施例】次に、上記した本発明の実施の形態について
さらに詳細に説明すべく、本発明の実施例について図面
を参照して説明する。

【００３６】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、ＣＰＵ１、ＣＰＵ４にはデ
ータバスが４本接続可能であり、ＣＰＵ２にはデータバ
スが１本接続可能であり、ＣＰＵ３にはデータバスが２
本接続可能である。

【００３７】１本のデータバスは８本（８ビット）のデ
ータ信号からなり、ＣＰＵ１、及びＣＰＵ４は１度に４
バイト（３２ビット幅）のデータが送受信可能であり、
ＣＰＵ２は１度に２バイト（１６ビット幅）のデータが
送受信可能であり、ＣＰＵ３は１度に１バイト（８ビッ
ト幅）のデータが送受信可能である。

【００３８】ＣＰＵ１にはデータバス８〜１１、ＣＰＵ
２にはデータバス２１、ＣＰＵ３にはデータバス２２、
２３、またＣＰＵ４にはデータバス２４〜２７がそれぞ
れ接続され、双方向バッファ２８の一方の入出力端には
データバス８、９、他方の入出力端にはデータバス１
２、１３が接続され、双方向バッファ２９の一方の入出
力端にはデータバス１０、１１、他方の入出力端にはデ
ータバス１２、１３が接続され、双方バッファ３０には
データバス１２、１４、双方バッファ３１にはデータバ
ス１３、１４が対向して接続されている。

【００３９】エンディアン変換回路３２にはデータバス
１２、１３とデータバス１５、１６が、エンディアン変
換回路３３にはデータバス８〜１１とデータバス１７〜
２０が対向して接続されている。

【００４０】エンディアン変換回路３２、３３では、そ
れぞれ手動スイッチ３４、３５を制御することで、バス
の入れ替えを行う。

【００４１】アドレス信号３７は双方向バッファ２８、
アドレス信号３７の反転データが双方向バッファ２９の
制御端子に接続されており、アドレス信号３８は双方向
バッファ３０、アドレス信号３８の反転データが双方向
バッファ３１の制御端子に接続されており、双方向バッ
ファのゲートの制御を行う。各ＣＰＵ１、２、３、４、
メモリ５、６、７には、アドレスバス３６が共通接続さ
れている。

【００４２】次に本発明の一実施例の動作について図１
を参照して詳細に説明する。

【００４３】まず、ＣＰＵ１とＣＰＵ４間の通信につい
て説明する。ＣＰＵ１とＣＰＵ４が共にビッグエンディ
アン方式、すなわち両者共に同じエンディアン方式であ
り、ＣＰＵ４がメモリ７のあるデータ領域へロングワー
ド単位でデータを書き込み、これをＣＰＵ１がそのデー
タをメモリ７から読み出す場合について説明する。

【００４４】エンディアン変換回路３３には、ＣＰＵ１
とＣＰＵ４が共にビッグエンディアン方式であること
を、手動スイッチ３５にて、記憶させておく。

【００４５】ＣＰＵ４は、メモリ７の、例えばアドレス
２０００番地に、ロングワードアクセスで、図１０に示
すようなデータ（４バイトデータ）を書き込む。各アル
ファベットの１桁は１６進数（ヘキサデシマル表示の４
ビット）を表す。

【００４６】この時、上位データＡＡはデータバス２
４、データＢＢはデータバス２５、データＣＣはデータ
バス２６、データＤＤはデータバス２７上をそれぞれ転
送されてメモリ７に書き込まれる。

【００４７】ＣＰＵ１がメモリ７からこのデータを読み
出すには、ＣＰＵ１は、メモリ７のアドレス１０００番
地にロングワードアクセスで読み出す。

【００４８】ＣＰＵ１とＣＰＵ４は同じエンディアン方
式であるので、エンディアン変換回路３３ではデータバ
ス１７をデータバス８に、データバス１８をデータバス
９に、データバス１９をデータバス１０に、データバス
２０をデータバス１１に接続する。

【００４９】この接続の詳細を、図２を参照して説明す
る。データバス８の各データ信号をデータ信号８１〜８
８、データバス９の各データ信号をデータ信号９１〜９
８、データバス１０の各データ信号をデータ信号１０１
〜１０８、データバス１１の各データ信号をデータ信号
１１１〜１１８、データバス１７の各データ信号をデー
タ信号１７１〜１７８、データバス１８の各データ信号
をデータ信号１８１〜１８８、データバス１９の各デー
タ信号をデータ信号１９１〜１９８、データバス２０の
各データ信号をデータ信号２０１〜２０８とする。

【００５０】この時、データバス１７はデータバス８に
接続されるので、データ信号１７１はデータ信号８１
に、データ信号１７２はデータ信号８２に、という具合
に接続される。

【００５１】このため、読み出し時、メモリ７に書き込
まれたデータＡＡは、データバス１７、８上を転送さ
れ、ＣＰＵ１の上位バイトとして読み込まれ、データＢ
Ｂはデータバス１８、９上を転送され、データＣＣはデ
ータバス１９、１０上を転送され、データＤＤはデータ
バス２０、１１上を転送されてＣＰＵ１に読み込まれる
ことになり、ＣＰＵ１で読み出されたデータのデータ配
置は、図５に示すようなものとなる。

【００５２】次に、ＣＰＵ１がビッグエンディアン方
式、ＣＰＵ４がリトルエンディアン方式、すなわち両者
が異なるエンディアン方式であり、ＣＰＵ４がメモリ７
のあるデータ領域へロングワード単位でデータを書き込
み、これをＣＰＵ１がそのデータをメモリ７から読み出
す場合について説明する。

【００５３】エンディアン変換回路３３にはＣＰＵ１と
ＣＰＵ４が異なるエンディアン方式であることを手動ス
イッチ３５で記憶させておく。

【００５４】ＣＰＵ４は、メモリ７のアドレス２０００
番地にロングワードアクセスにて、図６に示すようなデ
ータを書き込む。各アルファベットの１桁は１６進数を
表す。

【００５５】この時、上位データＡＡはデータバス２
７、データＢＢはデータバス２６、データＣＣはデータ
バス２５、データＤＤはデータバス２４上を転送され、
メモリ７に書き込まれる。

【００５６】ＣＰＵ１がこのデータを読み出す場合、Ｃ
ＰＵ１はメモリ７のアドレス１０００番地にロングワー
ドアクセスで読み出す。

【００５７】ＣＰＵ１とＣＰＵ４は異なるエンディアン
方式であるため、エンディアン変換回路３３では、手動
スイッチ３５によって、データバス１７をデータバス１
１に、データバス１８をデータバス１０に、データバス
１９をデータバス９に、データバス２０をデータバス８
に接続する。

【００５８】この接続の詳細を図２を参照して説明す
る。この場合、メモリ７とエンディアン変換回路３３の
間のデータバス１７は、ＣＰＵ１とエンディアン変換回
路３３の間のデータバス１１に接続されるので、データ
信号１７１はデータ信号１１１に、データ信号１７２は
データ信号１１２に、という具合に接続される。

【００５９】このため、読み出し時、メモリ７に書き込
まれたデータＤＤはデータバス１７、１１上を転送さ
れ、ＣＰＵ１の下位バイトとして読み込まれ、データＣ
Ｃはデータバス１８、１０上を転送され、データＢＢは
データバス１９、９上を転送され、データＡＡはデータ
バス２０、８上を転送され、ＣＰＵ１に読み込まれる。
このため、ＣＰＵ１で読み出されるデータのデータ配置
は、図５に示すようなものとなる。

【００６０】このように、エンディアン変換を行うこと
で、ＣＰＵ１ではＣＰＵ４のエンディアン方式によら
ず、メモリ７より同じデータ配置の正しいデータを読む
出すことができる。

【００６１】次に、ＣＰＵ１とＣＰＵ３間の通信につい
て説明する。ＣＰＵ１とＣＰＵ２が両者共ビッグエンデ
ィアン方式、つまり両者共に同じエンディアン方式であ
り、ＣＰＵ３がメモリ６のあるデータ領域へワード単位
でデータを書き込み、これをＣＰＵ１がそのデータをメ
モリ６から読み出す場合について説明する。

【００６２】エンディアン変換回路３２にはＣＰＵ１と
ＣＰＵ３が共にビッグエンディアン方式であることを手
動スイッチ３４で記憶させておく。

【００６３】ＣＰＵ３は、メモリ６のアドレス２０００
番地にワードアクセスにて、図９に示すようなデータを
書き込む。各アルファベットの１桁は１６進数を表す。

【００６４】この時、上位データＡＡはデータバス２２
に、データＢＢはデータバス２３にのりメモリ６に書き
込まれる。

【００６５】ＣＰＵ１がこのデータを読み出す場合、Ｃ
ＰＵ１はメモリ６のアドレス１０００番地にワードアク
セスで読み出す。

【００６６】ＣＰＵ１とＣＰＵ３は同じエンディアン方
式であるので、手動スイッチ３１を切り替えることで、
エンディアン変換回路２９ではデータバス１５をデータ
バス１２に、データバス１６をデータバス１１に接続す
る。

【００６７】この接続の詳細を図３を参照して説明す
る。データバス１２の各データ信号をデータ信号１２１
〜１２８、データバス１３の各データ信号をデータ信号
１３１〜１３８、データバス１５の各データ信号をデー
タ信号１５１〜１５８、データバス１６の各データ信号
をデータ信号１６１〜１６８とする。この時、データバ
ス１５はデータバス１２に接続されるので、データ信号
１５１はデータ信号１２１に、データ信号１５２はデー
タ信号１２２に、という具合に接続される。このため、
メモリ６に書き込まれたデータＡＡはデータバス１５、
１２にのり、ＣＰＵ１の上位バイトとして読み出され、
データＢＢはデータバス１１６、１３にのりＣＰＵ１の
下位バイトとして読み出される。

【００６８】ところで、ＣＰＵ１とＣＰＵ３とはバスサ
イズが異なるため、これを双方向バッファ２１、２２で
制御する。

【００６９】アドレス信号の値について図１２を参照し
て説明する。図１２は、ＣＰＵ１のアドレスとこのアド
レス値の下位４ビットの関係を示す。

【００７０】アドレス値の下から２ビット目Ａ２＝
“０”の場合、この４ビットは１６進数で表すと、０、
１、４、５、８、９、Ｃ、Ｄのいずれかになり、データ
は、図１１のデータ領域Ｉに存在する。

【００７１】また、Ａ２＝“１”の場合、この４ビット
は２、３、６、７、Ａ、Ｂ、Ｅ、Ｆのいずれかになり、
データは図１１のデータ領域IIに存在する。

【００７２】このため、アドレス信号３７（Ａ２）＝
“０”の場合、双方向バッファ２８を開き、アドレス信
号（Ａ２）＝“１”の場合、双方向バッファ２９を開く
動作を行う。

【００７３】これにより、読み出し時、データＡＡはデ
ータバス１２、８上を転送されＣＰＵ１の上位バイトと
して読み込まれ、データＢＢはデータバス１３、９上を
転送され、データＣＣはデータバス１２、１０上を転送
され、データＤＤはデータバス１３、１１上を転送さ
れ、ＣＰＵ１より読み込まれる。

【００７４】このようにＣＰＵ１で読み込まれた結果、
データ配置は、図５に示すようなものとなり、アドレス
は１０００、１００１、１００２、１００３、１００４
というように連続した領域が使用される。

【００７５】次にＣＰＵ１がリトルエンディアン方式、
ＣＰＵ３がビッグエンディアン方式、つまり両者が異な
るエンディアン方式であり、ＣＰＵ３がメモリ６のある
データ領域へワード単位でデータを書き込み、これをＣ
ＰＵ１がそのデータをメモリ６から読み出す場合につい
て説明する。

【００７６】エンディアン変換回路３２には、ＣＰＵ１
とＣＰＵ３が異なるエンディアン方式であることを、手
動スイッチ３４で記憶させておく。

【００７７】ＣＰＵ２はメモリ６のアドレス２０００番
地にワードアクセスにて、図１３に示すようなデータを
書き込む。各アルファベットの１桁は１６進数を表す。

【００７８】この時、上位データＢＢはデータバス２２
上を転送され、データＡＡはデータバス２３上を転送さ
れメモリ６に書き込まれる。

【００７９】ＣＰＵ１がこのデータを読み込むためには
ＣＰＵ１はメモリ７のアドレス１０００番地にワードア
クセスで読み出す。ＣＰＵ１とＣＰＵ３は異なるエンデ
ィアン方式であることから、エンディアン変換回路３２
ではデータバス１５をデータバス１３に、データバス１
６をデータバス１２に接続する。

【００８０】この接続の詳細を図３を参照して説明す
る。この場合、データバス１５はデータバス１３に接続
されるので、データ信号１５１はデータ信号１３１に、
データ信号１５２はデータ信号１３２に、というように
接続される。このため、読み出し時、メモリ６に書き込
まれたデータＢＢ１５、１３にのり、ＣＰＵ１の下位バ
イトとして読み込まれ、データＡＡはデータバス１６、
１２にのりＣＰＵ１に読み込まれる。

【００８１】ＣＰＵ１とＣＰＵ３とはバスサイズが異な
るため、ＣＰＵ１とＣＰＵ３が両者共に同じエンディア
ン方式の場合と同様に双方バッファ２８、２９の制御が
行われ、データＡＡはデータバス１２、８上を転送され
ＣＰＵ１の上位バイトとして読み込まれ、データＢＢは
データバス１３、９上を転送され、データＣＣはデータ
バス１２、１０上を転送され、データＤＤはデータバス
１３、１１上を転送されＣＰＵ１より読み込まれる。

【００８２】このように、ＣＰＵ１で読み込まれた結
果、データ配置は図５に示すようなものとなり、アドレ
スは１０００、１００１、１００２、１００３、１００
４、というように連続した領域が使用される。

【００８３】エンディアン変換を行うことで、ＣＰＵ１
では、ＣＰＵ３のエンディアン方式によらず、メモリ６
より、同じデータ配置の正しいデータを読むことができ
る。また双方向バッファ２８、２９を制御して、ＣＰＵ
１では、データバスサイズによらず、連続したアドレス
を全領域を使用してデータを読み込むことができる。

【００８４】最後にＣＰＵ１とＣＰＵ２間の通信につい
て説明する。この場合、ＣＰＵ２はバイトアクセスで１
バイトずつデータを送受信するので、エンディアン方式
の相違によるデータバスの変換は行われない。

【００８５】ＣＰＵ２はメモリ５のアドレス２０００番
地にバイトアクセスで図１４に示すようなデータを書き
込む。各アルファベットの１桁は１６進数を表す。上位
データＡＡはデータバス２１にのりメモリ５に書き込ま
れる。

【００８６】ＣＰＵ１がこのデータを読み出すには、Ｃ
ＰＵ１はメモリ５のアドレス１０００番地にバイトアク
セスで読み出す。

【００８７】ここでＣＰＵ１とＣＰＵ２はバスサイズが
異なるため、これを双方向バッファ２８〜３１で制御す
る。アドレス信号の値について図１２を参照して説明す
る。図１２は、ＣＰＵ１のアドレスとこのアドレス値の
下位４ビットの関係を示す。

【００８８】アドレス値の下から２ビット分のＡ１＝
“０”かつＡ２＝“０”の場合、この４ビットは１６進
数で表すと０、４、８、Ｃのいずれかになり、データは
図８のデータ領域Ｉに存在する。

【００８９】また、Ａ１＝“１”かつＡ２＝“０”の場
合、この４ビットは１、５、９、Ｄのいずれかになり、
データはデータ領域IIに存在する。

【００９０】またＡ１＝“０”かつＡ２＝“１”の場
合、この４ビットは１６進数で表すと２、６、Ａ、Ｅの
いずれかになり、データは、図８のデータ領域IIIに存
在する。

【００９１】またＡ１＝“１”かつＡ２＝“１”の場
合、この４ビットは３、７、Ｂ、Ｆのいずれかになり、
データは、図８のデータ領域IVに存在する。

【００９２】このため、アドレス信号３８（Ａ１）＝
“０”、アドレス信号３７（Ａ２）＝“０”の場合、双
方向バッファ３０、２８を開き、アドレス信号３８（Ａ
１）＝“１”、アドレス信号３７（Ａ２）＝“０”の場
合、双方向バッファ３１、２８を開く動作を行う。

【００９３】またアドレス信号３８（Ａ１）＝“０”、
アドレス信号３７（Ａ２）＝“１”、の場合、双方向バ
ッファ３０、２９を開き、アドレス信号３８（Ａ１）＝
“１”、アドレス信号３７（Ａ２）＝“１”の場合、双
方向バッファ３１、２９を開く動作を行う。

【００９４】これにより、データＡＡはデータバス１
４、１２、８にのりＣＰＵ１の上位バイトとして読み出
され、データＢＢはデータバス１４、１３、９にのり、
データＣＣはデータバス１４、１２、１０にのり、デー
タＤＤはデータバス１４、１３、１１にのりＣＰＵ１よ
り読み込まれる。

【００９５】このようにしてＣＰＵ１に読み込まれた結
果、データ配置は、図５に示すようになり、アドレスは
１０００、１００１、１００２、１００３、１００４、
というように連続した領域が使用される。

【００９６】本発明の第二の実施例について図４を参照
して説明する。

【００９７】図４を参照すると、本発明の第二の実施例
は、図１から、ＣＰＵ２〜４を削除し、メモリ５〜７に
メモリに限定せずに、メモリに替わって、周辺デバイス
４５〜４７を配置したものである。デバイス４５、４６
とＣＰＵ１はデータバスサイズが相違し、デバイス４７
とＣＰＵ１とはデータバスサイズは同一である。本発明
の第二の実施例においても、前記第一の実施例と同様の
動作原理に従い、バスサイズの異なる周辺デバイスとも
ハードウェアでバスサイズ変換を行うことで、通信の高
速化／効率化を図るようにしたものであ。

【００９８】また接続する周辺デバイスのエンディアン
方式に応じて、ハードウェアでエンディアン変換を容易
に行うことができる。

【００９９】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【０１００】本発明の第一の効果は、異なるバスサイズ
のＣＰＵ間もしくはＣＰＵと周辺デバイス間の通信を高
速かつ効率的とする、ということである。

【０１０１】その理由は、本発明においては、バスサイ
ズの変換をソフトウェアでなくてハードウェアで行うと
共に、ＣＰＵの全てのデータバスを使用しているためで
るあ。このため、同じバスサイズをもつ周辺装置と無駄
なく接続を行うことができる。

【０１０２】本発明の第二の効果は、ＣＰＵ間もしくは
ＣＰＵと周辺デバイス間通信で、エンディアン方式の異
なるＣＰＵへの変更が容易にできる、ということであ
る。

【０１０３】その理由は、本発明においては、通信する
ＣＰＵ間もしくは周辺デバイスとのエンディアン方式に
応じて、ハードウェアでデータバスの入れ替えを行うた
めである。

【図面の簡単な説明】

【図１】本発明の第一の実施例の構成を示す図である。

【図２】本発明の第一の実施例におけるエンディアン変
換回路のデータバスの接続を示す図である。

【図３】本発明の第一の実施例におけるエンディアン変
換回路のデータバスの接続を示す図である。

【図４】本発明の第二の実施例の構成を示す図である。

【図５】メモリのデータ配置を示す図である。

【図６】メモリのデータ配置を示す図である。

【図７】メモリのデータ配置を示す図である。

【図８】メモリのデータ配置を示す図である。

【図９】メモリのデータ配置を示す図である。

【図１０】メモリのデータ配置を示す図である。

【図１１】メモリのデータ配置を示す図である。

【図１２】本発明の第一の実施例におけるＣＰＵ１のア
クセスアドレスを示す図である。

【図１３】メモリのデータ配置を示す図である。

【図１４】メモリのデータ配置を示す図である。

【図１５】ＣＰＵ間通信を説明するための図である。

【図１６】データバスサイズが相違するＣＰＵ間通信を
説明するための図である。

【図１７】データバスサイズが相違するＣＰＵ間通信を
説明するための図である。

【図１８】エンディアン方式を説明するための図であ
る。

【図１９】エンディアン方式を説明するための図であ
る。

【符号の説明】

１、２、３、４ＣＰＵ５、６、７メモリ８〜２７データバス２８〜３１双方向バッファ３２、３３エンディアン変換回路３４、３５手動スイッチ３６、３７、３８アドレス信号４５、４６、４７デバイス

Claims

【特許請求の範囲】

【請求項１】第１のＣＰＵと、前記第１のＣＰＵとエンディアン方式の相違する第２の
ＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵからアクセスさ
れるメモリと、を少なくとも備えた情報処理装置において、前記第１のＣＰＵと前記メモリとの間にエンディアン変
換回路を備え、前記エンディアン変換回路は、前記第１のＣＰＵ側から
前記エンディアン変換回路に接続するデータバスと、前
記メモリと前記エンディアン変換回路との間のデータバ
スとのデータ線間の接続を、前記第１、第２のＣＰＵの
エンディアン方式の相違に応じて切り換える構成とさ
れ、エンディアン方式の相違によらず、前記ＣＰＵ間で
前記メモリに書き込まれたデータ配置と同じデータを読
み出し可能としたことを特徴とする情報処理装置。
【請求項２】第１のバスサイズのデータバスを有する第
１のＣＰＵと、前記第１のバスサイズよりも幅の小さい第２のバスサイ
ズのデータバスを有する第２のＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵからアクセスさ
れるメモリと、を少なくとも備えた情報処理装置において、前記第１のＣＰＵのデータバスを所定バスサイズ単位に
分割し、前記メモリに接続する前記第２のバスサイズの
データバスを、複数の双方性バッファを介して前記第２
のサイズの複数倍のデータバスに順次分岐させていくこ
とで前記メモリと前記第１のＣＰＵのデータバス間を接
続し、前記第１のＣＰＵのアドレスの所定の下位ビット
信号により前記複数の双方向バッファの開閉を制御し、
データバスのサイズの相違によらず、前記第１のＣＰＵ
では連続したアドレスを用いて前記メモリからデータの
読み出しを可能としたことを特徴とする情報処理装置。
【請求項３】第１のバスサイズのデータバスを有する第
１のＣＰＵと、前記第１のバスサイズよりも小さい第２のバスサイズの
データバスを有し、前記第１のＣＰＵとエンディアン方
式の相違する第２のＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵからアクセスさ
れるメモリと、を少なくとも備えた情報処理装置において、前記第１のＣＰＵのデータバスを所定のバスサイズ単位
に分割し、前記メモリに接続する前記第２のバスサイズ
のデータバスを、複数の双方性バッファを介して前記第
２のバスサイズの複数倍のデータバスに順次分岐させて
いくことで前記メモリと前記第１のＣＰＵのデータバス
間を接続し、前記第１のＣＰＵのアドレスの所定の下位
ビット信号により前記複数の双方向バッファの開閉を制
御し、前記メモリと、前記メモリの前記第１のＣＰＵ側の第２
のバスサイズのデータバス上において前記双方性バッフ
ァに分岐する前にエンディアン変換回路を備え、前記エンディアン変換回路は、前記双方向バッファから
前記エンディアン変換回路に接続するデータバスと、前
記メモリと前記エンディアン変換回路との間のデータバ
スとのデータ線間の接続を、前記第１、第２のＣＰＵの
エンディアン方式の相違に応じて切り換えるように構成
されていることを特徴とする情報処理装置。
【請求項４】ＣＰＵと、前記ＣＰＵのデータバスとデータの授受を行いエンディ
アン方式の相違する周辺デバイスと、を少なくとも備えた情報処理装置において、前記ＣＰＵのデータバスと前周辺デバイスとの間にエン
ディアン変換回路を備え、前記エンディアン変換回路は、前記ＣＰＵ側から前記エ
ンディアン変換回路に接続するデータバスと、前記周辺
デバイスと前記エンディアン変換回路との間のデータバ
スとのデータ線間の接続を、エンディアン方式の相違に
応じて切り換えるように構成されていることを特徴とす
る情報処理装置。
【請求項５】第１のバスサイズのデータバスを有するＣ
ＰＵと、前記第１のバスサイズよりも小さい第２のバスサイズの
データバスを有する周辺デバイスと、を少なくとも備えた情報処理装置において、前記ＣＰＵのデータバスを所定のバスサイズ単位に分割
し、前記周辺デバイスからの前記第２のサイズのデータ
バスを、複数の双方性バッファを介して前記第２のバス
サイズの複数倍のデータバスに順次分岐させていくこと
で前記周辺デバイスと前記ＣＰＵのデータバス間を接続
し、前記ＣＰＵのアドレスの所定の下位ビット信号によ
り前記複数の双方向バッファの開閉を制御するように構
成したことを特徴とする情報処理装置。
【請求項６】前記エンディアン変換回路が、スイッチに
より、前記エンディアン変換回路に接続する双方のデー
タバスのデータ線間の接続の入れ替えが設定されること
を特徴とする請求項１、３、４のいずれか一に記載の情
報処理装置。
【請求項７】第１のＣＰＵと、前記第１のＣＰＵとエンディアン方式の相違する第２の
ＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵからアクセスさ
れるメモリと、を少なくとも備えた情報処理装置におけるＣＰＵ間のデ
ータ転送方法において、前記第１のＣＰＵと前記メモリとの間にエンディアン変
換回路を備え、前記エンディアン変換回路にて、前記第１、第２のＣＰ
Ｕのエンディアン方式の相違に応じて、スイッチによ
り、前記第１のＣＰＵ側から前記エンディアン変換回路
に接続するデータバスと、前記メモリと前記エンディア
ン変換回路との間のデータバスとのデータ線間の接続を
切り換えることで、エンディアン方式の相違によらず、
前記第１のＣＰＵにおいて前記第２のＣＰＵが前記メモ
リに書き込んだデータ配置と同じデータを読み出し可能
としたことを特徴とするデータ転送方法。
【請求項８】第１のバスサイズのデータバスを有する第
１のＣＰＵと、前記第１のバスサイズよりも幅の小さい第２のバスサイ
ズのデータバスを有する第２のＣＰＵと、前記第１のＣＰＵ及び前記第２のＣＰＵからアクセスさ
れるメモリと、を少なくとも備えた情報処理装置におけるＣＰＵ間のデ
ータ転送方法において、前記第１のＣＰＵのデータバスを所定のバスサイズ単位
に分割し、前記メモリからの前記第２のバスサイズのデ
ータバスを、複数の双方性バッファを介して前記第２の
サイズの複数倍のデータバスに順次分岐させていくこと
で前記メモリと前記第１のＣＰＵのデータバス間を接続
し、前記第１のＣＰＵのアドレスの所定の下位ビット信
号により前記複数の双方向バッファの開閉を制御し、デ
ータバスのサイズの相違によらず、前記第１のＣＰＵで
は連続したアドレスを用いて前記メモリからデータの読
み出しを可能としたことを特徴とするデータ転送方法。