JPS61267852A

JPS61267852A - デ−タ・バス変換方式

Info

Publication number: JPS61267852A
Application number: JP10565185A
Authority: JP
Inventors: Hitoshi Kurita; 栗田　仁; Yoshihiro Sadata; 定田　義博; Seiji Kazama; 風間　誠二
Original assignee: Panafacom Ltd
Current assignee: Panafacom Ltd
Priority date: 1985-05-16
Filing date: 1985-05-16
Publication date: 1986-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕プロセッサが接続されているｎビットのデータ・バスと
、周辺装置及びバッファ・メモリが接続されている２ｎ
ビットのデータ・バスとの間をラッチ群及びトライ・ス
テート・ゲート群を持つデータ・バス変換装置で接続し
、上記プロセッサがデータ・バス変換装置を介して周辺
装置及びバッファ・メモリをアクセス出来るようにした
ものである。

〔産業上の利用分野〕

本発明は、ｎビットのデータ・バスに接続されているプ
ロセッサが２ｎビットのデータ・バスに接続されている
周辺装置及びバッファ・メモリをアクセス出来るように
したデータ・バス変換方式％式％〔従来技術と問題点〕ローカル・エリア・ネットワーク・システムにおいては
、各プロセッサが通信制御装置を介してデータ転送路に
接続されている。通信制御装置は専用の周辺ＬＳＩとバ
ッファ・メモリとを持ち、これらは例えば１６ビットの
データ・バスで接続されている０周辺ＬＳＩは、バッフ
ァ・メモリのデータをデータ転送路に送出したり、デー
タ転送路のデータを取り込んでバッファ・メモリに格納
したりするものである。バッファ・メモリは例えば３２
ＫＢの大きさを持ち、ワード（２バイト）・アクセス及
びバイト・アクセスが可能である。

周辺ＬＳＩのレジスタの長さは２バイトであり、ワード
・アクセスのみを行うことが出来る０本体系のプロセッ
サはバッファ・メモリの読み書き及び周辺ＬＳＩの読み
書きを行うことができる。マイクロプロセッサは８ビッ
トのデータ・バスに接続され、一度に読み書きできるデ
ータの大きさは８ビットである。プロセッサのデータ・
バスにはプログラムが格納されているＲＯＭなどが接続
されている。

従来のこの種の計算機システムにおいては、上位バイト
、下位バイトを別々にアクセスするか、バスを別々に持
っていたので、プログラムの処理が複雑になり、ハード
ウェアが複雑であった。第３図は従来の計算機システム
る１例を示す図であって、同図にお２１はマイクロプロ
セッサ、２２は切換えレジスタ、２３はバッファ・メモ
リ、２４は周辺装置、２５と２６はフリツブ・フロップ
、２７ないし３２はトラインステート・ゲート、３３は
８ビットのデータ・バス、３４は８ビットのデータ・バ
ス（又は１６ビットのデータ・バスで有っても良い）、
３５は１６ビットのデータ・バスをそれぞれ示している
。マイクロプロセッサ２１から１６ビットの周辺装置２
４をアクセスするために、切換えレジスタ２２を用い、
まず上位。

下位バイトの何れをアクセスするかを選択しておき、そ
の後にデータの読み書きを行っていたので、制御が２段
階になっていた。また、それぞれのデータ転送が競合す
るのを防止する回路等も複雑になっていた。

〔発明の目的〕

本発明は、上記の考察に基づくものであって、ｎビット
のデータ・バスに接続されたデータ処理を行うプロセッ
サ、２ｎビットのデータ・バスに接続されたバッファ・
メモリ及び周辺ＬＳＩを有する計算機システムにおいて
、プログラムの処理及びハードウェアを複雑にすること
なく上記ブロセソ・すが上記バッファ・メモリ及び周辺
ＬＳＩをアクセスできるようになったデータ・バス変換
方式を提供することを目的としている。

〔目的を達成するための手段〕

そしてそのため本発明のデータ・バス変換方式は、ｎビ
ットのデータ・バスと、該ｎビットのデータ・バスに接
続されたデータ処理を行うプロセッサと、２ｎビットの
データ・バスと、該２ｎビットのデータ・バスに接続さ
れたバッファ・メモリと、該２ｎビットのデータ・バス
に接続された周辺装置と、上記ｎビットのデータ・バス
と上記２ｎビットのデータ・バス間に設置されたデータ
・バス変換装置とを具備し、且つ該データ・バス変換装
置がランチ及びトライ・ステート・ゲートを有し、上記
プロセッサが上記データ・バス変換装置を介して上記バ
ッファ・メモリ及び周辺装置をアクセスできるように構
成したことを特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。

第１図は本発明の１実施例のブロック図、第２図は第１
図のデータ・バス変換装置の１実施例の電気回路図であ
る。第１図において、１はマイクロプロセッサ、２は制
御回路、３はバッファ・メモリ、４は周辺装置（ＬＳＩ
）、５はデータ・バス変換装置、６は８ピントのデータ
・バス、７は１６ビットのデータ・バス、８はアドレス
情報及び制御情報を転送する信号線をそれぞれ示してい
る。マイクロプロセッサｌはデータ・バス６に接続され
ており、このデータ・バス６に接続されているＲＯＭ　
（図示せず）に格納されているプログラムを実行する。

このデータ・バス６は８ビット幅のものである。バッフ
ァ・メモリ３及び周辺装置４はデータ・バス７に接続さ
れている。このデータ・バス７は１６ビット幅のもので
ある。周辺装置４は図示しないＬＡＮに接続されており
、バソファ・メモリ３に格納されているデータをＬＡＮ
に送出したり、ＬＡＮのデータを取り込んでバッファ・
メモリ３に格納したりする。バッファ・メモリ３はワー
ド・アクセス及びバイト・アクセスを行うことが出来る
ものである。周辺装置４のレジスタに対してはワード・
アクセスのみを行うことが出来る。制御回路２は、信号
線８を介してマイクロプロセッサ１から送られてくるア
ドレス情報及び制御情報に従ってデータ・バス変換装置
５等を制御する。データ・バス変換装置５は後述するよ
うにフリップ・フロップ群及びトライ・ステート・ゲー
ト群を有しており、これらのフリップ・フロップ群及び
トライ・ステート・ゲート群は制御回路２からの制御信
号に基づいて制御される。

第２図は第１図のデータ・バス変換装置の１実施例の電
気回路図である。第２図において、９と１０はトライ・
ステート・ゲート、１１はフリップ・フロップ、１２と
１３もトライ・ステート・ゲート、１４はフリップ・フ
ロップをそれぞれ示している。なお、トライ・ステート
・ゲート９と１０、フリップ・フロップ１１は１個ずつ
しか示されていないが、実際にはそれぞれ８個ずつ存在
するものである。トライ・ステート・ゲート１２と１３
、フリップ・フロップ１４についても同様である。８個
のトライ・ステート・ゲート９の入力側はデータ・バス
７のビット１５ないし８にそれぞれ接続され、８個のフ
リップ・フロップ１１の入力側はデータ・バス７のビッ
ト７ないし０にそれぞれ接続されている。また、８個＠
トライ・ステート・ゲート１３の出力側はデータ・バス
７のビット１５ないし８にそれぞれ接続され、８個のト
ライ・ステート・ゲート１２の出力側はデータ・バス７
のビット７ないしＯにそれぞれ接続されている。

バッファ・メモリ３に対しては固有のアドレス空間が割
当てられており、周辺装置４に対しても固有のアドレス
空間が割当てられている。マイクロプロセッサ１による
周辺装置４及びバッファ・メモリ３に対するアクセスは
下記のようにして行われる。

マイクロプロセッサ１は周辺装置４にデータをライト（
ＷＲＩＴＩＩりする場合、周辺装置４のアドレス情報及
び上位バイトのライト指示情報を信号線８を介して制御
回路２に送ると共に、上位バイト・データをデータ・バ
ス６上に送出する。制御回路２は、そのアドレス情報が
周辺袋Ｗ４を指定しているか、バッファ・メモリ３を指
定しているかを調べ、そのアドレス情報が周辺装置４を
指定しており且つ上位バイト・ライトであると、上位バ
イト・データをフリップ・フロ７ブ１４にセットする。

次に、マイクロプロセッサ１は、周辺装置４のアドレス
情報及び下位バイトのライト指示情報を信号線８を介し
て制御回路２に送ると共に、下位バイト・データをデー
タ・バス６上に送出する。

制御回路２は、そのアドレス情報が周辺装置４を指定し
ており且つ下位バイト・ライトであると、トライ・ステ
ート・ゲート１２及び１３を開くと共に、周辺装置４に
対してライト指示情報を送る。

マイクロプロセッサ１は周辺装置４のデータをリード（
ＲＥＡＤ）する場合、周辺装置４のアドレス情報及び上
位バイトのリード指示情報を信号線８を介して制御回路
２に送る。制御回路２は、そのアドレス情報が周辺装置
４を指定し且つ上位バイト・リードであると、周辺装置
４にアドレス情報とリード指示情報を送り、その後にト
ライ・ステート・ゲート９を開いてビット１５ないし８
をデータ・バス６を介してマイクロプロセッサ１に送る
と共に、ビットフないし０をフリップ・フロップ１１に
セットする。次にマイクロプロセッサ１は周辺装置４の
アドレス情報及び下位バイトのリード指示情報を信号線
８を介して制御回路２に送る。制御回路２は、そのアド
レス情報が周辺装置４を指定しており且つ下位バイト・
リードの場合には、トライ・ステート・ゲート１０を開
いてフリップ・フロップ１１に格納されているデータを
データ・バス６を介してマイクロプロセッサ１に送る。

マイクロプロセッサ１はバッファ・メモリ３にデータを
ライト（ＷＲＩＴＥ）する場合、バッファ・メモリ３の
アドレス情報及び上位バイトのライト指示情報を信号線
８を介して制御回路２に送ると共に、上位バイト・デー
タをデータ・バス６上に送出する。制御回路２は、その
アドレス情報が周辺装置４を指定しているか、バッファ
・メモリ３を指定しているかを調べ、そのアドレス情報
がバッファ・メモリ３を指定しており且つ上位バイト・
ライトであると、上位バイト・データをフリップ・フロ
７プ１４にセントすると共にトライ・ステート・ゲート
１３を開き、バッファ・メモリ３にアドレス情報と上位
バイト・ライト指示情報を送る。次に、マイクロプロセ
ッサ１は、バッファ・メモリ３のアドレス情報及び下位
バイトのライト指示情報を信号線８を介して制御回路２
に送ると共に、下位バイト・データをデータ・バス６上
に送出する。制御回路２は、そのアドレス情報がバッフ
ァ・メモリ３を指定しており且つ下位バイト・ライトで
あると、トライ・ステート・ゲート１２を開くと共に、
バッファ・メモリ３に対してアドレス情報と下位バイト
・ライト指示情報を送る。

マイクロプロセッサ１はバッファ・メモリのデータをリ
ード（Ｒｔ！ＡＤ）する場合、バッファ・メモリ３のア
ドレス情報及び上位バイトのリード指示情報を信号線８
を介して制御回路２に送る。制御回路２は、そのアドレ
ス情報がバッファ・メモリ３を指定し且つ上位バイト・
リードであると、バッファ・メモリ３にアドレス情報と
上位バイト・リード指示情報を送り、その後にトライ・
ステート・ゲート９を開いてビット１５ないし８をデー
タ・バス６を介してマイクロプロセッサ１に送る。

次にマイクロプロセッサ１はバッファ・メモリ３のアド
レス情報及び下位バイトのリード指示情報を信号ｖＡ８
を介して制御回路２に送る。制御回路２はそのアドレス
情報がバッファ・メモリ３を指定しており且つ下位バイ
ト・リードの場合には、アドレス情報と下位バイト・リ
ード指示情報をバッファ・メモリ３に送り、フリップ・
フロップ１１にビット７ないしＯをセントし、トライ・
ステート・ゲート１０を開いてビットフないし０をデー
タ・バス６を介してマイクロプロセッサ１に送る。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ｎビ
ットのデータ・バスと、このｎビットのデータ・バスに
接続されたプロセッサと、２ｎビットの゛データ・バス
と、この２ｎビットのデータ・バスに接続されたバッフ
ァ・メモリと、上記２ｎビットのデータ・バスに接続さ
れた周辺装置とを有する計算機システムにおいて、プロ
グラム処理及びハードウェアを複雑にすることなく、プ
ロセッサがバッファ・メモリや周辺装置をアクセスする
ことが出来る。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は第１
図のデータ・バス変換装置の１実施例の電気回路図、第
３図は従来の計算機システムの１例を示す図である。１・・・マイクロプロセッサ、２・・・制御回路、３・
・・バッファ・メモリ、４・・・周辺装置（ＬＳＩ）、
５・・・データ・バス変換装置、６・・・８ビットのデ
ータ・バス、７・・・１６ビットのデータ・バス、８・
・・アドレス情報及び制御情報を転送する信号線、９と
１０・・・トライ・ステート・ゲート、１１・・・フリ
ップ・フロップ、１２と１３・・・トライ・ステート・
ゲート、１４・・・フリップ・フロップ。

Claims

【特許請求の範囲】

ｎビットのデータ・バスと、該ｎビットのデータ・バス
に接続されたデータ処理を行うプロセッサと、２ｎビッ
トのデータ・バスと、該２ｎビットのデータ・バスに接
続されたバッファ・メモリと、該２ｎビットのデータ・
バスに接続された周辺装置と、上記ｎビットのデータ・
バスと上記２ｎビットのデータ・バス間に設置されたデ
ータ・バス変換装置とを具備し、且つ該データ・バス変
換装置がラッチ及びトライ・ステート・ゲートを有し、
上記プロセッサが上記データ・バス変換装置を介して上
記バッファ・メモリ及び周辺装置をアクセスできるよう
に構成したことを特徴とするデータ・バス変換方式。