JPS62241048A - 増設メモリのアドレツシング方式 - Google Patents
増設メモリのアドレツシング方式Info
- Publication number
- JPS62241048A JPS62241048A JP8340286A JP8340286A JPS62241048A JP S62241048 A JPS62241048 A JP S62241048A JP 8340286 A JP8340286 A JP 8340286A JP 8340286 A JP8340286 A JP 8340286A JP S62241048 A JPS62241048 A JP S62241048A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- extended
- bits
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、増設メモリのアドレッシング方式に関し、特
にメモリ空間を拡張する増設メモリのアドレッシング方
式に関する。
にメモリ空間を拡張する増設メモリのアドレッシング方
式に関する。
従来、中央処理装置ｆ（ＣＰＵ）からアクセスできるメ
モリを拡張するために増設メモリを設けた場合には、第
３図に示すように、増設メモリがＣＰＵのアドレス空間
の一部のバンク切換え領域に対応するようにバンク＃１
〜＃３にアドレッシングされ、！１０命令等によってメ
モリをバンク切換えしてバンク＃１ないし＃３をＣＰＵ
からアクセスできるようにしていた。
モリを拡張するために増設メモリを設けた場合には、第
３図に示すように、増設メモリがＣＰＵのアドレス空間
の一部のバンク切換え領域に対応するようにバンク＃１
〜＃３にアドレッシングされ、！１０命令等によってメ
モリをバンク切換えしてバンク＃１ないし＃３をＣＰＵ
からアクセスできるようにしていた。
上述した従来の増設メモリのアドレッシング方式では、
増設メモリのアドレスがＣＰＵのアドレス空間の一部の
バンク切換え領域に対応するようにアドレッシングされ
ているので、増設メモリのアドレスが既設メモリのアド
レスと重なっており、このため同一アドレスのバンクが
選択されている場合には他のバンクにアクセスすること
ができないという問題点があった。
増設メモリのアドレスがＣＰＵのアドレス空間の一部の
バンク切換え領域に対応するようにアドレッシングされ
ているので、増設メモリのアドレスが既設メモリのアド
レスと重なっており、このため同一アドレスのバンクが
選択されている場合には他のバンクにアクセスすること
ができないという問題点があった。
特に、バンク＃１を選択してプログラムを実行させなが
らバンク＃２の内容をフロッピーディスクｉａｔまたは
ハードディスク装置にダイレクトメモリアクセス（ＤＭ
Ａ）転送するときには、第４図に示すようにダイレクト
メモリアクセスコントローラ（ＤＭＡＣ）がデータを１
バイト転送するごとにＣＰＵがバンク＃１とバンク＃２
とのバンク切換えを行う必要があり、データの転送効率
が悪いという問題点があった。
らバンク＃２の内容をフロッピーディスクｉａｔまたは
ハードディスク装置にダイレクトメモリアクセス（ＤＭ
Ａ）転送するときには、第４図に示すようにダイレクト
メモリアクセスコントローラ（ＤＭＡＣ）がデータを１
バイト転送するごとにＣＰＵがバンク＃１とバンク＃２
とのバンク切換えを行う必要があり、データの転送効率
が悪いという問題点があった。
本発明の目的は、上述の点に鑑み、増設メモリのアドレ
スが既設メモリのアドレスや他の増設メモリのアドレス
と重なり合わないようにした増設メモリのアドレッシン
グ方式を提供することにある。
スが既設メモリのアドレスや他の増設メモリのアドレス
と重なり合わないようにした増設メモリのアドレッシン
グ方式を提供することにある。
本発明の増設メモリのアドレッシング方式は、増設メモ
リのアドレスを既設メモリの最上位アドレス以降から重
複しないように付したことを特徴とする。
リのアドレスを既設メモリの最上位アドレス以降から重
複しないように付したことを特徴とする。
本発明の増設メモリのアドレッシング方式では、増設メ
モリのアドレスを既設メモリの最上位アドレス以降から
重複しないように付したので、増設メモリのアドレス同
士および増設メモリのアドレスと既設メモリのアドレス
とが重複することがない。
モリのアドレスを既設メモリの最上位アドレス以降から
重複しないように付したので、増設メモリのアドレス同
士および増設メモリのアドレスと既設メモリのアドレス
とが重複することがない。
次に、本発明について図面を参照しながら説明する。
第１図は、本発明の一実施例に係る増設メモリのアドレ
ッシング方式を示すメモリマツプである。
ッシング方式を示すメモリマツプである。
本実施例の増設メモリのアドレッシング方式では、ＣＰ
Ｕのアドレス空間はＩＭＢで８バンクに分がれている。
Ｕのアドレス空間はＩＭＢで８バンクに分がれている。
一方、増設メモリを含めたメモリ空間は１６ＭＢ分まで
使用できるように確保されており、増設メモリによるバ
ンク＃１〜＃３はメモリ空間のバンク１〜１２８のうち
のＣＰＵのアドレス空間以降の上位アドレスに位置する
バンクに互いに重なり合わないように割り当られている
０図の例では、バンク＃１はバンク１２７に、バンク＃
２はバンク１２６に、バンク＃３はバンクｎ （８＜ｎ
＜１２８）に割り当てられている。
使用できるように確保されており、増設メモリによるバ
ンク＃１〜＃３はメモリ空間のバンク１〜１２８のうち
のＣＰＵのアドレス空間以降の上位アドレスに位置する
バンクに互いに重なり合わないように割り当られている
０図の例では、バンク＃１はバンク１２７に、バンク＃
２はバンク１２６に、バンク＃３はバンクｎ （８＜ｎ
＜１２８）に割り当てられている。
第２図は、このような本実施例の増設メモリのアドレッ
シング方式を採用した具体的な回路構成の一例を示すブ
ロック図である。ＣＰＵＩは、アドレス線ＡＯ〜Ａ１９
を備え、そのアドレス空間はＩＭＢとなっている。アド
レス線ＡＯ−Ａ１９の内の下位１７ビツトのアドレス線
ＡＯ−Ａ１６は直接メモリに接続されている。上位３ビ
ツトのアドレス線Ａ１７〜Ａ１９は、デコーダ２に接続
されており、このデコーダ２は３ビツトのアドレスを８
ビツトに拡張する。デコーダ２からの８ビツトの拡張ア
ドレスは、８つの拡張アドレスランチ回路３８〜３ｈに
入力され、これら拡張アドレスラッチ回路３３〜３ｈか
ら拡張アドレス線ＡＩ７〜Ａ２３としてメモリに接続さ
れている。
シング方式を採用した具体的な回路構成の一例を示すブ
ロック図である。ＣＰＵＩは、アドレス線ＡＯ〜Ａ１９
を備え、そのアドレス空間はＩＭＢとなっている。アド
レス線ＡＯ−Ａ１９の内の下位１７ビツトのアドレス線
ＡＯ−Ａ１６は直接メモリに接続されている。上位３ビ
ツトのアドレス線Ａ１７〜Ａ１９は、デコーダ２に接続
されており、このデコーダ２は３ビツトのアドレスを８
ビツトに拡張する。デコーダ２からの８ビツトの拡張ア
ドレスは、８つの拡張アドレスランチ回路３８〜３ｈに
入力され、これら拡張アドレスラッチ回路３３〜３ｈか
ら拡張アドレス線ＡＩ７〜Ａ２３としてメモリに接続さ
れている。
したがって、ＣＰＵＩのアドレス空間はＩＭＢであるが
、１６ＭＢのメモリ空間をアドレッシングすることが可
能となる。
、１６ＭＢのメモリ空間をアドレッシングすることが可
能となる。
このように構成された本実施例の増設メモリのアドレッ
シング方式では、増設メモリによるバンク＃１〜＃３を
ＣＰＵ １のアドレス空間の最上位アドレス以上に位置
する互いに異なるバンクにアトレフソングしているので
、ＤＭＡ転送を行う場合でもバンク切換えを行う必要が
なく、データの転送効率がきわめて良くなる。
シング方式では、増設メモリによるバンク＃１〜＃３を
ＣＰＵ １のアドレス空間の最上位アドレス以上に位置
する互いに異なるバンクにアトレフソングしているので
、ＤＭＡ転送を行う場合でもバンク切換えを行う必要が
なく、データの転送効率がきわめて良くなる。
以上説明したように、本発明によれば、増設メモリのア
ドレスを既設メモリの最上位アドレス以降から重複する
ことなしに付すようにしたことにより、ＤＭＡ転送を行
う場合でもバンク切換えを行う必要がなく、データの転
送効率が良くなるという効果がある。
ドレスを既設メモリの最上位アドレス以降から重複する
ことなしに付すようにしたことにより、ＤＭＡ転送を行
う場合でもバンク切換えを行う必要がなく、データの転
送効率が良くなるという効果がある。
第１図は、本発明の一実施例の増設メモリのアドレッシ
ング方式を示すメモリマツプ、第２図は、第１図に示し
た増設メモリのアドレッシング方式を実現するための回
路構成の一例を示すブロック図、 第３図は、従来の増設メモリのアドレッシング方式を示
すメモリマツプ、 第４図は、第３図に示した従来の増設メモリのアドレッ
シング方式におけるＤＭＡ転送の様子を示すタイミング
チャートである。 図において、 １・・・・・・ＣＰＵ。 ２・・・・・・デコーダ、 ３ａ〜３ｈ・・拡張アドレスラッチ回路、ＡＯＮＡ２３
・アドレス線、 ＃１〜＃３・・バンクである。 第１図
ング方式を示すメモリマツプ、第２図は、第１図に示し
た増設メモリのアドレッシング方式を実現するための回
路構成の一例を示すブロック図、 第３図は、従来の増設メモリのアドレッシング方式を示
すメモリマツプ、 第４図は、第３図に示した従来の増設メモリのアドレッ
シング方式におけるＤＭＡ転送の様子を示すタイミング
チャートである。 図において、 １・・・・・・ＣＰＵ。 ２・・・・・・デコーダ、 ３ａ〜３ｈ・・拡張アドレスラッチ回路、ＡＯＮＡ２３
・アドレス線、 ＃１〜＃３・・バンクである。 第１図
Claims (1)
- 増設メモリのアドレスを既設メモリの最上位アドレス以
降から重複しないように付したことを特徴とする増設メ
モリのアドレッシング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340286A JPS62241048A (ja) | 1986-04-11 | 1986-04-11 | 増設メモリのアドレツシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340286A JPS62241048A (ja) | 1986-04-11 | 1986-04-11 | 増設メモリのアドレツシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62241048A true JPS62241048A (ja) | 1987-10-21 |
Family
ID=13801433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340286A Pending JPS62241048A (ja) | 1986-04-11 | 1986-04-11 | 増設メモリのアドレツシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62241048A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134947A (ja) * | 1983-12-23 | 1985-07-18 | Matsushita Graphic Commun Syst Inc | メモリ増設方式 |
-
1986
- 1986-04-11 JP JP8340286A patent/JPS62241048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134947A (ja) * | 1983-12-23 | 1985-07-18 | Matsushita Graphic Commun Syst Inc | メモリ増設方式 |
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