JP2687416B2 - 拡張ポートを有するマイクロプロセッサ - Google Patents
拡張ポートを有するマイクロプロセッサInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの入出力ポートの構成に
関するものである。
関するものである。
従来の技術 近年、ソフトウェアプログラミング方式のマイクロプ
ロセッサはあらゆる方面で多用されており、その構成と
しては、順次実行される命令群からなるプログラムを格
納するプログラム格納手段と、複数のアドレスを有し、
そのアドレスがプログラム格納手段に格納された命令に
よって特定されるデータ入出力手段と、プログラム格納
手段から送出される命令に基づいてデータの演算を実行
する演算手段と、データ入出力手段（データメモリや入
出力ポートが該当する）と演算手段の間を結合するデー
タバスを備えていることに特徴づけられる。また、その
代表的な構成が特公昭58−33584号公報に示されてい
る。
ロセッサはあらゆる方面で多用されており、その構成と
しては、順次実行される命令群からなるプログラムを格
納するプログラム格納手段と、複数のアドレスを有し、
そのアドレスがプログラム格納手段に格納された命令に
よって特定されるデータ入出力手段と、プログラム格納
手段から送出される命令に基づいてデータの演算を実行
する演算手段と、データ入出力手段（データメモリや入
出力ポートが該当する）と演算手段の間を結合するデー
タバスを備えていることに特徴づけられる。また、その
代表的な構成が特公昭58−33584号公報に示されてい
る。
このようなソフトウェアプログラミング方式のマイク
ロプロセッサはあらゆる用途に利用できるため、その用
途に応じてプログラムサイズや、必要な入出力ポートの
数が大きく変化するのが通例である。また、殆どのワン
チップマイクロプロセッサではプログラム格納領域はリ
ードオンリーメモリ（以下、ROMと略記する）で構成さ
れ、時々刻々と変化するデータの格納領域がリードライ
ト可能なメモリ（以下、RAMと略記する）で構成されて
いる。したがって、多くのワンチップマイクロプロセッ
サは、多様な仕様にも柔軟に対応するために、種々のRO
MサイズやRAMサイズ、さらには幾種類かの端子数の異な
るパッケージ群からなるマイクロプロセッサファミリを
形成している。
ロプロセッサはあらゆる用途に利用できるため、その用
途に応じてプログラムサイズや、必要な入出力ポートの
数が大きく変化するのが通例である。また、殆どのワン
チップマイクロプロセッサではプログラム格納領域はリ
ードオンリーメモリ（以下、ROMと略記する）で構成さ
れ、時々刻々と変化するデータの格納領域がリードライ
ト可能なメモリ（以下、RAMと略記する）で構成されて
いる。したがって、多くのワンチップマイクロプロセッ
サは、多様な仕様にも柔軟に対応するために、種々のRO
MサイズやRAMサイズ、さらには幾種類かの端子数の異な
るパッケージ群からなるマイクロプロセッサファミリを
形成している。
これらメモリサイズや入出力端子数の違いから多くの
ファミリが存在することは、標準化の点から好ましくな
い。限られた入出力端子を拡張して利用する方法として
は、インテル社の8080や8086を代表とする多くのマルチ
チップマイクロプロセッサに見られるように、マイクロ
プロセッサのデータバスそのものを入出力端子群に接続
し、外部で入出力ポートを構成したり、あるいは特定の
入出力ポートを外部に接続されるエクスパンダとのデー
タの通信に割り当てる方法が用いられる。
ファミリが存在することは、標準化の点から好ましくな
い。限られた入出力端子を拡張して利用する方法として
は、インテル社の8080や8086を代表とする多くのマルチ
チップマイクロプロセッサに見られるように、マイクロ
プロセッサのデータバスそのものを入出力端子群に接続
し、外部で入出力ポートを構成したり、あるいは特定の
入出力ポートを外部に接続されるエクスパンダとのデー
タの通信に割り当てる方法が用いられる。
発明が解決しようとする課題 しかしながら上記従来のものでは、前者の方法は入出
力ポートを含めたマイクロプロセッサシステムを単独の
ICチップで構成できず、小規模のシステムに対しては不
経済であり、後者の方法は、それをハードウェアによっ
て実現する場合には、入出力ポートの拡張を必要としな
いような小規模のシステムに対しては外部のエクスパン
ダに接続するための拡張端子群が無用の長物になってし
まい、それをソフトウェアによって実現する場合にはプ
ログラマの負担が増大するだけでなく、一般に処理に時
間がかかるという不都合が発生するという問題点を有し
ていた。
力ポートを含めたマイクロプロセッサシステムを単独の
ICチップで構成できず、小規模のシステムに対しては不
経済であり、後者の方法は、それをハードウェアによっ
て実現する場合には、入出力ポートの拡張を必要としな
いような小規模のシステムに対しては外部のエクスパン
ダに接続するための拡張端子群が無用の長物になってし
まい、それをソフトウェアによって実現する場合にはプ
ログラマの負担が増大するだけでなく、一般に処理に時
間がかかるという不都合が発生するという問題点を有し
ていた。
本発明はかかる点に鑑み、専用の拡張端子群を設ける
ことなく、必要なときにのみ入出力ポートの拡張が可能
な拡張ポートを有するマイクロプロセッサを提供するこ
とを目的とする。
ことなく、必要なときにのみ入出力ポートの拡張が可能
な拡張ポートを有するマイクロプロセッサを提供するこ
とを目的とする。
課題を解決するための手段 前記した問題点を解決するために本発明の拡張ポート
を有するマイクロプロセッサは、プログラム格納手段に
格納された命令のアドレスインデックス部がデータ入出
力手段に対してマッピングされていない拡張アドレスを
指定したことを検知して前記データ入出力手段の特定の
アドレスのポートから拡張アドレスデータを送出し、続
いて同一のポートを介して外部のデータ格納手段とのデ
ータの授受を行なわせしめる入出力ポート拡張手段と、
前記データ格納手段に対してアドレスとデータの授受タ
イミング信号を送出する同期出力端子を備えている。
を有するマイクロプロセッサは、プログラム格納手段に
格納された命令のアドレスインデックス部がデータ入出
力手段に対してマッピングされていない拡張アドレスを
指定したことを検知して前記データ入出力手段の特定の
アドレスのポートから拡張アドレスデータを送出し、続
いて同一のポートを介して外部のデータ格納手段とのデ
ータの授受を行なわせしめる入出力ポート拡張手段と、
前記データ格納手段に対してアドレスとデータの授受タ
イミング信号を送出する同期出力端子を備えている。
作用 本発明は前記した構成によって、プログラム格納手段
からデータ入出力手段が所有していないアドレスを要求
する命令が送出されたときにのみ、データ入出力手段の
特定のアドレスのポートを拡張ポートのためのアドレス
およびデータの入出力ポートとして作用させ、それ以外
のときにはデータ入出力手段の特定アドレスのポートを
通常の入出力ポートとして作用させる。
からデータ入出力手段が所有していないアドレスを要求
する命令が送出されたときにのみ、データ入出力手段の
特定のアドレスのポートを拡張ポートのためのアドレス
およびデータの入出力ポートとして作用させ、それ以外
のときにはデータ入出力手段の特定アドレスのポートを
通常の入出力ポートとして作用させる。
実 施 例 以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における拡張ポートを有す
るマイクロプロセッサの構成を示したものである。第１
図において、順次実行される命令群からなるプログラム
が格納される命令ROM1から、プログラムブルカウンタ２
によって選択された命令は、命令の保持ならびに先読み
のための命令キュー３に送られる。命令キュー３にいっ
たん保持された命令は命令デコーダ４に送出されるとと
もに、そのアドレスインデックス部はアドレスバス５に
送出される。命令デコーダ４によって作り出された制御
信号群はコントロールバス６を介してマイクロプロセッ
サを構成する各ブロックに供給される。また、タイミン
グジェネレータ７においてマイクロプロセッサの処理の
為の複数のタイミング信号が作り出され、これらのタイ
ミング信号はコントロールバス６を介して各ブロックに
供給される。アドレスバス５とプログラマブルカウンタ
2,第１のアドレスレジスタ8,第２のアドレスレジスタ9,
データバス10の間は相互にアドレスデータを送出し合う
ように連結されている。第１のアドレスレジスタ８はテ
ーブルROM11のメモリアドレスを保持し、第２のアドレ
スレジスタ９はRAM（スタック領域も含まれる）12,汎用
パラレル入出力ポート13,拡張用入出力ポート14のアド
レスを保持する。また、第１のアドレスレジスタ８から
出力されるアドレスデータのMSB（最上位ビット）が同
期信号発生器15に印加され、同期信号発生器15の出力信
号は外部に接続されるエクスパンダやメモリのための同
期信号として同期出力端子SSに出力される。汎用パラレ
ル入出力ポート（PIO）13の３群の入出力線はそれぞ
れ、A0〜A15端子、B0〜B15端子、C0〜C15端子によって
構成されたA,B,C群の入出力端子に接続され、拡張用入
出力ポート（EXP）14の入出力線も前記Ｂ群の入出力端
子に接続されている。さらに、データバス10には第１の
レジスタ16と第２のレジスタ17を介してALU（算術論理
演算ユニット）18の入力部が接続され、ALU18の出力は
アキュムレータユニット（フラグ群も含まれる）19に供
給される。アキュムレータユニット19とデータバス10の
間も双方向のバスで連結されている。
るマイクロプロセッサの構成を示したものである。第１
図において、順次実行される命令群からなるプログラム
が格納される命令ROM1から、プログラムブルカウンタ２
によって選択された命令は、命令の保持ならびに先読み
のための命令キュー３に送られる。命令キュー３にいっ
たん保持された命令は命令デコーダ４に送出されるとと
もに、そのアドレスインデックス部はアドレスバス５に
送出される。命令デコーダ４によって作り出された制御
信号群はコントロールバス６を介してマイクロプロセッ
サを構成する各ブロックに供給される。また、タイミン
グジェネレータ７においてマイクロプロセッサの処理の
為の複数のタイミング信号が作り出され、これらのタイ
ミング信号はコントロールバス６を介して各ブロックに
供給される。アドレスバス５とプログラマブルカウンタ
2,第１のアドレスレジスタ8,第２のアドレスレジスタ9,
データバス10の間は相互にアドレスデータを送出し合う
ように連結されている。第１のアドレスレジスタ８はテ
ーブルROM11のメモリアドレスを保持し、第２のアドレ
スレジスタ９はRAM（スタック領域も含まれる）12,汎用
パラレル入出力ポート13,拡張用入出力ポート14のアド
レスを保持する。また、第１のアドレスレジスタ８から
出力されるアドレスデータのMSB（最上位ビット）が同
期信号発生器15に印加され、同期信号発生器15の出力信
号は外部に接続されるエクスパンダやメモリのための同
期信号として同期出力端子SSに出力される。汎用パラレ
ル入出力ポート（PIO）13の３群の入出力線はそれぞ
れ、A0〜A15端子、B0〜B15端子、C0〜C15端子によって
構成されたA,B,C群の入出力端子に接続され、拡張用入
出力ポート（EXP）14の入出力線も前記Ｂ群の入出力端
子に接続されている。さらに、データバス10には第１の
レジスタ16と第２のレジスタ17を介してALU（算術論理
演算ユニット）18の入力部が接続され、ALU18の出力は
アキュムレータユニット（フラグ群も含まれる）19に供
給される。アキュムレータユニット19とデータバス10の
間も双方向のバスで連結されている。
なお、各ブロックのデータ出力部はいずれも３ステー
ト構成になっていて、データの出力を要求されない期間
はハイインピーダンス状態に保持されるものとする。ま
た、拡張用入出力ポート14同期信号発生器15を始め、各
ブロックにはコントロールバス６を介して必要なタイミ
ング信号と制御信号が供給されるものとする。
ト構成になっていて、データの出力を要求されない期間
はハイインピーダンス状態に保持されるものとする。ま
た、拡張用入出力ポート14同期信号発生器15を始め、各
ブロックにはコントロールバス６を介して必要なタイミ
ング信号と制御信号が供給されるものとする。
以上のように構成されたマイクロプロセッサについ
て、第１図に示したブロック図と、第２図に示した主要
部のタイミングチャートならびに第３図に示したメモリ
マップによりその動作を説明する。
て、第１図に示したブロック図と、第２図に示した主要
部のタイミングチャートならびに第３図に示したメモリ
マップによりその動作を説明する。
まず、第２図A,B,Cはそれぞれ、第１図の外部クロッ
ク入力端子20に供給されるクロック信号波形をもとに、
タイミングジェネレータ７から出力される基本タイミン
グ信号の信号波形を示したものであり、第２図D,Eはそ
れぞれ、第２のアドレスレジスタ９によって拡張アドレ
スが選択されたとき、同期信号発生器15から出力される
同期信号の信号波形に示したものであり、第２図ＦはC0
〜C15端子に介して授受されるアドレス情報とデータ情
報のアクティブ期間を示した信号波形である。なお、第
２図のＤの同期信号は外部のメモリあるいはエクスパン
ダに対してデータの書き込みを行なう際に出力され、第
２図Ｅの同期信号は外部のメモリあるいはエクスパンダ
からデータの読み込みを行なう際に出力される。
ク入力端子20に供給されるクロック信号波形をもとに、
タイミングジェネレータ７から出力される基本タイミン
グ信号の信号波形を示したものであり、第２図D,Eはそ
れぞれ、第２のアドレスレジスタ９によって拡張アドレ
スが選択されたとき、同期信号発生器15から出力される
同期信号の信号波形に示したものであり、第２図ＦはC0
〜C15端子に介して授受されるアドレス情報とデータ情
報のアクティブ期間を示した信号波形である。なお、第
２図のＤの同期信号は外部のメモリあるいはエクスパン
ダに対してデータの書き込みを行なう際に出力され、第
２図Ｅの同期信号は外部のメモリあるいはエクスパンダ
からデータの読み込みを行なう際に出力される。
つぎに、第３図はテーブルROM11,RAM12,汎用パラレル
入出力ポート13ならびに外部拡張入出力部のメモリマッ
プを示したもので、アドレスバス５から第１のアドレス
レジスタ８および第２のアドレスレジスタ９に供給され
る10ビットのアドレスのうち、＜000＞番地から＜1FF＞
番地までの512ワードがテーブルROMエリアとして使用さ
れ、＜200＞番地から＜2FF＞番地までの256ワードが内
部IOエリアとして使用され、＜300＞番地から＜3FF＞番
地までの256ワードが外部IOエリアとして使用される。
また、内部IOエリアにはRAM12,汎用パラレル入出力ポー
ト13がマッピングされており、特に、＜2FF＞番地には
前記汎用パラレル入出力ポート13のＣ群の入出力部がマ
ッピングされているものとする。
入出力ポート13ならびに外部拡張入出力部のメモリマッ
プを示したもので、アドレスバス５から第１のアドレス
レジスタ８および第２のアドレスレジスタ９に供給され
る10ビットのアドレスのうち、＜000＞番地から＜1FF＞
番地までの512ワードがテーブルROMエリアとして使用さ
れ、＜200＞番地から＜2FF＞番地までの256ワードが内
部IOエリアとして使用され、＜300＞番地から＜3FF＞番
地までの256ワードが外部IOエリアとして使用される。
また、内部IOエリアにはRAM12,汎用パラレル入出力ポー
ト13がマッピングされており、特に、＜2FF＞番地には
前記汎用パラレル入出力ポート13のＣ群の入出力部がマ
ッピングされているものとする。
さて、第１図のマイクロプロセッサにおいて、命令RO
M1から第３図の外部IOエリアをアクセスするデータ転送
命令が取り出さたとき、その命令のアドレスインデック
ス部が命令キュー３を介して第２のアドレスレジスタ９
に供給される。また、その命令が外部IOエリアに対して
の書き込み命令か、あるいは外部IOエリアからの読み込
み命令かの識別信号が命令デコーダ４を介して同期信号
発生器15に供給される。第２のアドレスレジスタ９によ
って第３図の外部IOエリアのアドレスが選択されたと
き、RAM12と汎用パラレル入出力ポート13の出力部はい
ずれもハイインピーダンス状態となり、逆に拡張用入出
力ポート14と同期信号発生器15が動作状態となる。
M1から第３図の外部IOエリアをアクセスするデータ転送
命令が取り出さたとき、その命令のアドレスインデック
ス部が命令キュー３を介して第２のアドレスレジスタ９
に供給される。また、その命令が外部IOエリアに対して
の書き込み命令か、あるいは外部IOエリアからの読み込
み命令かの識別信号が命令デコーダ４を介して同期信号
発生器15に供給される。第２のアドレスレジスタ９によ
って第３図の外部IOエリアのアドレスが選択されたと
き、RAM12と汎用パラレル入出力ポート13の出力部はい
ずれもハイインピーダンス状態となり、逆に拡張用入出
力ポート14と同期信号発生器15が動作状態となる。
この状態において、外部IOエリアに対しての書き込み
命令が実行されると、まず、第２図Ｆのａのタイミング
で、第２のアドレスレジスタ９の出力データの下位８ビ
ットに相当する、８ビットのアドレス情報がC0〜C7端子
から出力され、C15端子からは外部に接続されるエクス
パンダまたはメモリ対する書き込みイネーブル信号とし
て“1"レベルが出力される。続いて、第２図Ｆのｂのタ
イミングでデータバス10の情報がCO〜C15端子から出力
される。なお、拡張用入出力ポート14はその時点のデー
タバス10の情報を少なくとも第２図のｂの期間保持する
データラッチを有しているものとする。この間、SS端子
からは第２図Ｄの同期信号が出力される。したがって、
外部に接続されたエクスパンダまたはメモリは、第２図
Ｄの同期信号のリーディングエッジ（前縁）において、
C0〜C7端子から出力される外部IOエリアのアドレスと、
C15端子から出力される書き込みイネーブル信号を認識
することができ、そのトレイリングエッジ（後縁）にお
いて、C0〜C15端子から出力されるデータを読み取るこ
とができる。
命令が実行されると、まず、第２図Ｆのａのタイミング
で、第２のアドレスレジスタ９の出力データの下位８ビ
ットに相当する、８ビットのアドレス情報がC0〜C7端子
から出力され、C15端子からは外部に接続されるエクス
パンダまたはメモリ対する書き込みイネーブル信号とし
て“1"レベルが出力される。続いて、第２図Ｆのｂのタ
イミングでデータバス10の情報がCO〜C15端子から出力
される。なお、拡張用入出力ポート14はその時点のデー
タバス10の情報を少なくとも第２図のｂの期間保持する
データラッチを有しているものとする。この間、SS端子
からは第２図Ｄの同期信号が出力される。したがって、
外部に接続されたエクスパンダまたはメモリは、第２図
Ｄの同期信号のリーディングエッジ（前縁）において、
C0〜C7端子から出力される外部IOエリアのアドレスと、
C15端子から出力される書き込みイネーブル信号を認識
することができ、そのトレイリングエッジ（後縁）にお
いて、C0〜C15端子から出力されるデータを読み取るこ
とができる。
つぎに、外部IOエリアからの読み込み命令が実行され
ると、第２図Ｆのａのタイミングで、８ビットのアドレ
ス情報がC0〜C7端子から出力され、C15端子からは外部
に接続されるエクスパンダまたはメモリに対する書き込
みディスエーブル信号として“0"レベルが出力される。
SS端子からは第２図Ｅの同期信号が出力され、そのリー
ディングエッジにおいて、C0〜C7端子から出力される外
部IOエリアのアドレスと、C15端子から出力される書き
込みイネーブル信号を認識することができ、そのトレイ
リングエッジからクロック信号のトレイリングエッジま
での期間、すなわち、第２図Ｆのｂの期間に、外部に接
続されるエクスパンダまたはメモリからデータの出力が
行なわれる。
ると、第２図Ｆのａのタイミングで、８ビットのアドレ
ス情報がC0〜C7端子から出力され、C15端子からは外部
に接続されるエクスパンダまたはメモリに対する書き込
みディスエーブル信号として“0"レベルが出力される。
SS端子からは第２図Ｅの同期信号が出力され、そのリー
ディングエッジにおいて、C0〜C7端子から出力される外
部IOエリアのアドレスと、C15端子から出力される書き
込みイネーブル信号を認識することができ、そのトレイ
リングエッジからクロック信号のトレイリングエッジま
での期間、すなわち、第２図Ｆのｂの期間に、外部に接
続されるエクスパンダまたはメモリからデータの出力が
行なわれる。
一方、命令ROM1から第３図の内部IOエリアをアクセス
するデータ転送命令が取り出されたときには、RAM12と
汎用パラレル入出力ポート13が動作状態となり、逆に、
拡張用入出力ポート14と同期信号発生器15が非動作状態
となって、C0〜C15端子は汎用パラレル入出力ポート13
に割り当てられることになる。
するデータ転送命令が取り出されたときには、RAM12と
汎用パラレル入出力ポート13が動作状態となり、逆に、
拡張用入出力ポート14と同期信号発生器15が非動作状態
となって、C0〜C15端子は汎用パラレル入出力ポート13
に割り当てられることになる。
このようにして、第１図に示したマイクロプロセッサ
では、汎用パラレル入出力ポート13のデータ入出力端子
群C0〜C15が外部IOエリアの拡張のためのデータ入出力
端子群としても利用できるため、SS端子などの最小限の
端子の追加のみで入出力ポートあるいはメモリエリアの
拡張を行なうことができる。
では、汎用パラレル入出力ポート13のデータ入出力端子
群C0〜C15が外部IOエリアの拡張のためのデータ入出力
端子群としても利用できるため、SS端子などの最小限の
端子の追加のみで入出力ポートあるいはメモリエリアの
拡張を行なうことができる。
ところで、本発明のマイクロプロセッサではすでに説
明したように、外部にエクスパンダを接続してIOポート
を拡張するだけでなく、容易にROMエリアやRAMエリアの
拡張をも行なうことができる。第４図に示した本発明の
別の実施例では、アドレスバス５からアドレスレジスタ
20に供給される15ビットのアドレス情報をもとに、その
アドレスが＜0000＞番地から＜03FF＞番地までの範囲で
あれば内部のメモリもしくはIOポートをアクセスし、＜
0400＞番地から＜7FFF＞番地までの範囲であれば、拡張
用入出力ポート14および同期信号発生器15を動作させて
外部に接続されるメモリをアクセスするように構成され
ている。したがって、第４図に示したマイクロプロセッ
サのメモリマップは第５図のようになる。
明したように、外部にエクスパンダを接続してIOポート
を拡張するだけでなく、容易にROMエリアやRAMエリアの
拡張をも行なうことができる。第４図に示した本発明の
別の実施例では、アドレスバス５からアドレスレジスタ
20に供給される15ビットのアドレス情報をもとに、その
アドレスが＜0000＞番地から＜03FF＞番地までの範囲で
あれば内部のメモリもしくはIOポートをアクセスし、＜
0400＞番地から＜7FFF＞番地までの範囲であれば、拡張
用入出力ポート14および同期信号発生器15を動作させて
外部に接続されるメモリをアクセスするように構成され
ている。したがって、第４図に示したマイクロプロセッ
サのメモリマップは第５図のようになる。
発明の効果 本発明の拡張ポートを有するマイクプロセッサは以上
の説明からも明らかなように、順次実行される命令群か
らなるプログラムを格納するプログラム格納手段（命令
ROM1）と、そのアドレスが前記プログラム格納手段に格
納された命令アドレスインデックス部によって指定され
るデータ入出力手段（汎用パラレル入出力ポート13）
と、前記プログラム格納手段から送出される命令に基づ
いてデータの演算を実行する演算手段（ALU18）と、前
記データ入出力手段と前記演算手段の間を結合するデー
タバス10と、前記アドレスインデックス部が前記データ
入出力手段に対してマッピングされていない拡張アドレ
スを指定したことを検知して前記データ入出力手段の特
定のアドレスのポート（第１図に示した実施例において
は＜2FF＞番地に割り当てられたＣ群のポート）から拡
張アドレスデータを送出し、続いて同一のポートを介し
て外部のデータ格納手段とのモータの授受を行なわせし
める入出力ポート拡張手段（拡張用入出力ポート14）
と、前記データ格納手段に対してアドレスとデータの授
受タイミング信号を送出する同期出力端子SSを備えたこ
とを特徴とするもので、専用の拡張端子群を設けること
なく、必要なときにのみ入出力ポートの拡張が可能なマ
イクロプロセッサを得ることができ、大なる効果を奏す
る。
の説明からも明らかなように、順次実行される命令群か
らなるプログラムを格納するプログラム格納手段（命令
ROM1）と、そのアドレスが前記プログラム格納手段に格
納された命令アドレスインデックス部によって指定され
るデータ入出力手段（汎用パラレル入出力ポート13）
と、前記プログラム格納手段から送出される命令に基づ
いてデータの演算を実行する演算手段（ALU18）と、前
記データ入出力手段と前記演算手段の間を結合するデー
タバス10と、前記アドレスインデックス部が前記データ
入出力手段に対してマッピングされていない拡張アドレ
スを指定したことを検知して前記データ入出力手段の特
定のアドレスのポート（第１図に示した実施例において
は＜2FF＞番地に割り当てられたＣ群のポート）から拡
張アドレスデータを送出し、続いて同一のポートを介し
て外部のデータ格納手段とのモータの授受を行なわせし
める入出力ポート拡張手段（拡張用入出力ポート14）
と、前記データ格納手段に対してアドレスとデータの授
受タイミング信号を送出する同期出力端子SSを備えたこ
とを特徴とするもので、専用の拡張端子群を設けること
なく、必要なときにのみ入出力ポートの拡張が可能なマ
イクロプロセッサを得ることができ、大なる効果を奏す
る。
第１図は本発明の一実施例における拡張ポートを有する
マイクロプロセッサの構成を示すブロック図、第２図は
第１図の主要部の信号波形図、第３図はメモリマップ、
第４図は本発明の別の実施例における拡張ポートを有す
るマイクロプロセッサのブロック図、第５図はそのメモ
リマップである。 １……命令ROM、10……データバス、13……汎用パラレ
ル入出力ポート、14……拡張用入出力ポート、18……AL
U。
マイクロプロセッサの構成を示すブロック図、第２図は
第１図の主要部の信号波形図、第３図はメモリマップ、
第４図は本発明の別の実施例における拡張ポートを有す
るマイクロプロセッサのブロック図、第５図はそのメモ
リマップである。 １……命令ROM、10……データバス、13……汎用パラレ
ル入出力ポート、14……拡張用入出力ポート、18……AL
U。
Claims (1)
- 【請求項１】順次実行される命令群からなるプログラム
を格納するプログラム格納手段と、アドレスが前記プロ
グラム格納手段に格納された命令のアドレスインデック
ス部によって指定されるデータ入出力手段と、前記プロ
グラム格納手段から送出される命令に基づいてデータの
演算を実行する演算手段と、前記データ入出力手段と前
記演算手段の間を結合するデータバスと、前記アドレス
インデックス部が前記データ入出力手段に対してマッピ
ングされていない拡張アドレスを指定したことを検知し
て前記データ入出力手段の特定のアドレスのポートから
拡張アドレスデータを送出し、続いて同一のポート介し
て外部のデータ格納手段とのデータの授受を行なわせし
める入出力ポートを拡張手段と、前記データ格納手段に
対してアドレスとデータの授受タイミング信号を送出す
る同期出力端子とを具備してなる拡張ポートを有するマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098604A JP2687416B2 (ja) | 1988-04-21 | 1988-04-21 | 拡張ポートを有するマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098604A JP2687416B2 (ja) | 1988-04-21 | 1988-04-21 | 拡張ポートを有するマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01269141A JPH01269141A (ja) | 1989-10-26 |
| JP2687416B2 true JP2687416B2 (ja) | 1997-12-08 |
Family
ID=14224209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098604A Expired - Lifetime JP2687416B2 (ja) | 1988-04-21 | 1988-04-21 | 拡張ポートを有するマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687416B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010086509A (ko) * | 2000-03-02 | 2001-09-13 | 윤장진 | 차량용 마이컴의 통신 포트 제어 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603776A (ja) * | 1983-06-22 | 1985-01-10 | Matsushita Electric Ind Co Ltd | １チツプマイクロコンピユ−タ |
| JPS6214245A (ja) * | 1985-07-10 | 1987-01-22 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
-
1988
- 1988-04-21 JP JP63098604A patent/JP2687416B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010086509A (ko) * | 2000-03-02 | 2001-09-13 | 윤장진 | 차량용 마이컴의 통신 포트 제어 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01269141A (ja) | 1989-10-26 |
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