JPS63271652A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPS63271652A JPS63271652A JP10707087A JP10707087A JPS63271652A JP S63271652 A JPS63271652 A JP S63271652A JP 10707087 A JP10707087 A JP 10707087A JP 10707087 A JP10707087 A JP 10707087A JP S63271652 A JPS63271652 A JP S63271652A
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 26
- 230000006870 function Effects 0.000 description 9
- 230000015654 memory Effects 0.000 description 7
- 102100035587 Distal membrane-arm assembly complex protein 1 Human genes 0.000 description 4
- 101000930299 Homo sapiens Distal membrane-arm assembly complex protein 1 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101150034590 DAR1 gene Proteins 0.000 description 2
- 101100393304 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPD1 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 241000600169 Maro Species 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｄ Ｍ Ａ ＩＩＩ御装置に関するものであ
り、詳しくは、ＤＭＡアドレスの拡張に関する。
り、詳しくは、ＤＭＡアドレスの拡張に関する。
（従来の技術）
メモリと入出力装置間における高速データ転送方式とし
て、 ＤＭＡ （ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）によるデータ転送が従来から広く行われて
いる。
て、 ＤＭＡ （ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）によるデータ転送が従来から広く行われて
いる。
ところで、最近、このようなりＭＡ転送機能を１チツプ
化したＤＭＡ制御ユニット（以下ＤＭＡＣと略す）が実
用化されている。該ＤＭＡＣは独立した複数のＤＭＡチ
ャンネルを有していて、各ＤＭＡチャンネルには転送モ
ード／コントロールレジスタ群、ＤＭＡ転送元／先アド
レスレジスク。
化したＤＭＡ制御ユニット（以下ＤＭＡＣと略す）が実
用化されている。該ＤＭＡＣは独立した複数のＤＭＡチ
ャンネルを有していて、各ＤＭＡチャンネルには転送モ
ード／コントロールレジスタ群、ＤＭＡ転送元／先アド
レスレジスク。
転送語数レジスタ等が設けられており、必要に応じてＣ
ＰＵのアクセスに従って設定、起動ができるようになっ
ている。
ＰＵのアクセスに従って設定、起動ができるようになっ
ている。
遂行されるＤＭＡ転送モードとしては、■メモリとメモ
リ間のデータ転送 ■メモリとデバイス間のデータ転送 ■チェーニングによるデータ転送 等があり、各モードの遂行に当たって必要な制御信号を
発生する。
リ間のデータ転送 ■メモリとデバイス間のデータ転送 ■チェーニングによるデータ転送 等があり、各モードの遂行に当たって必要な制御信号を
発生する。
現在市販されているＤＭＡＣは、アドレスバス２４ビツ
ト、データバス１６ビツト、ＤＭＡチャンネル数４チヤ
ンネルが一般的であって、上記のＤＭＡ転送七−ドを考
慮して例えば第５図に示すようなブロック溝底で使用さ
れている。
ト、データバス１６ビツト、ＤＭＡチャンネル数４チヤ
ンネルが一般的であって、上記のＤＭＡ転送七−ドを考
慮して例えば第５図に示すようなブロック溝底で使用さ
れている。
第５図において、１はＤＭＡＣであり、Ｏチャンネルか
ら３チヤンネルまでのＤＭＡチャンネルを有している。
ら３チヤンネルまでのＤＭＡチャンネルを有している。
２はバス調停回路であり、ＤｌｖｌＡＣｌとＣＰＵ３と
の間にバス要求／認可信号線４゜５を介して接続されて
いる。６はシステムバスである。該システムバス６には
、バスコントロール信号線７．アドレスバス８．データ
バス９を介してＣＰＵ３が接続され、アドレスバス１０
．データバス１１を介してアドレス／データバスインタ
ーフェイス１２が接続され、ＤＭＡバスコントロール信
号線１３を介してＤＭＡインターフェイス１４が接続さ
れ、アドレスバス１５．バスコントロール信号線１６を
介してＣＰＩＪインターフェイス１７が接続され、デー
タバス１８を介して外部デバイスコントロール回路１９
が接続され、バスコントロール信号線２０．アドレスバ
ス２１．データバス２２を介してメモリ２３が接続され
ている。アドレス／データバスインターフェイス１２に
は、アドレス／データバス２４を介してＤＭＡＣ１が接
続され、コントロール信号線２５を介してＤＭＡインタ
ーフェイス１４が接続され、コントロール信号線２６を
介してＣＰＵインターフェイス１７が接続されている。
の間にバス要求／認可信号線４゜５を介して接続されて
いる。６はシステムバスである。該システムバス６には
、バスコントロール信号線７．アドレスバス８．データ
バス９を介してＣＰＵ３が接続され、アドレスバス１０
．データバス１１を介してアドレス／データバスインタ
ーフェイス１２が接続され、ＤＭＡバスコントロール信
号線１３を介してＤＭＡインターフェイス１４が接続さ
れ、アドレスバス１５．バスコントロール信号線１６を
介してＣＰＩＪインターフェイス１７が接続され、デー
タバス１８を介して外部デバイスコントロール回路１９
が接続され、バスコントロール信号線２０．アドレスバ
ス２１．データバス２２を介してメモリ２３が接続され
ている。アドレス／データバスインターフェイス１２に
は、アドレス／データバス２４を介してＤＭＡＣ１が接
続され、コントロール信号線２５を介してＤＭＡインタ
ーフェイス１４が接続され、コントロール信号線２６を
介してＣＰＵインターフェイス１７が接続されている。
ＤＭＡインターフェイス１４には、ＤＭＡＣコントロー
ル信号線２７を介してＤＭＡＣｌが接続されている。Ｃ
ＰＵインターフェイス１７には、ＤＭ八八ツコントロー
ル信号１２８介してＤＭＡＣｌが接続され、コントロー
ル信号線２９を介して外部デバイスコントロール回路１
９が接続されている。外部デバイスコントロール回路１
９には、ＤＭＡ要求信号線３０、コントロール信号線３
１を介してＤＭＡＣ１のＤＭＡチャンネルＯが接続され
、データバス３２、コントロール信号線３３を介して外
部デバイス３４が接続されている。尚、ＤＭＡＣ１のＤ
ＭＡチャンネル１〜３には他のデバイスが接続されるが
図示しない。
ル信号線２７を介してＤＭＡＣｌが接続されている。Ｃ
ＰＵインターフェイス１７には、ＤＭ八八ツコントロー
ル信号１２８介してＤＭＡＣｌが接続され、コントロー
ル信号線２９を介して外部デバイスコントロール回路１
９が接続されている。外部デバイスコントロール回路１
９には、ＤＭＡ要求信号線３０、コントロール信号線３
１を介してＤＭＡＣ１のＤＭＡチャンネルＯが接続され
、データバス３２、コントロール信号線３３を介して外
部デバイス３４が接続されている。尚、ＤＭＡＣ１のＤ
ＭＡチャンネル１〜３には他のデバイスが接続されるが
図示しない。
このような構成において、まず、ＣＰｔＪ３によりＣＰ
Ｕインターフェイス１７を介してＤＭＡＣ１内の任意の
ＤＭＡチャンネルの設定、起動及び必要に応じて外部デ
バイス３４の設定、起動が行われる。この後、ＤＭＡＣ
１はバス調停回路２を介してＣＰｔＪ３にバス要求信号
を加え、ＣＰＵ３からバス認可信号を得る。ぞして、Ｄ
ＭＡ転送モードが■の場合には、転送元アドレス及びＤ
ＭＡパスコトンロール信号を発生してメモリ２３からデ
ータを一旦ＤＭＡＣｌ内に取り込み、その後転送先アド
レス及びバスコントロール信号を発生して目的アドレス
にデータを転送する。一方、ＤＭＡ転送モードが■の場
合には、バス認可信号を１！た後、転送先或いは転送元
アドレスを出力すると同時に、各ＤＭＡチャンネル専用
に設けられている外部デバイス制御用信号を出力し、デ
バイスへの転送或いはデバイスからの転送を行う。そし
て、ＤＭＡ転送モードが■の場合には、ＤＭＡＣｌ及び
外部デバイス３４起動前に、ＣＰＵ３はメモリ２３上に
転送先アドレス、転送数等のパラメータテーブルを作成
し、ＤＭＡＣｌにはそのテーブル先頭アドレスを設定し
起動する。ＤＭＡＣ１は、先頭アドレスを出力してその
内容を取り込むことにより自己設定し、所定のＤＭＡ転
送を行う。
Ｕインターフェイス１７を介してＤＭＡＣ１内の任意の
ＤＭＡチャンネルの設定、起動及び必要に応じて外部デ
バイス３４の設定、起動が行われる。この後、ＤＭＡＣ
１はバス調停回路２を介してＣＰｔＪ３にバス要求信号
を加え、ＣＰＵ３からバス認可信号を得る。ぞして、Ｄ
ＭＡ転送モードが■の場合には、転送元アドレス及びＤ
ＭＡパスコトンロール信号を発生してメモリ２３からデ
ータを一旦ＤＭＡＣｌ内に取り込み、その後転送先アド
レス及びバスコントロール信号を発生して目的アドレス
にデータを転送する。一方、ＤＭＡ転送モードが■の場
合には、バス認可信号を１！た後、転送先或いは転送元
アドレスを出力すると同時に、各ＤＭＡチャンネル専用
に設けられている外部デバイス制御用信号を出力し、デ
バイスへの転送或いはデバイスからの転送を行う。そし
て、ＤＭＡ転送モードが■の場合には、ＤＭＡＣｌ及び
外部デバイス３４起動前に、ＣＰＵ３はメモリ２３上に
転送先アドレス、転送数等のパラメータテーブルを作成
し、ＤＭＡＣｌにはそのテーブル先頭アドレスを設定し
起動する。ＤＭＡＣ１は、先頭アドレスを出力してその
内容を取り込むことにより自己設定し、所定のＤＭＡ転
送を行う。
（発明が解決しようとする問題点）
しかし、このような構成によれば、大ぎなアドレス空間
を必要とするシステムに使用Ｊ゛る場合には、ＤＭＡア
ドレス空間が限られてしまうことになる。
を必要とするシステムに使用Ｊ゛る場合には、ＤＭＡア
ドレス空間が限られてしまうことになる。
このような不都合を解決するために、アドレスレジスタ
を外付することが考えられるが、単にアドレスレジスタ
を外付するだけではＤＭＡＣ１の動作、転送モードが制
限されることがある。
を外付することが考えられるが、単にアドレスレジスタ
を外付するだけではＤＭＡＣ１の動作、転送モードが制
限されることがある。
本発明は、このような点に鑑みてなされたものであって
、その目的は、比較的簡単な外部回路を付加することに
より、ＤＭＡＣの固有アドレスビット数を上回るアドレ
ス空間とのＤＭＡ転送を複数チャンネル且つ複数モード
で遂行できるＤＭＡ制御装置を提供することにある。
、その目的は、比較的簡単な外部回路を付加することに
より、ＤＭＡＣの固有アドレスビット数を上回るアドレ
ス空間とのＤＭＡ転送を複数チャンネル且つ複数モード
で遂行できるＤＭＡ制御装置を提供することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、独立した複数のＤ
ＭＡチャンネルを有し、ＣＰＵのアクセスに従ってＤＭ
Ａ転送を遂行するＤＭＡ制御ユニットと、 ＣＰＵによるプログラムが可能な複数個の拡張アドレス
レジスタと、これら拡張アドレスレジスタを各々ＤＭＡ
チャンネルの動作中に前記ＤＭＡ制御ユニットから出力
されるＤＭＡチャンネル固有のＤＭＡ信号に従って選択
制御して選択した拡張アドレスレジスタに拡張アドレス
値を格納する拡張レジスタ制御回路よりなる拡張アドレ
ス発生部とで構成されたことを特徴とするものである。
ＭＡチャンネルを有し、ＣＰＵのアクセスに従ってＤＭ
Ａ転送を遂行するＤＭＡ制御ユニットと、 ＣＰＵによるプログラムが可能な複数個の拡張アドレス
レジスタと、これら拡張アドレスレジスタを各々ＤＭＡ
チャンネルの動作中に前記ＤＭＡ制御ユニットから出力
されるＤＭＡチャンネル固有のＤＭＡ信号に従って選択
制御して選択した拡張アドレスレジスタに拡張アドレス
値を格納する拡張レジスタ制御回路よりなる拡張アドレ
ス発生部とで構成されたことを特徴とするものである。
（作用）
本発明によれば、ＤＭＡＣの外にＣＰＵによるプログラ
ムが可能な拡張アドレスレジスタを設けているので、ア
ドレス方向にレジスタを増やすことができ、ＤＭＡアド
レス空間の制限を解除できる。
ムが可能な拡張アドレスレジスタを設けているので、ア
ドレス方向にレジスタを増やすことができ、ＤＭＡアド
レス空間の制限を解除できる。
又、拡張レジスタの種類を増やし、それらをＤＭＡＣか
ら出力されるＤＭＡチャンネル固有のＤＭＡ信号に従っ
て制御しているので、ＤＭＡ各チャンネル毎にそれぞれ
異なったＤＭＡ転送モードを遂行できる。
ら出力されるＤＭＡチャンネル固有のＤＭＡ信号に従っ
て制御しているので、ＤＭＡ各チャンネル毎にそれぞれ
異なったＤＭＡ転送モードを遂行できる。
（実施例）
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示すブロック図であり、第
５図と同一部分には同一符号を付けてその再説明は省略
する。第１図において、３５は拡張アドレス発生回路で
あり、複数の拡張アドレスレジスタ３６（本実施例では
３個）及び拡張レジスタ制御回路３７で構成されている
。拡張アドレスレジスタ３６はＣＰＵ３のアドレス空間
上にマツピングされていて、ＣＰＵ３によるリード、／
ライトが行えるようにデータバス３つを介してシステム
バス６に接続されると共に拡張アドレスバス３８を介し
てシステムバス６上の拡張アドレスバスにも接続されて
いる。拡張レジスタ制御回路３７には、ＤＭＡＣコント
ロールバス４０を介してＤＭＡＣｌが接続され、レジス
タリード／ライト指定信号線４１．アドレスレジスタセ
レクト信号線４２を介してＣＰＵインターフェイス１７
が接続されている。尚、ＤＭＡＣコントロールバス４０
を介してＤＭＡＣｌからファンクションコードＦＣ２〜
１′：Ｃφを含むＤＭＡＣコントロール信号群及びＤＭ
ＡＣバス取得信号が拡張レジスタ制御回路３７に伝送さ
れる。又、拡張レジスタ制御回路３７からは各拡張アド
レスレジスタ３６に信号線４３〜４５を介してコントロ
ール信号が加えられている。
５図と同一部分には同一符号を付けてその再説明は省略
する。第１図において、３５は拡張アドレス発生回路で
あり、複数の拡張アドレスレジスタ３６（本実施例では
３個）及び拡張レジスタ制御回路３７で構成されている
。拡張アドレスレジスタ３６はＣＰＵ３のアドレス空間
上にマツピングされていて、ＣＰＵ３によるリード、／
ライトが行えるようにデータバス３つを介してシステム
バス６に接続されると共に拡張アドレスバス３８を介し
てシステムバス６上の拡張アドレスバスにも接続されて
いる。拡張レジスタ制御回路３７には、ＤＭＡＣコント
ロールバス４０を介してＤＭＡＣｌが接続され、レジス
タリード／ライト指定信号線４１．アドレスレジスタセ
レクト信号線４２を介してＣＰＵインターフェイス１７
が接続されている。尚、ＤＭＡＣコントロールバス４０
を介してＤＭＡＣｌからファンクションコードＦＣ２〜
１′：Ｃφを含むＤＭＡＣコントロール信号群及びＤＭ
ＡＣバス取得信号が拡張レジスタ制御回路３７に伝送さ
れる。又、拡張レジスタ制御回路３７からは各拡張アド
レスレジスタ３６に信号線４３〜４５を介してコントロ
ール信号が加えられている。
拡張アドレスレジスタ３６へのデータのリード／ライト
は、ＣＰＵインターフェイス１７から加えられるアドレ
スレジスタセレクト信号１．２゜３のいずれかとレジス
タリード／ライト指定信号に基づいて行われ、ＤＭＡ遂
行中はＤＭＡＣバス取得信号とＤＭＡＣ１より出力され
るファンクションコードＦＣ２〜ＦＧＯに基づいてアド
レス設定値が拡張アドレスレジスタ３６から拡張アドレ
スバス上に出力される。尚、ファンクションコードＦＣ
２〜ＦＣＯはＤＭＡチャンネルに固有で、各拡張アドレ
スレジスタ３６をセレクトできるものである。
は、ＣＰＵインターフェイス１７から加えられるアドレ
スレジスタセレクト信号１．２゜３のいずれかとレジス
タリード／ライト指定信号に基づいて行われ、ＤＭＡ遂
行中はＤＭＡＣバス取得信号とＤＭＡＣ１より出力され
るファンクションコードＦＣ２〜ＦＧＯに基づいてアド
レス設定値が拡張アドレスレジスタ３６から拡張アドレ
スバス上に出力される。尚、ファンクションコードＦＣ
２〜ＦＣＯはＤＭＡチャンネルに固有で、各拡張アドレ
スレジスタ３６をセレクトできるものである。
このように構成された装置の動作について説明する。
例えば、ＤＭＡチャンネル○を前記■の転送モードで動
作させ、ＤＭＡチャンネル１を前記■の転送モードで動
作させるものとする。
作させ、ＤＭＡチャンネル１を前記■の転送モードで動
作させるものとする。
本実施例において、拡張アドレスレジスタ３６は３個の
レジスタで構成されているので、それぞれをＤＭＡＣｌ
から出力されるファンクションコードＦＣ２〜ＦＣＯの
値により、例えば第２図に示すように対応させる。
レジスタで構成されているので、それぞれをＤＭＡＣｌ
から出力されるファンクションコードＦＣ２〜ＦＣＯの
値により、例えば第２図に示すように対応させる。
動作はＣＰｔＪ３によるＤＭＡＣ１及び外部デバイスコ
ントロール回路１９の設定から始まる。ＣＰｔＪ３は、
ＤＭＣＡｌの設定時には第２図に対応して第３図に示す
ようなプログラミングモデルになるような設定を行う。
ントロール回路１９の設定から始まる。ＣＰｔＪ３は、
ＤＭＣＡｌの設定時には第２図に対応して第３図に示す
ようなプログラミングモデルになるような設定を行う。
第３図において、ＭＦＣｌ、０はファンクションコード
を設定するレジスタであり、チャンネル１．０のＭＡＲ
ｌ、０の内容がバス上に出力されている時にその内容が
それぞれ出力されるようにＤＭＡＣ１内部に設けられて
いる。ＤＦＣＩもＤＭＡＣｌ内部に設けられているレジ
スタであり、ＤＡＲ１の内容がバス上に出力されている
時にその設定内容をＦＣ２〜ＦＣＯに出力する。ＭＡＲ
ｌ、０及びＤＡＲ１には、それぞれ転送先７元アドレス
が設定される。
を設定するレジスタであり、チャンネル１．０のＭＡＲ
ｌ、０の内容がバス上に出力されている時にその内容が
それぞれ出力されるようにＤＭＡＣ１内部に設けられて
いる。ＤＦＣＩもＤＭＡＣｌ内部に設けられているレジ
スタであり、ＤＡＲ１の内容がバス上に出力されている
時にその設定内容をＦＣ２〜ＦＣＯに出力する。ＭＡＲ
ｌ、０及びＤＡＲ１には、それぞれ転送先７元アドレス
が設定される。
これらの設定が終わった後、［）ＭＡＣｌと外部デバイ
スコント【コール回路１９にＣＰＵ３により起動がかけ
られる。両者の起動は、同時であってもよいし時間差が
あってもよい。起動後、ＤＭＡＣ１の内部ＤＭＡ要求と
外部ＤＭΔ政求が略同時に発生するが、優先度の高いチ
ャンネルＯのＤＭＡサイクルがＤＭＡＣｌのバス取得後
始まる。
スコント【コール回路１９にＣＰＵ３により起動がかけ
られる。両者の起動は、同時であってもよいし時間差が
あってもよい。起動後、ＤＭＡＣ１の内部ＤＭＡ要求と
外部ＤＭΔ政求が略同時に発生するが、優先度の高いチ
ャンネルＯのＤＭＡサイクルがＤＭＡＣｌのバス取得後
始まる。
第４図は、このような動作の時間関係を示すタイミング
チャートである。第４図に示すように、チャンネルＯの
サイクルはＭＡＲＯとＭＦＣＯの内容がＤＭＡＣｌから
出力されるので、ＦＣの値（＝＄１＞を基に拡張アドレ
スレジスタ１の設定１１Ｎが拡張アドレスバス上に出力
されることになる。
チャートである。第４図に示すように、チャンネルＯの
サイクルはＭＡＲＯとＭＦＣＯの内容がＤＭＡＣｌから
出力されるので、ＦＣの値（＝＄１＞を基に拡張アドレ
スレジスタ１の設定１１Ｎが拡張アドレスバス上に出力
されることになる。
チャンネル１のサイクルは、まず、ＤＡＲｌとＤＦＣｌ
の内容が出力されるので、ＦＣの値（−＄２）を基にＤ
ＡＲ１の拡張値を出力する。そして、この次のＭＡＲｌ
を出力するサイクルではＭＦＣｌの内容が出力されるの
で同様に拡張アドレスが出力され、ＤＭＡ転送が実行さ
れることになる。
の内容が出力されるので、ＦＣの値（−＄２）を基にＤ
ＡＲ１の拡張値を出力する。そして、この次のＭＡＲｌ
を出力するサイクルではＭＦＣｌの内容が出力されるの
で同様に拡張アドレスが出力され、ＤＭＡ転送が実行さ
れることになる。
尚、上記動作例では、■、■の転送上−ドを説明したが
、■の転送モードでも外部拡張アドレスレジスタを設け
、ＤＭＡＣ内のテーブル先頭アドレス設定レジスタとそ
のファンクションコード設定レジスタを用いることによ
り動作可能である。
、■の転送モードでも外部拡張アドレスレジスタを設け
、ＤＭＡＣ内のテーブル先頭アドレス設定レジスタとそ
のファンクションコード設定レジスタを用いることによ
り動作可能である。
又、拡張するアドレスビット数は任意でよい。
又、拡張レジスタは本実施例では最大８個まで設けるこ
とができ、拡張に使用するレジスタは任意のものでよい
。
とができ、拡張に使用するレジスタは任意のものでよい
。
（発明の効果）
以上説明したように、本発明によれば、比較的簡単な外
部回路を付加することによって、ＤＭＡＣの固有アドレ
スビット数を上回るアドレス空間とのＤＭＡ転送を複数
チャンネル且つ複数モードで遂行できるＤＭＡ制御装置
が実現できる。
部回路を付加することによって、ＤＭＡＣの固有アドレ
スビット数を上回るアドレス空間とのＤＭＡ転送を複数
チャンネル且つ複数モードで遂行できるＤＭＡ制御装置
が実現できる。
第１図は本発明の一実施例を示ずブロック図、第２図及
び第３図はＤＭＡＣの内部動作説明図、第４図は第１図
の動作の時間関係を示すタイミングチャート、第５図は
従来の一例を示すブロック図である。 １・・・ＤＭＡＣ（ＤＭＡ制御ユニット）３・・・ＣＰ
Ｕ
び第３図はＤＭＡＣの内部動作説明図、第４図は第１図
の動作の時間関係を示すタイミングチャート、第５図は
従来の一例を示すブロック図である。 １・・・ＤＭＡＣ（ＤＭＡ制御ユニット）３・・・ＣＰ
Ｕ
Claims (1)
- 【特許請求の範囲】 独立した複数のＤＭＡチャンネルを有し、ＣＰＵのアク
セスに従ってＤＭＡ転送を遂行するＤＭＡ制御ユニット
と、 ＣＰＵによるプログラムが可能な複数個の拡張アドレス
レジスタと、これら拡張アドレスレジスタを各々ＤＭＡ
チャンネルの動作中に前記ＤＭＡ制御ユニットから出力
されるＤＭＡチャンネル固有のＤＭＡ信号に従って選択
制御して選択した拡張アドレスレジスタに拡張アドレス
値を格納する拡張レジスタ制御回路よりなる拡張アドレ
ス発生部とで構成されたことを特徴とするＤＭＡ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107070A JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107070A JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271652A true JPS63271652A (ja) | 1988-11-09 |
| JPH081631B2 JPH081631B2 (ja) | 1996-01-10 |
Family
ID=14449724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107070A Expired - Lifetime JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081631B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530778A (ja) * | 1998-11-24 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123913A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Ｄｍａアクセス方式 |
| JPS59223831A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | アドレス拡張ｄｍａ制御装置 |
-
1987
- 1987-04-30 JP JP62107070A patent/JPH081631B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123913A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Ｄｍａアクセス方式 |
| JPS59223831A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | アドレス拡張ｄｍａ制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530778A (ja) * | 1998-11-24 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081631B2 (ja) | 1996-01-10 |
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