JP2002530778A - 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン - Google Patents
複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジンInfo
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- JP2002530778A JP2002530778A JP2000584397A JP2000584397A JP2002530778A JP 2002530778 A JP2002530778 A JP 2002530778A JP 2000584397 A JP2000584397 A JP 2000584397A JP 2000584397 A JP2000584397 A JP 2000584397A JP 2002530778 A JP2002530778 A JP 2002530778A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】
ダイレクトメモリアクセスエンジンは複数の仮想ダイレクトメモリアクセスチャネルをサポートする。ダイレクトメモリアクセスエンジンは、ダイレクトメモリアクセスコントローラと、複数の仮想ダイレクトメモリアクセスチャネルに対するパラメタを含むメモリ内のパラメタテーブルとを含む。コントローラエンジンは単一の物理ダイレクトメモリアクセスチャネルと複数の仮想ダイレクトメモリアクセスチャネルとを備える。複数の仮想ダイレクトメモリアクセスチャネルのうち１つのダイレクトメモリアクセスチャネルが、ある所与の時間にアクティブになり得る。このアクティブなチャネルに対するパラメタが、ダイレクトメモリアクセスコントローラの物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアクセスチャネルリソースへパラメタテーブルからロードされ得る。ダイレクトメモリアクセスコントローラの物理ダイレクトメモリアクセス制御ブロックは物理ダイレクトメモリアクセスチャネルリソースを用いて、ロードされたパラメタに基づいてアクティブなチャネルに対するダイレクトメモリアクセス転送を行なう。物理ダイレクトメモリアクセスチャネルリソースは複数の仮想ダイレクトメモリアクセスチャネルにより共有される。ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメモリアクセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む。
Description
【０００１】
本発明はマイクロコントローラにおけるダイレクトメモリアクセス制御に関し
、より具体的には、複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのダイレクトメモリアクセスエンジンに関する。
、より具体的には、複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのダイレクトメモリアクセスエンジンに関する。
【０００２】
マイクロコントローラ 技術が進歩するにつれて、従来はマイクロプロセッサが、またはコンピュータ
システムが全体として供給していた特定のサービスを、コンピュータシステムの
コンポーネントが提供するようになってきた。この進歩する技術の主要なものは
マイクロコントローラすなわち組込み式コントローラとして知られており、これ
は要するにパーソナルコンピュータにおいて用いられるようなマイクロプロセッ
サであるが、同じモノリシック半導体基板（すなわちチップ）上に非常に多くの
付加的な機能が組み合わされたものである。典型的なパーソナルコンピュータで
は、マイクロプロセッサが基礎的な計算機能を行なう一方、ネットワークを介し
た通信、コンピュータメモリの制御およびユーザとの入力／出力を提供するなど
の機能は、その他の集積回路が行なう。
システムが全体として供給していた特定のサービスを、コンピュータシステムの
コンポーネントが提供するようになってきた。この進歩する技術の主要なものは
マイクロコントローラすなわち組込み式コントローラとして知られており、これ
は要するにパーソナルコンピュータにおいて用いられるようなマイクロプロセッ
サであるが、同じモノリシック半導体基板（すなわちチップ）上に非常に多くの
付加的な機能が組み合わされたものである。典型的なパーソナルコンピュータで
は、マイクロプロセッサが基礎的な計算機能を行なう一方、ネットワークを介し
た通信、コンピュータメモリの制御およびユーザとの入力／出力を提供するなど
の機能は、その他の集積回路が行なう。
【０００３】 典型的なマイクロコントローラでは、これらの機能の多くが集積回路チップ自
体の内部に組込まれている。典型的なマイクロコントローラ、たとえばカリフォ
ルニア州サニィベイルのアドバンスト・マイクロ・ディバイシズ・インコーポレ
イテッドによるＡｍ１８６ＥＭまたはＡＭ１８６ＥＳは、コアマイクロプロセッ
サを含むだけでなく、メモリコントローラ、ダイレクトメモリアクセス（ＤＭＡ
）コントローラ、割込みコントローラ、ならびに非同期および同期の両シリアル
インターフェイスもさらに含む。コンピュータシステムにおいて、典型的にはこ
れらの装置は別々の集積回路として実現されるので、より大きな面積を必要とし
、製品のサイズを大きくする。これらの機能を単一チップ内に組込むことにより
、サイズが著しく減じられる。これは消費者製品において重要であることが多い
。
体の内部に組込まれている。典型的なマイクロコントローラ、たとえばカリフォ
ルニア州サニィベイルのアドバンスト・マイクロ・ディバイシズ・インコーポレ
イテッドによるＡｍ１８６ＥＭまたはＡＭ１８６ＥＳは、コアマイクロプロセッ
サを含むだけでなく、メモリコントローラ、ダイレクトメモリアクセス（ＤＭＡ
）コントローラ、割込みコントローラ、ならびに非同期および同期の両シリアル
インターフェイスもさらに含む。コンピュータシステムにおいて、典型的にはこ
れらの装置は別々の集積回路として実現されるので、より大きな面積を必要とし
、製品のサイズを大きくする。これらの機能を単一チップ内に組込むことにより
、サイズが著しく減じられる。これは消費者製品において重要であることが多い
。
【０００４】 消費者製品の設計者の観点からみれば、特定の付加された特徴の組合わせによ
り、ある特定のマイクロコントローラが所与のアプリケーションに対して魅力的
になることがよくある。標準の８０ｘ８６マイクロプロセッサ命令を用いる多く
のマイクロコントローラが利用可能であり、このようなマイクロコントローラに
対してはソフトウェアの開発が容易である。実行ユニットの命令セットが類似し
ているので、付加された特徴が、特定のマイクロコントローラ間を区別する主要
な基準となることが多い。
り、ある特定のマイクロコントローラが所与のアプリケーションに対して魅力的
になることがよくある。標準の８０ｘ８６マイクロプロセッサ命令を用いる多く
のマイクロコントローラが利用可能であり、このようなマイクロコントローラに
対してはソフトウェアの開発が容易である。実行ユニットの命令セットが類似し
ているので、付加された特徴が、特定のマイクロコントローラ間を区別する主要
な基準となることが多い。
【０００５】 マイクロコントローラを組込みシステムにおいて実現する際には、他のよくあ
る要求または所望される特徴は、マイクロコントローラの何らかの特定の部分が
その他の部分と折衝するときに必要な帯域幅を減じることである。たとえば、マ
イクロコントローラのコアは実行ユニットであり、これは本質的にはマイクロプ
ロセッサコアである。実行ユニットはそれ専用にプログラムされたタスクを自由
に行なうべきであり、マイクロコントローラ内の他のユニットを待って時間を費
やすべきではない。
る要求または所望される特徴は、マイクロコントローラの何らかの特定の部分が
その他の部分と折衝するときに必要な帯域幅を減じることである。たとえば、マ
イクロコントローラのコアは実行ユニットであり、これは本質的にはマイクロプ
ロセッサコアである。実行ユニットはそれ専用にプログラムされたタスクを自由
に行なうべきであり、マイクロコントローラ内の他のユニットを待って時間を費
やすべきではない。
【０００６】 ダイレクトメモリアクセス 実行ユニットを解放するのにしばしば有用なものとして、ダイレクトメモリア
クセス（ＤＭＡ）ユニット、タイマ制御ユニット、および割込み制御ユニットが
ある。このようなユニットはある外部トランザクションが生ずるのを待機するタ
スクの負荷をなくし、さらにＤＭＡユニットの場合は、実際にタスクそれ自体の
負荷を軽減する。ＤＭＡユニットは、記憶位置間の転送、入力／出力ポート間の
転送、およびある記憶位置とある入力／出力ポートとの間の転送を行なうようプ
ログラムされ得る。これらのタスクの負荷をなくすことにより、実行ユニットは
、このような転送が行なわれる間待機しなくてもよくなり、これによってコンピ
ュータシステムの全体の速度が速くなり得る。
クセス（ＤＭＡ）ユニット、タイマ制御ユニット、および割込み制御ユニットが
ある。このようなユニットはある外部トランザクションが生ずるのを待機するタ
スクの負荷をなくし、さらにＤＭＡユニットの場合は、実際にタスクそれ自体の
負荷を軽減する。ＤＭＡユニットは、記憶位置間の転送、入力／出力ポート間の
転送、およびある記憶位置とある入力／出力ポートとの間の転送を行なうようプ
ログラムされ得る。これらのタスクの負荷をなくすことにより、実行ユニットは
、このような転送が行なわれる間待機しなくてもよくなり、これによってコンピ
ュータシステムの全体の速度が速くなり得る。
【０００７】 ＤＭＡユニットは、マイクロプロセッサが関与することなく、ＤＭＡユニット
の制御レジスタを転送制御情報で初期化することによって機能する。転送制御情
報は、通常、ソースアドレス（転送されるデータのブロックの先頭のアドレス）
、デスティネーションアドレス（データのブロックの先頭の転送先のアドレス）
、およびデータブロックのサイズを含む。マイクロプロセッサおよびＤＭＡユニ
ットの両者とも、適切なアドレスへデータを分配する前に内部にデータを記憶す
るが、ＤＭＡユニットは、ペリフェラルもしくはメモリ装置へ、またはペリフェ
ラルもしくはメモリ装置からの、アドレスとバス制御信号とを供給し、そのペリ
フェラルまたはメモリ装置が読出または書込サイクルの間にあるペリフェラルま
たはメモリ装置にアクセスするようにできる。
の制御レジスタを転送制御情報で初期化することによって機能する。転送制御情
報は、通常、ソースアドレス（転送されるデータのブロックの先頭のアドレス）
、デスティネーションアドレス（データのブロックの先頭の転送先のアドレス）
、およびデータブロックのサイズを含む。マイクロプロセッサおよびＤＭＡユニ
ットの両者とも、適切なアドレスへデータを分配する前に内部にデータを記憶す
るが、ＤＭＡユニットは、ペリフェラルもしくはメモリ装置へ、またはペリフェ
ラルもしくはメモリ装置からの、アドレスとバス制御信号とを供給し、そのペリ
フェラルまたはメモリ装置が読出または書込サイクルの間にあるペリフェラルま
たはメモリ装置にアクセスするようにできる。
【０００８】 ＤＭＡユニットでは特定のチャネルが実現され、ペリフェラル装置またはメモ
リ装置が他のペリフェラルまたはメモリ装置へ／から（ＤＭＡユニットによる内
部データ記憶を伴ってまたは伴わずに）データを転送できるようにする。チャネ
ルは、ペリフェラルまたはメモリ装置からのＤＭＡリクエスト信号（ＤＲＥＱ）
を介してアクティブにされ得る。ＤＭＡユニットはＤＲＥＱを受け、ＤＭＡアク
ノレッジ信号（ＤＡＣＫ）またはそれをシミュレートしたものを与え、チャネル
を介してペリフェラルまたはメモリ装置へ／からデータを転送する。ＤＭＡチャ
ネルをよく使用するペリフェラル装置には、ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）リフレッシュ回路、サウンドカード、ＳＣＳＩホストアダプタ、
パラレルポート、テープカード、ネットワークカード、モデム、およびフロッピ
ー（登録商標）ディスクコントローラがある。
リ装置が他のペリフェラルまたはメモリ装置へ／から（ＤＭＡユニットによる内
部データ記憶を伴ってまたは伴わずに）データを転送できるようにする。チャネ
ルは、ペリフェラルまたはメモリ装置からのＤＭＡリクエスト信号（ＤＲＥＱ）
を介してアクティブにされ得る。ＤＭＡユニットはＤＲＥＱを受け、ＤＭＡアク
ノレッジ信号（ＤＡＣＫ）またはそれをシミュレートしたものを与え、チャネル
を介してペリフェラルまたはメモリ装置へ／からデータを転送する。ＤＭＡチャ
ネルをよく使用するペリフェラル装置には、ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）リフレッシュ回路、サウンドカード、ＳＣＳＩホストアダプタ、
パラレルポート、テープカード、ネットワークカード、モデム、およびフロッピ
ー（登録商標）ディスクコントローラがある。
【０００９】 ダイレクトメモリアクセスチャネルは従来、ハードウェアでサポートされてお
り、ダイレクトメモリアクセスコントローラ内の制御論理によって管理されてい
る。この制御論理は、典型的には複数のレジスタ（たとえばＤＭＡコマンドレジ
スタ、ＤＭＡモードレジスタ、ＤＭＡステータスレジスタ、ＤＭＡマスクレジス
タ、ＤＭＡリクエストレジスタ、ＤＭＡカウントレジスタ、およびＤＭＡアドレ
スレジスタなど）の形態をとり、貴重なシリコンスペースを取ってしまう。各ダ
イレクトメモリアクセスチャネルは制御論理中の固有の部分（たとえばＤＭＡカ
ウントレジスタおよびＤＭＡアドレスレジスタ）と対応づけられている。
り、ダイレクトメモリアクセスコントローラ内の制御論理によって管理されてい
る。この制御論理は、典型的には複数のレジスタ（たとえばＤＭＡコマンドレジ
スタ、ＤＭＡモードレジスタ、ＤＭＡステータスレジスタ、ＤＭＡマスクレジス
タ、ＤＭＡリクエストレジスタ、ＤＭＡカウントレジスタ、およびＤＭＡアドレ
スレジスタなど）の形態をとり、貴重なシリコンスペースを取ってしまう。各ダ
イレクトメモリアクセスチャネルは制御論理中の固有の部分（たとえばＤＭＡカ
ウントレジスタおよびＤＭＡアドレスレジスタ）と対応づけられている。
【００１０】
要するに、本発明は、複数の仮想ダイレクトメモリアクセスチャネルをサポー
トするためのダイレクトメモリアクセスエンジンを提供する。このダイレクトメ
モリアクセスエンジンは、ダイレクトメモリアクセスコントローラと、複数の仮
想ダイレクトメモリアクセスチャネルに対するパラメタを含むメモリ内のパラメ
タテーブルとを含む。ダイレクトメモリアクセスエンジンは、単一の物理ダイレ
クトメモリアクセスチャネルと複数の仮想ダイレクトメモリアクセスチャネルと
を提供する。所与の時間には、複数の仮想ダイレクトメモリアクセスチャネルの
うち１つのチャネルがアクティブにされ得る。アクティブチャネルに対するパラ
メタがパラメタテーブルからダイレクトメモリアクセスコントローラにロードさ
れる。ダイレクトメモリアクセスコントローラの物理的なダイレクトメモリアク
セス制御ブロックが、物理的なダイレクトメモリアクセスチャネルリソースを用
いて、ロードされたパラメタに基づいてそのアクティブチャネルに対するダイレ
クトメモリアクセス転送を行なう。このコントローラの物理的なダイレクトメモ
リアクセスチャネルリソースは、複数の仮想ダイレクトメモリアクセスチャネル
により共有される。ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダ
イレクトメモリアクセスチャネルのアクティブチャネルに対するダイレクトメモ
リアクセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む
。
トするためのダイレクトメモリアクセスエンジンを提供する。このダイレクトメ
モリアクセスエンジンは、ダイレクトメモリアクセスコントローラと、複数の仮
想ダイレクトメモリアクセスチャネルに対するパラメタを含むメモリ内のパラメ
タテーブルとを含む。ダイレクトメモリアクセスエンジンは、単一の物理ダイレ
クトメモリアクセスチャネルと複数の仮想ダイレクトメモリアクセスチャネルと
を提供する。所与の時間には、複数の仮想ダイレクトメモリアクセスチャネルの
うち１つのチャネルがアクティブにされ得る。アクティブチャネルに対するパラ
メタがパラメタテーブルからダイレクトメモリアクセスコントローラにロードさ
れる。ダイレクトメモリアクセスコントローラの物理的なダイレクトメモリアク
セス制御ブロックが、物理的なダイレクトメモリアクセスチャネルリソースを用
いて、ロードされたパラメタに基づいてそのアクティブチャネルに対するダイレ
クトメモリアクセス転送を行なう。このコントローラの物理的なダイレクトメモ
リアクセスチャネルリソースは、複数の仮想ダイレクトメモリアクセスチャネル
により共有される。ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダ
イレクトメモリアクセスチャネルのアクティブチャネルに対するダイレクトメモ
リアクセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む
。
【００１１】 本発明により、各ダイレクトメモリアクセスチャネルをそれ自体の制御論理と
対応づける必要がなくなる。このようにして、複数のダイレクトメモリアクセス
チャネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費
やすのではなく、単一のダイレクトメモリアクセスに対するダイレクトメモリア
クセス制御情報を記憶するために、メモリが用いられる。
対応づける必要がなくなる。このようにして、複数のダイレクトメモリアクセス
チャネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費
やすのではなく、単一のダイレクトメモリアクセスに対するダイレクトメモリア
クセス制御情報を記憶するために、メモリが用いられる。
【００１２】 添付の図面を参照するとともに以下の発明の詳細な説明を考察することにより
、本発明をよりよく理解することができる。
、本発明をよりよく理解することができる。
【００１３】
ここで図面を参照して、図１は、本発明に従ったマイクロコントローラＭのア
ーキテクチャ例のブロック図である。マイクロコントローラＭは種々のオンチッ
プユニットをサポートし得る。図示したアーキテクチャでは、実行ユニット１０
０と、メモリユニット１０２と、バス制御ユニット１０４と、ダイレクトメモリ
アクセス（ＤＭＡ）ユニット１０６と、テストアクセスポート１０８と、タイマ
ユニット１１０と、ペリフェラル制御ユニット１１２と、割込み制御ユニット１
１４と、プログラマブルＩ／Ｏユニット１１６と、ポートユニット１１８とが、
各々、システムバス１２０に結合される。システムバス１２０は、これらの結合
されたユニットのいずれかの間に、データ、アドレスおよび制御情報を通信する
ためのデータバス、アドレスバスおよび制御バスを含み得る。
ーキテクチャ例のブロック図である。マイクロコントローラＭは種々のオンチッ
プユニットをサポートし得る。図示したアーキテクチャでは、実行ユニット１０
０と、メモリユニット１０２と、バス制御ユニット１０４と、ダイレクトメモリ
アクセス（ＤＭＡ）ユニット１０６と、テストアクセスポート１０８と、タイマ
ユニット１１０と、ペリフェラル制御ユニット１１２と、割込み制御ユニット１
１４と、プログラマブルＩ／Ｏユニット１１６と、ポートユニット１１８とが、
各々、システムバス１２０に結合される。システムバス１２０は、これらの結合
されたユニットのいずれかの間に、データ、アドレスおよび制御情報を通信する
ためのデータバス、アドレスバスおよび制御バスを含み得る。
【００１４】 実行ユニット１００には、メモリユニット１０２により記憶されたコードを実
行するための高度に集積化されたプロセッサ１０１が備えられ得る。開示した実
施例における実行ユニット１００は、カリフォルニア州サニィベイルのアドバン
スト・マイクロ・ディバイシズからの種々のマイクロコントローラに実装された
Ａｍ１８６命令セットと互換性がある。この実行ユニット１００の代わりに他の
さまざまな実行ユニットを用いてもよい。
行するための高度に集積化されたプロセッサ１０１が備えられ得る。開示した実
施例における実行ユニット１００は、カリフォルニア州サニィベイルのアドバン
スト・マイクロ・ディバイシズからの種々のマイクロコントローラに実装された
Ａｍ１８６命令セットと互換性がある。この実行ユニット１００の代わりに他の
さまざまな実行ユニットを用いてもよい。
【００１５】 メモリユニット１０２は、オンチップまたはオフチップメモリ装置への、およ
びオンチップまたはオフチップメモリ装置からのデータ通信を制御するための、
複数のメモリコントローラをサポートし得る。これらのメモリ装置は、たとえば
、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、読出専用メモリ（ＲＯＭ
）、および／またはフラッシュメモリを含み得る。メモリコントローラの一例と
して、拡張データ出力（ＥＤＯ）および同期ＤＲＡＭ（ＳＤＲＡＭ）サポート、
書込バッファリングサポート、ならびに先読みバッファリングサポートを提供す
るＤＲＡＭコントローラが挙げられる。
びオンチップまたはオフチップメモリ装置からのデータ通信を制御するための、
複数のメモリコントローラをサポートし得る。これらのメモリ装置は、たとえば
、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、読出専用メモリ（ＲＯＭ
）、および／またはフラッシュメモリを含み得る。メモリコントローラの一例と
して、拡張データ出力（ＥＤＯ）および同期ＤＲＡＭ（ＳＤＲＡＭ）サポート、
書込バッファリングサポート、ならびに先読みバッファリングサポートを提供す
るＤＲＡＭコントローラが挙げられる。
【００１６】 バス制御ユニット１０４は、種々のバスを制御し、かつそれらのバスに接続さ
れたペリフェラルをサポートするためのバスコントローラのホストを提供し得る
。これらのバスコントローラは、たとえば、ＵＳＢ（Universal Serial Bus）コ
ントローラ、ＩＳＡ（Industry Standard Architecture）バスコントローラ、Ｐ
ＣＩ（Peripheral Component Interconnect）バスコントローラ、汎用バスコン
トローラ、および／またはＶＬ−バスコントローラを含み得る。バス制御ユニッ
ト１０４は、このように、マイクロコントローラＭが多数の外部バスおよびペリ
フェラルをサポートできるようにする。
れたペリフェラルをサポートするためのバスコントローラのホストを提供し得る
。これらのバスコントローラは、たとえば、ＵＳＢ（Universal Serial Bus）コ
ントローラ、ＩＳＡ（Industry Standard Architecture）バスコントローラ、Ｐ
ＣＩ（Peripheral Component Interconnect）バスコントローラ、汎用バスコン
トローラ、および／またはＶＬ−バスコントローラを含み得る。バス制御ユニッ
ト１０４は、このように、マイクロコントローラＭが多数の外部バスおよびペリ
フェラルをサポートできるようにする。
【００１７】 ＤＭＡユニット１０６には、マイクロコントローラＭのユニット間のダイレク
トメモリアクセス転送を制御するためのいくつかのＤＭＡチャネルを有する複数
のＤＭＡコントローラが備えられ得る。本発明によれば、ＤＭＡユニット１０６
は、複数の仮想ＤＭＡチャネルをサポートするためのＤＭＡエンジン１５０を備
える。テストアクセスポート１０８は、製造環境においてマイクロコントローラ
Ｍをテストするためのスキャンインターフェイスをもたらし、ポート１０８のテ
スト論理を制御するためのテストアクセスポート（ＴＡＰ）コントローラをサポ
ートする。
トメモリアクセス転送を制御するためのいくつかのＤＭＡチャネルを有する複数
のＤＭＡコントローラが備えられ得る。本発明によれば、ＤＭＡユニット１０６
は、複数の仮想ＤＭＡチャネルをサポートするためのＤＭＡエンジン１５０を備
える。テストアクセスポート１０８は、製造環境においてマイクロコントローラ
Ｍをテストするためのスキャンインターフェイスをもたらし、ポート１０８のテ
スト論理を制御するためのテストアクセスポート（ＴＡＰ）コントローラをサポ
ートする。
【００１８】 ペリフェラル制御ユニット１１２は、種々のペリフェラル装置を制御するため
の集積化されたペリフェラルコントローラのホストを提供し得る。これらのペリ
フェラルコントローラは、たとえば、グラフィックコントローラ、キーボードコ
ントローラ、および／またはＰＣカードコントローラを含み得る。グラフィック
コントローラは、内部の統合メモリアーキテクチャ（ＵＭＡ）および種々のグラ
フィックアダプタとのソフトウェア互換性をもたらす。ＰＣカードコントローラ
またはアダプタは、ＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協
会）の規格に従うのが好ましい。
の集積化されたペリフェラルコントローラのホストを提供し得る。これらのペリ
フェラルコントローラは、たとえば、グラフィックコントローラ、キーボードコ
ントローラ、および／またはＰＣカードコントローラを含み得る。グラフィック
コントローラは、内部の統合メモリアーキテクチャ（ＵＭＡ）および種々のグラ
フィックアダプタとのソフトウェア互換性をもたらす。ＰＣカードコントローラ
またはアダプタは、ＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協
会）の規格に従うのが好ましい。
【００１９】 割込み制御ユニット１１４は、複数の割込みリクエストをサポートするための
複数の割込みコントローラを備え得る。各割込みコントローラは、それに対応す
る割込みリクエストの発行および受理を規制し得る。プログラマブルＩ／Ｏユニ
ット１１６は、複数の汎用Ｉ／Ｏピンをサポートする。これらのピンは、マイク
ロコントローラＭに外部装置のためのパラレルインターフェイスを与える。ポー
トユニット１１８は、標準パラレルポートインターフェイス、シリアルポートイ
ンターフェイス、および／または赤外ポートインターフェイスをもたらし得る。
パラレルポートインターフェイスは、高速転送のための強化パラレルポート（Ｅ
ＰＰ）モードをサポートし得る。シリアルポートインターフェイスおよび赤外イ
ンターフェイスは、ＰＣ互換性がもてるように、業界標準ユニバーサル非同期レ
シーバ／トランスミッタ（ＵＡＲＴ）により駆動され得る。
複数の割込みコントローラを備え得る。各割込みコントローラは、それに対応す
る割込みリクエストの発行および受理を規制し得る。プログラマブルＩ／Ｏユニ
ット１１６は、複数の汎用Ｉ／Ｏピンをサポートする。これらのピンは、マイク
ロコントローラＭに外部装置のためのパラレルインターフェイスを与える。ポー
トユニット１１８は、標準パラレルポートインターフェイス、シリアルポートイ
ンターフェイス、および／または赤外ポートインターフェイスをもたらし得る。
パラレルポートインターフェイスは、高速転送のための強化パラレルポート（Ｅ
ＰＰ）モードをサポートし得る。シリアルポートインターフェイスおよび赤外イ
ンターフェイスは、ＰＣ互換性がもてるように、業界標準ユニバーサル非同期レ
シーバ／トランスミッタ（ＵＡＲＴ）により駆動され得る。
【００２０】 マイクロコントローラＭのこれらのユニットは、さまざまな構成および組合せ
が可能である。マイクロコントローラＭは、たとえばＡｍ１８６TMＥＤマイクロ
コントローラ、ＥｌａｎTMＳＣ４００マイクロコントローラまたはＡｍ１８６TM ＣＣマイクロコントローラであり得る。当然ながら、開示されたユニットは例示
的であり、網羅的ではない。本発明の精神を損なうことなく、図示されたユニッ
トをいくつか排除し、または追加することができる。さらに、マイクロコントロ
ーラＭによりサポートされる特定のユニットの選択は、特定のマイクロコントロ
ーラのアプリケーションとの関連で決定され得る。一例として、モバイルコンピ
ューティングアプリケーションについては、赤外ポートインターフェイス、グラ
フィックコントローラ、およびＰＣカードコントローラがサポートされ得る。別
の例としては、通信アプリケーションに関して、ＵＳＢコントローラおよびＨＬ
ＤＣ（High-Level Data Link Control）コントローラがサポートされ得る。開示
したマイクロコントローラＭはこのように、アーキテクチャ的な柔軟性を備える
。
が可能である。マイクロコントローラＭは、たとえばＡｍ１８６TMＥＤマイクロ
コントローラ、ＥｌａｎTMＳＣ４００マイクロコントローラまたはＡｍ１８６TM ＣＣマイクロコントローラであり得る。当然ながら、開示されたユニットは例示
的であり、網羅的ではない。本発明の精神を損なうことなく、図示されたユニッ
トをいくつか排除し、または追加することができる。さらに、マイクロコントロ
ーラＭによりサポートされる特定のユニットの選択は、特定のマイクロコントロ
ーラのアプリケーションとの関連で決定され得る。一例として、モバイルコンピ
ューティングアプリケーションについては、赤外ポートインターフェイス、グラ
フィックコントローラ、およびＰＣカードコントローラがサポートされ得る。別
の例としては、通信アプリケーションに関して、ＵＳＢコントローラおよびＨＬ
ＤＣ（High-Level Data Link Control）コントローラがサポートされ得る。開示
したマイクロコントローラＭはこのように、アーキテクチャ的な柔軟性を備える
。
【００２１】 本発明に従った技術および回路は、多種多様のマイクロコントローラに適用可
能である。「マイクロコントローラ」という用語自体が業界ではさまざまな異な
る定義を有する。会社によっては、付加的特徴（Ｉ／Ｏなど）を備えるプロセッ
サコアがオン・ボードメモリを有さなければ「マイクロプロセッサ」であると呼
ぶ場合もあり、今日では、デジタルシグナルプロセッサ（ＤＳＰ）は専用および
汎用の両方のコントローラ機能に対して用いられる。ここでは、「マイクロコン
トローラ」という用語はこれらの製品すべてを包含して用いられており、通常は
、単一モノリシック集積回路上において付加機能がすべて実現された実行ユニッ
トを意味する。
能である。「マイクロコントローラ」という用語自体が業界ではさまざまな異な
る定義を有する。会社によっては、付加的特徴（Ｉ／Ｏなど）を備えるプロセッ
サコアがオン・ボードメモリを有さなければ「マイクロプロセッサ」であると呼
ぶ場合もあり、今日では、デジタルシグナルプロセッサ（ＤＳＰ）は専用および
汎用の両方のコントローラ機能に対して用いられる。ここでは、「マイクロコン
トローラ」という用語はこれらの製品すべてを包含して用いられており、通常は
、単一モノリシック集積回路上において付加機能がすべて実現された実行ユニッ
トを意味する。
【００２２】 図２を参照して、複数の仮想ＤＭＡチャネルをサポートするＤＭＡエンジン１
５０の一例の概略図が示される。ＤＭＡエンジン１５０は、ＤＭＡコントローラ
２００およびメモリ２０８を備える。ＤＭＡコントローラ２００は、単一の物理
ＤＭＡチャネル２０４および複数の仮想ＤＭＡチャネル２０２をサポートする。
複数の仮想ＤＭＡチャネル２０２は、ｎ（ｎは整数）個の仮想ＤＭＡチャネルと
して表わされる。所与の時間には、複数の仮想ＤＭＡチャネル２０２のうち１つ
のチャネルがアクティブになり得る。アクティブな仮想ＤＭＡチャネルは、単一
の物理ＤＭＡチャネル２０４を使用する。物理ＤＭＡチャネル２０４はこうして
複数の仮想ＤＭＡチャネル２０４の間で変化する。図２において、斜線で示され
る物理ＤＭＡチャネル２０４は、ＶＩＲＴＵＲＬ＿ＤＭＡ＿１チャネルに対応す
るものとして表わされる。
５０の一例の概略図が示される。ＤＭＡエンジン１５０は、ＤＭＡコントローラ
２００およびメモリ２０８を備える。ＤＭＡコントローラ２００は、単一の物理
ＤＭＡチャネル２０４および複数の仮想ＤＭＡチャネル２０２をサポートする。
複数の仮想ＤＭＡチャネル２０２は、ｎ（ｎは整数）個の仮想ＤＭＡチャネルと
して表わされる。所与の時間には、複数の仮想ＤＭＡチャネル２０２のうち１つ
のチャネルがアクティブになり得る。アクティブな仮想ＤＭＡチャネルは、単一
の物理ＤＭＡチャネル２０４を使用する。物理ＤＭＡチャネル２０４はこうして
複数の仮想ＤＭＡチャネル２０４の間で変化する。図２において、斜線で示され
る物理ＤＭＡチャネル２０４は、ＶＩＲＴＵＲＬ＿ＤＭＡ＿１チャネルに対応す
るものとして表わされる。
【００２３】 アクティブ仮想ＤＭＡチャネル２０２によるＤＭＡ転送は、ＤＭＡコントロー
ラ２００の物理ＤＭＡ制御ブロック２０６により制御される。物理ＤＭＡ制御ブ
ロック２０６は、５つの標準型の構成レジスタ２２８（ＤＭＡモードレジスタ、
ＤＭＡステータスレジスタ、ＤＭＡマスクレジスタ、ＤＭＡリクエストレジスタ
、およびＤＭＡコマンドレジスタ）の何らかの組合せを含み得る。その時々で、
物理ＤＭＡ制御ブロック２０６は、物理ＤＭＡチャネル２０４を用いる仮想ＤＭ
Ａチャネル２０２に適応するように構成され得る。ＤＭＡコントローラ２００は
さらに、物理ＤＭＡチャネルリソース２２０を含む。ＤＭＡコントローラ２００
のプログラミング状態の間に、物理ＤＭＡチャネルリソース２２０および物理Ｄ
ＭＡ制御ブロック２０６が、アクティブ仮想ＤＭＡチャネルによるＤＭＡ転送に
対するパラメタでプログラムされる。物理ＤＭＡチャネルリソース２２０は、単
一の物理ＤＭＡチャネル２０４にのみ適応するように構成される。開示した実施
例では、物理ＤＭＡチャネルリソース２２０は、単一のＤＭＡチャネルに対して
、ＤＭＡ転送カウントレジスタ２２４およびＤＭＡアドレスカウンタ（ソースお
よびデスティネーション）２２６などの１組のＤＭＡ転送制御リソースを含み得
る。これに代えて、本発明によれば、ＤＭＡコントローラ２００は、より多数の
仮想ＤＭＡチャネル２０２によって共有されるいかなる数の物理ＤＭＡチャネル
２０４もサポートし得る。物理ＤＭＡチャネル２０４と同様、物理ＤＭＡチャネ
ルリソース２２０の使用も複数の仮想ＤＭＡチャネル２０２の間で変化する。物
理ＤＭＡチャネルリソース２２０は、ハードウェアを最小化するよう構成される
のが好ましい。
ラ２００の物理ＤＭＡ制御ブロック２０６により制御される。物理ＤＭＡ制御ブ
ロック２０６は、５つの標準型の構成レジスタ２２８（ＤＭＡモードレジスタ、
ＤＭＡステータスレジスタ、ＤＭＡマスクレジスタ、ＤＭＡリクエストレジスタ
、およびＤＭＡコマンドレジスタ）の何らかの組合せを含み得る。その時々で、
物理ＤＭＡ制御ブロック２０６は、物理ＤＭＡチャネル２０４を用いる仮想ＤＭ
Ａチャネル２０２に適応するように構成され得る。ＤＭＡコントローラ２００は
さらに、物理ＤＭＡチャネルリソース２２０を含む。ＤＭＡコントローラ２００
のプログラミング状態の間に、物理ＤＭＡチャネルリソース２２０および物理Ｄ
ＭＡ制御ブロック２０６が、アクティブ仮想ＤＭＡチャネルによるＤＭＡ転送に
対するパラメタでプログラムされる。物理ＤＭＡチャネルリソース２２０は、単
一の物理ＤＭＡチャネル２０４にのみ適応するように構成される。開示した実施
例では、物理ＤＭＡチャネルリソース２２０は、単一のＤＭＡチャネルに対して
、ＤＭＡ転送カウントレジスタ２２４およびＤＭＡアドレスカウンタ（ソースお
よびデスティネーション）２２６などの１組のＤＭＡ転送制御リソースを含み得
る。これに代えて、本発明によれば、ＤＭＡコントローラ２００は、より多数の
仮想ＤＭＡチャネル２０２によって共有されるいかなる数の物理ＤＭＡチャネル
２０４もサポートし得る。物理ＤＭＡチャネル２０４と同様、物理ＤＭＡチャネ
ルリソース２２０の使用も複数の仮想ＤＭＡチャネル２０２の間で変化する。物
理ＤＭＡチャネルリソース２２０は、ハードウェアを最小化するよう構成される
のが好ましい。
【００２４】 ＤＭＡコントローラ２００はさらに、メモリ２０８およびペリフェラル装置２
１６に結合される。ＤＭＡコントローラ２００は、メモリ２０８にメモリ読出信
号ＭＥＭ ＲＤおよびメモリ書込信号ＭＥＭ ＷＲを与える。ペリフェラル装置
２１６には、ペリフェラル読出信号ＤＥＶ ＲＤおよびペリフェラル書込信号Ｄ
ＥＶ ＷＲがＤＭＡコントローラ２００により与えられる。メモリ２０８は、複
数の仮想ＤＭＡチャネル２０２に対するパラメタを格納するためのパラメタテー
ブルまたは同様のデータ構成２１０をもたらす。複数の仮想ＤＭＡチャネル２０
２に対するパラメタが、実行ユニット１００によりパラメタテーブル２１０にロ
ードされ得る。メモリ２０８は実行ユニット１００にアドレス線ＡＤＤＲを与え
、実行ユニット１００がパラメタテーブル２１０をアドレス指定できるようにす
る。仮想ＤＭＡチャネル２０２がアクティブになると、特定の仮想ＤＭＡチャネ
ル２０２に対するパラメタが、パラメタテーブル２１０から物理ＤＭＡチャネル
リソース２２０および物理ＤＭＡ制御ブロック２０６へ与えられる。開示した実
施例では、関連のパラメタがＤＭＡコントローラ２００の物理ＤＭＡリソース２
２０へ実行ユニット１００によってロードされる。ＤＭＡコントローラ２００は
、ロードされたパラメタに基づいてＤＭＡ転送を行なう。ＤＭＡ転送中、ＤＭＡ
コントローラ２００は、メモリ２０８、ペリフェラル装置２１６および実行ユニ
ット１００に結合されたローカルデータバスＤＡＴＡを所有する。
１６に結合される。ＤＭＡコントローラ２００は、メモリ２０８にメモリ読出信
号ＭＥＭ ＲＤおよびメモリ書込信号ＭＥＭ ＷＲを与える。ペリフェラル装置
２１６には、ペリフェラル読出信号ＤＥＶ ＲＤおよびペリフェラル書込信号Ｄ
ＥＶ ＷＲがＤＭＡコントローラ２００により与えられる。メモリ２０８は、複
数の仮想ＤＭＡチャネル２０２に対するパラメタを格納するためのパラメタテー
ブルまたは同様のデータ構成２１０をもたらす。複数の仮想ＤＭＡチャネル２０
２に対するパラメタが、実行ユニット１００によりパラメタテーブル２１０にロ
ードされ得る。メモリ２０８は実行ユニット１００にアドレス線ＡＤＤＲを与え
、実行ユニット１００がパラメタテーブル２１０をアドレス指定できるようにす
る。仮想ＤＭＡチャネル２０２がアクティブになると、特定の仮想ＤＭＡチャネ
ル２０２に対するパラメタが、パラメタテーブル２１０から物理ＤＭＡチャネル
リソース２２０および物理ＤＭＡ制御ブロック２０６へ与えられる。開示した実
施例では、関連のパラメタがＤＭＡコントローラ２００の物理ＤＭＡリソース２
２０へ実行ユニット１００によってロードされる。ＤＭＡコントローラ２００は
、ロードされたパラメタに基づいてＤＭＡ転送を行なう。ＤＭＡ転送中、ＤＭＡ
コントローラ２００は、メモリ２０８、ペリフェラル装置２１６および実行ユニ
ット１００に結合されたローカルデータバスＤＡＴＡを所有する。
【００２５】 言うまでもなく、開示した実施例において少なくとも４つのタイプのＤＭＡ転
送が可能である。すなわち、メモリ−ペリフェラル装置転送、ペリフェラル−メ
モリ装置転送、メモリ−メモリ装置転送およびペリフェラル−ペリフェラル装置
転送である。メモリ−ペリフェラル装置転送は、メモリ読出信号ＭＥＭ ＲＤお
よびペリフェラル書込信号ＤＥＶ ＷＲに従って行なわれるメモリ装置２０８か
らペリフェラル装置２１６へのデータ転送である。ペリフェラル−メモリ装置転
送は、ペリフェラル読出信号ＤＥＶ ＲＤおよびメモリ書込信号ＭＥＭ ＷＲに
従って行なわれるペリフェラル装置２１６からメモリ装置２０８へのデータ転送
である。
送が可能である。すなわち、メモリ−ペリフェラル装置転送、ペリフェラル−メ
モリ装置転送、メモリ−メモリ装置転送およびペリフェラル−ペリフェラル装置
転送である。メモリ−ペリフェラル装置転送は、メモリ読出信号ＭＥＭ ＲＤお
よびペリフェラル書込信号ＤＥＶ ＷＲに従って行なわれるメモリ装置２０８か
らペリフェラル装置２１６へのデータ転送である。ペリフェラル−メモリ装置転
送は、ペリフェラル読出信号ＤＥＶ ＲＤおよびメモリ書込信号ＭＥＭ ＷＲに
従って行なわれるペリフェラル装置２１６からメモリ装置２０８へのデータ転送
である。
【００２６】 メモリ−メモリ装置転送は、メモリ読出信号ＭＥＭ ＲＤおよびメモリ書込信
号ＭＥＭ ＷＲに従って行なわれる、メモリ装置２０８のあるメモリアドレス領
域からメモリ装置２０８の別のメモリアドレス領域へのデータ転送である。ペリ
フェラル−ペリフェラル装置転送は、ペリフェラル読出信号ＤＥＶ ＲＤおよび
ペリフェラル書込信号ＤＥＶ ＷＲに従って行なわれる、ペリフェラル装置２１
６のあるＩ／Ｏアドレス領域からペリフェラル装置２１６の別のＩ／Ｏアドレス
領域へのデータ転送である。メモリ−メモリ装置転送またはペリフェラル−ペリ
フェラル装置転送は、読出フェーズ、内部データ記憶フェーズ、および書込フェ
ーズを含み得る。読出フェーズでは、読出アドレスがメモリ２０８またはペリフ
ェラル装置２１６に与えられる。次に、読出データがＤＭＡコントローラ２００
の一時レジスタ（図示せず）により記憶され得る。その後、書込アドレスがメモ
リ２０８またはペリフェラル装置２１６に与えられる。これに代えて、一時レジ
スタなしにメモリ−メモリ転送またはペリフェラル−ペリフェラル転送を行なう
こともできる。簡略化のため、単一のメモリ装置２０８および単一のペリフェラ
ル装置２１６が図示されるが、ＤＭＡエンジン１５０は、複数のメモリ装置およ
び複数のペリフェラル装置の間でＤＭＡ転送を制御してもよい。開示した実施例
では、仮想ＤＭＡチャネル２０２はメモリ装置２０８またはペリフェラル装置２
１６に割当てられ得る。
号ＭＥＭ ＷＲに従って行なわれる、メモリ装置２０８のあるメモリアドレス領
域からメモリ装置２０８の別のメモリアドレス領域へのデータ転送である。ペリ
フェラル−ペリフェラル装置転送は、ペリフェラル読出信号ＤＥＶ ＲＤおよび
ペリフェラル書込信号ＤＥＶ ＷＲに従って行なわれる、ペリフェラル装置２１
６のあるＩ／Ｏアドレス領域からペリフェラル装置２１６の別のＩ／Ｏアドレス
領域へのデータ転送である。メモリ−メモリ装置転送またはペリフェラル−ペリ
フェラル装置転送は、読出フェーズ、内部データ記憶フェーズ、および書込フェ
ーズを含み得る。読出フェーズでは、読出アドレスがメモリ２０８またはペリフ
ェラル装置２１６に与えられる。次に、読出データがＤＭＡコントローラ２００
の一時レジスタ（図示せず）により記憶され得る。その後、書込アドレスがメモ
リ２０８またはペリフェラル装置２１６に与えられる。これに代えて、一時レジ
スタなしにメモリ−メモリ転送またはペリフェラル−ペリフェラル転送を行なう
こともできる。簡略化のため、単一のメモリ装置２０８および単一のペリフェラ
ル装置２１６が図示されるが、ＤＭＡエンジン１５０は、複数のメモリ装置およ
び複数のペリフェラル装置の間でＤＭＡ転送を制御してもよい。開示した実施例
では、仮想ＤＭＡチャネル２０２はメモリ装置２０８またはペリフェラル装置２
１６に割当てられ得る。
【００２７】 ＤＭＡエンジン１５０はさらに、ＤＭＡリクエスト／アクノレッジポートブロ
ック２１２を含む。開示した実施例では、ＤＭＡリクエスト／アクノレッジポー
トブロック２１２は、ペリフェラル装置２１６またはメモリ装置２０８からリク
エスト信号ＤＲＥＱ（ｎ）を受け得る。ある装置が、ＤＭＡリクエスト信号ＤＲ
ＥＱ（ｎ）をＤＭＡリクエスト／アクノレッジポートブロック２１２へ与え、Ｄ
ＭＡ転送を要求する。ＤＭＡリクエスト／アクノレッジポートブロック２１２は
、ＤＭＡアクノレッジ信号ＤＡＣＫ（ｎ）をペリフェラル装置２１６またはメモ
リ装置２０８へ供給し得る。ＤＭＡアクノレッジ信号ＤＡＣＫ（ｎ）がアクティ
ブということは、仮想ＤＭＡチャネル２０２が可能化されており、ＤＭＡリクエ
ストを発行した対応の装置がサービスを受けていることを示す。
ック２１２を含む。開示した実施例では、ＤＭＡリクエスト／アクノレッジポー
トブロック２１２は、ペリフェラル装置２１６またはメモリ装置２０８からリク
エスト信号ＤＲＥＱ（ｎ）を受け得る。ある装置が、ＤＭＡリクエスト信号ＤＲ
ＥＱ（ｎ）をＤＭＡリクエスト／アクノレッジポートブロック２１２へ与え、Ｄ
ＭＡ転送を要求する。ＤＭＡリクエスト／アクノレッジポートブロック２１２は
、ＤＭＡアクノレッジ信号ＤＡＣＫ（ｎ）をペリフェラル装置２１６またはメモ
リ装置２０８へ供給し得る。ＤＭＡアクノレッジ信号ＤＡＣＫ（ｎ）がアクティ
ブということは、仮想ＤＭＡチャネル２０２が可能化されており、ＤＭＡリクエ
ストを発行した対応の装置がサービスを受けていることを示す。
【００２８】 図３を参照して、仮想ＤＭＡ制御処理の一例のフローチャートが示される。こ
の仮想ＤＭＡ制御プロセスの例は、仮想ＤＭＡチャネル２０２によるＤＭＡ転送
の初期化および実行を表わす。ステップ３００の始めに、ダイレクトメモリアク
セスリクエスト信号ＤＲＱ（ｎ）がペリフェラル装置２１６またはメモリ装置２
０８によってＤＭＡリクエスト／アクノレッジポートブロック２１２に対してア
サートされているか否かが判断される。ＤＲＱ（ｎ）がアサートされていなけれ
ば、またはアクティブでなければ、制御はステップ３００にとどまる。ＤＲＱ（
ｎ）がアクティブであれば、制御はステップ３０２へ進み、ここでＤＭＡリクエ
スト／アクノレッジポートブロック２１２により割込信号ＩＮＴが実行ユニット
１００に与えられる。次に、ステップ３０４で、実行ユニット１００は、ＣＰＵ
読出信号ＣＰＵ ＲＤを与えて、ＤＭＡリクエスト／アクノレッジポートブロッ
ク２１２を読出し、どの装置がサービスを要求しているかを判断する。ステップ
３０４から、制御はステップ３０６に進み、ここでＤＭＡコントローラ２００は
、ＤＭＡ転送のために割り当てられた仮想ＤＭＡチャネル２０２に対するパラメ
タでロードされる。これらのパラメタは、パラメタテーブル２１０からＤＭＡ制
御ブロック２０６および物理ＤＭＡリソース２２０へロードされる。パラメタの
ある一部はＤＭＡ制御ブロック２０６にロードされ、またパラメタのある一部は
物理ＤＭＡチャネルリソース２２０にロードされ得る。
の仮想ＤＭＡ制御プロセスの例は、仮想ＤＭＡチャネル２０２によるＤＭＡ転送
の初期化および実行を表わす。ステップ３００の始めに、ダイレクトメモリアク
セスリクエスト信号ＤＲＱ（ｎ）がペリフェラル装置２１６またはメモリ装置２
０８によってＤＭＡリクエスト／アクノレッジポートブロック２１２に対してア
サートされているか否かが判断される。ＤＲＱ（ｎ）がアサートされていなけれ
ば、またはアクティブでなければ、制御はステップ３００にとどまる。ＤＲＱ（
ｎ）がアクティブであれば、制御はステップ３０２へ進み、ここでＤＭＡリクエ
スト／アクノレッジポートブロック２１２により割込信号ＩＮＴが実行ユニット
１００に与えられる。次に、ステップ３０４で、実行ユニット１００は、ＣＰＵ
読出信号ＣＰＵ ＲＤを与えて、ＤＭＡリクエスト／アクノレッジポートブロッ
ク２１２を読出し、どの装置がサービスを要求しているかを判断する。ステップ
３０４から、制御はステップ３０６に進み、ここでＤＭＡコントローラ２００は
、ＤＭＡ転送のために割り当てられた仮想ＤＭＡチャネル２０２に対するパラメ
タでロードされる。これらのパラメタは、パラメタテーブル２１０からＤＭＡ制
御ブロック２０６および物理ＤＭＡリソース２２０へロードされる。パラメタの
ある一部はＤＭＡ制御ブロック２０６にロードされ、またパラメタのある一部は
物理ＤＭＡチャネルリソース２２０にロードされ得る。
【００２９】 ＤＭＡエンジン１５０はさらに、特定の調停方式に従って複数の仮想ＤＭＡチ
ャネルリクエスト間で仮想ＤＭＡチャネル２０２を選択するためのＤＭＡアービ
タ（図示せず）を含み得る。複数のダイレクトメモリアクセスリクエスト信号Ｄ
ＲＱ（ｎ）が同時にアクティブになると、優先順位の最も高いダイレクトメモリ
アクセスリクエストＤＲＱ（ｎ）が選択される。
ャネルリクエスト間で仮想ＤＭＡチャネル２０２を選択するためのＤＭＡアービ
タ（図示せず）を含み得る。複数のダイレクトメモリアクセスリクエスト信号Ｄ
ＲＱ（ｎ）が同時にアクティブになると、優先順位の最も高いダイレクトメモリ
アクセスリクエストＤＲＱ（ｎ）が選択される。
【００３０】 次に、ステップ３０８で、ＤＭＡコントローラ２００は要求を発した装置に通
常のアクノレッジ信号ＡＣＫで肯定応答する。ステップ３０９で、アクノレッジ
信号ＤＡＣＫ（ｎ）が、ＤＭＡリクエスト／アクノレッジポートブロック２１２
により要求している装置に対してアサートされ、割当てられたまたはアクティブ
な仮想ＤＭＡチャネル２０２を可能化またはアクティブにする。適切なＤＡＣＫ
（ｎ）信号がＤＭＡリクエスト／アクノレッジポートブロック２１２のステアリ
ング論理２１４により決定される。ステアリング論理２１４は、本質的には、割
当てられたまたはアクティブな仮想ＤＭＡチャネル２０２に対応する通常のアク
ノレッジ信号ＡＣＫを検出するので、要求を発した装置に対応のアクノレッジ信
号ＤＡＣＫ（ｎ）が与えられ得る。このステアリングフェーズの前には、アクノ
レッジ信号ＤＡＣＫ（ｎ）は、複数の仮想ＤＭＡチャネル２０２により仮想的な
意味で物理レベルで共有されている。物理的なレベルでは、物理的なＤＭＡチャ
ネル２０４は仮想的に通常のアクノレッジ信号ＡＣＫを共有する。通常のアクノ
レッジ信号ＡＣＫは適切なＤＡＣＫ（ｎ）信号に振分けられる。
常のアクノレッジ信号ＡＣＫで肯定応答する。ステップ３０９で、アクノレッジ
信号ＤＡＣＫ（ｎ）が、ＤＭＡリクエスト／アクノレッジポートブロック２１２
により要求している装置に対してアサートされ、割当てられたまたはアクティブ
な仮想ＤＭＡチャネル２０２を可能化またはアクティブにする。適切なＤＡＣＫ
（ｎ）信号がＤＭＡリクエスト／アクノレッジポートブロック２１２のステアリ
ング論理２１４により決定される。ステアリング論理２１４は、本質的には、割
当てられたまたはアクティブな仮想ＤＭＡチャネル２０２に対応する通常のアク
ノレッジ信号ＡＣＫを検出するので、要求を発した装置に対応のアクノレッジ信
号ＤＡＣＫ（ｎ）が与えられ得る。このステアリングフェーズの前には、アクノ
レッジ信号ＤＡＣＫ（ｎ）は、複数の仮想ＤＭＡチャネル２０２により仮想的な
意味で物理レベルで共有されている。物理的なレベルでは、物理的なＤＭＡチャ
ネル２０４は仮想的に通常のアクノレッジ信号ＡＣＫを共有する。通常のアクノ
レッジ信号ＡＣＫは適切なＤＡＣＫ（ｎ）信号に振分けられる。
【００３１】 ステップ３１０において、アクティブな仮想ＤＭＡチャネル２０２に対するＤ
ＭＡ転送が、物理ＤＭＡ制御ブロック２０６および物理ＤＭＡチャネルリソース
２２０にロードされたパラメタに基づいて行なわれる。ステップ３１０から、制
御はステップ３１２へ進み、ここで実行ユニット１００は、たとえば割込みなど
により、仮想ＤＭＡ動作が完了したことを通知される。制御はステップ３１４を
経て終了し、このステップ３１４で仮想ＤＭＡ制御処理が完了する。
ＭＡ転送が、物理ＤＭＡ制御ブロック２０６および物理ＤＭＡチャネルリソース
２２０にロードされたパラメタに基づいて行なわれる。ステップ３１０から、制
御はステップ３１２へ進み、ここで実行ユニット１００は、たとえば割込みなど
により、仮想ＤＭＡ動作が完了したことを通知される。制御はステップ３１４を
経て終了し、このステップ３１４で仮想ＤＭＡ制御処理が完了する。
【００３２】 このように、本発明は、複数の仮想ダイレクトメモリアクセスチャネル２０２
をサポートするためのダイレクトメモリアクセスエンジン１５０を提供する。ダ
イレクトメモリアクセスエンジン１５０は、ダイレクトメモリアクセスコントロ
ーラ２００と、複数の仮想ダイレクトメモリアクセスチャネル２０２に対するパ
ラメタを含むメモリ２０８内のパラメタテーブル２１０とを含む。ダイレクトメ
モリアクセスエンジン１５０は、単一の物理的なダイレクトメモリアクセスチャ
ネル２０４および複数の仮想ダイレクトメモリアクセスチャネル２０２を備える
。複数の仮想ダイレクトメモリアクセスチャネル２０２のうち１つのチャネルが
、ある所与の時間にアクティブにされ得る。アクティブチャネル２０２に対する
パラメタは、パラメタテーブル２１０から、ダイレクトメモリアクセスコントロ
ーラ２００のダイレクトメモリアクセス制御ブロック２０６および物理ダイレク
トメモリアクセスチャネルリソース２２０へロードされる。物理ダイレクトメモ
リアクセス制御ブロック２０６は、物理ＤＭＡチャネルリソース２２０を用いて
、ロードされたパラメタに基づいてアクティブチャネル２０２に対するダイレク
トメモリアクセス転送を行なう。物理ＤＭＡチャネルリソース２２０は、複数の
仮想ダイレクトメモリアクセスチャネル２０２により共有される。ダイレクトメ
モリアクセスエンジン１５０はさらに、複数の仮想ダイレクトメモリアクセスチ
ャネル２０２のアクティブチャネル２０２のためのダイレクトメモリアクセスリ
クエスト線ＤＲＥＱ（ｎ）およびダイレクトメモリアクセスアクノレッジ線ＤＡ
ＣＫ（ｎ）を含む。
をサポートするためのダイレクトメモリアクセスエンジン１５０を提供する。ダ
イレクトメモリアクセスエンジン１５０は、ダイレクトメモリアクセスコントロ
ーラ２００と、複数の仮想ダイレクトメモリアクセスチャネル２０２に対するパ
ラメタを含むメモリ２０８内のパラメタテーブル２１０とを含む。ダイレクトメ
モリアクセスエンジン１５０は、単一の物理的なダイレクトメモリアクセスチャ
ネル２０４および複数の仮想ダイレクトメモリアクセスチャネル２０２を備える
。複数の仮想ダイレクトメモリアクセスチャネル２０２のうち１つのチャネルが
、ある所与の時間にアクティブにされ得る。アクティブチャネル２０２に対する
パラメタは、パラメタテーブル２１０から、ダイレクトメモリアクセスコントロ
ーラ２００のダイレクトメモリアクセス制御ブロック２０６および物理ダイレク
トメモリアクセスチャネルリソース２２０へロードされる。物理ダイレクトメモ
リアクセス制御ブロック２０６は、物理ＤＭＡチャネルリソース２２０を用いて
、ロードされたパラメタに基づいてアクティブチャネル２０２に対するダイレク
トメモリアクセス転送を行なう。物理ＤＭＡチャネルリソース２２０は、複数の
仮想ダイレクトメモリアクセスチャネル２０２により共有される。ダイレクトメ
モリアクセスエンジン１５０はさらに、複数の仮想ダイレクトメモリアクセスチ
ャネル２０２のアクティブチャネル２０２のためのダイレクトメモリアクセスリ
クエスト線ＤＲＥＱ（ｎ）およびダイレクトメモリアクセスアクノレッジ線ＤＡ
ＣＫ（ｎ）を含む。
【００３３】 当然ながら、ＤＭＡコントローラ２００は、より多数の仮想ＤＭＡチャネル２
０２によって共有されるいかなる数の物理ＤＭＡチャネルにも適応できるように
、複数の物理ＤＭＡチャネルリソース２００および複数の物理ＤＭＡ制御ブロッ
ク２０６をサポートし得る。
０２によって共有されるいかなる数の物理ＤＭＡチャネルにも適応できるように
、複数の物理ＤＭＡチャネルリソース２００および複数の物理ＤＭＡ制御ブロッ
ク２０６をサポートし得る。
【００３４】 本発明により、各ダイレクトメモリアクセスチャネルをその固有の制御論理と
対応づける必要がなくなる。この方法で、複数のダイレクトメモリアクセスチャ
ネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費やす
のではなく、単一のダイレクトメモリアクセスチャネルに対するダイレクトメモ
リアクセス制御情報を記憶するためにメモリが用いられる。
対応づける必要がなくなる。この方法で、複数のダイレクトメモリアクセスチャ
ネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費やす
のではなく、単一のダイレクトメモリアクセスチャネルに対するダイレクトメモ
リアクセス制御情報を記憶するためにメモリが用いられる。
【００３５】 本発明の前述の開示および記述は本発明を例示しかつ説明するものであり、図
示した回路、構造および動作方法の細部と同様、構成要素、回路要素、信号、レ
ジスタおよび接続などを本発明の精神から離れることなくさまざまに変更するこ
とが可能である。
示した回路、構造および動作方法の細部と同様、構成要素、回路要素、信号、レ
ジスタおよび接続などを本発明の精神から離れることなくさまざまに変更するこ
とが可能である。
【図１】 本発明に従ったダイレクトメモリアクセスエンジンを備えるマイ
クロコントローラのブロック図である。
クロコントローラのブロック図である。
【図２】 本発明に従った図１のダイレクトメモリアクセスエンジンの一例
の概略図である。
の概略図である。
【図３】 本発明に従った仮想ダイレクトメモリアクセス制御処理の一例の
フロー図である。
フロー図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１２月６日（２０００．１２．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 ＵＳ−Ａ−５，６１９，７２７は、ｎ個のＤＭＡブロックが直列に接続され、
各ＤＭＡブロックがデータ転送のためのｍ個の独立したチャネルを有する、複数
チャネルのダイレクトメモリアクセス装置を開示する。ソースアドレスおよびデ
スティネーションアドレスなど、ＤＭＡ転送を制御するためのパラメタは、ｍ個
のチャネルの各々に対してメモリ内に格納される。この装置では、各ＤＭＡブロ
ックが、それ自体の物理制御回路およびそれ自体の物理制御レジスタを備える物
理ＤＭＡチャネルを有する。 本発明によれば、複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのダイレクトメモリアクセスエンジンが提供され、このダイレクトメモリ
アクセスエンジンはダイレクトメモリアクセスコントローラを含み、ダイレクト
メモリアクセスコントローラは、物理ダイレクトメモリアクセス制御ブロックと
、物理ダイレクトメモリアクセスチャネルリソースと、物理ダイレクトメモリア
クセス制御ブロックに結合されて物理ダイレクトメモリアクセス制御ブロックお
よび物理ダイレクトメモリアクセスチャネルリソースを共有する複数の仮想ダイ
レクトメモリアクセスチャネルとを含み、上記ダイレクトメモリアクセスエンジ
ンはさらに、複数の仮想ダイレクトメモリアクセスチャネルに対するパラメタを
格納するパラメタテーブルを含むメモリを含み、上記ダイレクトメモリアクセス
コントローラはさらに、物理ダイレクトメモリアクセス制御ブロックおよび物理
ダイレクトメモリアクセスチャネルリソースに結合される物理ダイレクトメモリ
アクセスチャネルとを含む。 好ましくは、ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレ
クトメモリアクセスチャネルのアクティブチャネルに対するダイレクトメモリア
クセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む。
各ＤＭＡブロックがデータ転送のためのｍ個の独立したチャネルを有する、複数
チャネルのダイレクトメモリアクセス装置を開示する。ソースアドレスおよびデ
スティネーションアドレスなど、ＤＭＡ転送を制御するためのパラメタは、ｍ個
のチャネルの各々に対してメモリ内に格納される。この装置では、各ＤＭＡブロ
ックが、それ自体の物理制御回路およびそれ自体の物理制御レジスタを備える物
理ＤＭＡチャネルを有する。 本発明によれば、複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのダイレクトメモリアクセスエンジンが提供され、このダイレクトメモリ
アクセスエンジンはダイレクトメモリアクセスコントローラを含み、ダイレクト
メモリアクセスコントローラは、物理ダイレクトメモリアクセス制御ブロックと
、物理ダイレクトメモリアクセスチャネルリソースと、物理ダイレクトメモリア
クセス制御ブロックに結合されて物理ダイレクトメモリアクセス制御ブロックお
よび物理ダイレクトメモリアクセスチャネルリソースを共有する複数の仮想ダイ
レクトメモリアクセスチャネルとを含み、上記ダイレクトメモリアクセスエンジ
ンはさらに、複数の仮想ダイレクトメモリアクセスチャネルに対するパラメタを
格納するパラメタテーブルを含むメモリを含み、上記ダイレクトメモリアクセス
コントローラはさらに、物理ダイレクトメモリアクセス制御ブロックおよび物理
ダイレクトメモリアクセスチャネルリソースに結合される物理ダイレクトメモリ
アクセスチャネルとを含む。 好ましくは、ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレ
クトメモリアクセスチャネルのアクティブチャネルに対するダイレクトメモリア
クセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】 マイクロコントローラＭのこれらのユニットは、さまざまな構成および組合せ
が可能である。マイクロコントローラＭは、たとえばＡｍ１８６TMＥＤマイクロ
コントローラ、ＥｌａｎTMＳＣ４００マイクロコントローラまたはＡｍ１８６TM ＣＣマイクロコントローラであり得る。当然ながら、開示されたユニットは例示
的であり、網羅的ではない。さらに、マイクロコントローラＭによりサポートさ
れる特定のユニットの選択は、特定のマイクロコントローラのアプリケーション
の機能であり得る。一例として、モバイルコンピューティングアプリケーション
については、赤外ポートインターフェイス、グラフィックコントローラ、および
ＰＣカードコントローラがサポートされ得る。別の例としては、通信アプリケー
ションに関して、ＵＳＢコントローラおよびＨＬＤＣ（High-Level Data Link C
ontrol）コントローラがサポートされ得る。開示したマイクロコントローラＭは
このように、アーキテクチャ的な柔軟性を備える。
が可能である。マイクロコントローラＭは、たとえばＡｍ１８６TMＥＤマイクロ
コントローラ、ＥｌａｎTMＳＣ４００マイクロコントローラまたはＡｍ１８６TM ＣＣマイクロコントローラであり得る。当然ながら、開示されたユニットは例示
的であり、網羅的ではない。さらに、マイクロコントローラＭによりサポートさ
れる特定のユニットの選択は、特定のマイクロコントローラのアプリケーション
の機能であり得る。一例として、モバイルコンピューティングアプリケーション
については、赤外ポートインターフェイス、グラフィックコントローラ、および
ＰＣカードコントローラがサポートされ得る。別の例としては、通信アプリケー
ションに関して、ＵＳＢコントローラおよびＨＬＤＣ（High-Level Data Link C
ontrol）コントローラがサポートされ得る。開示したマイクロコントローラＭは
このように、アーキテクチャ的な柔軟性を備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】 本発明の前述の開示および記述は本発明を例示しかつ説明するものであり、図
示した回路、構造および動作方法の細部と同様、構成要素、回路要素、信号、レ
ジスタおよび接続などを前掲の請求の範囲から逸脱することなくさまざまに変更
することが可能である。
示した回路、構造および動作方法の細部と同様、構成要素、回路要素、信号、レ
ジスタおよび接続などを前掲の請求の範囲から逸脱することなくさまざまに変更
することが可能である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マン，ダニエル・ピィ アメリカ合衆国、78704 テキサス州、オ ースティン、エス・ラマー、3816、アパー トメント・2903 (72)発明者 グッドリッチ・ザ・サード，フロイド アメリカ合衆国、97229 オレゴン州、ポ ートランド、エヌ・ダブリュ・エイティセ ブンス・テラス、505 Ｆターム(参考） 5B061 BA03 DD01 DD08 DD11 SS04 【要約の続き】 なう。物理ダイレクトメモリアクセスチャネルリソース は複数の仮想ダイレクトメモリアクセスチャネルにより 共有される。ダイレクトメモリアクセスエンジンはさら に、複数の仮想ダイレクトメモリアクセスチャネルのう ちアクティブなチャネルに対するダイレクトメモリアク セスリクエスト線およびダイレクトメモリアクセスアク ノレッジ線を含む。
Claims (26)
- 【請求項１】 複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのダイレクトメモリアクセスエンジンであって、 ダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセ
スコントローラは、 物理ダイレクトメモリアクセス制御ブロックと、 物理ダイレクトメモリアクセスチャネルリソースと、 物理ダイレクトメモリアクセス制御ブロックに結合され、物理ダイレクトメモ
リアクセスリソースを共有する複数の仮想ダイレクトメモリアクセスチャネルと
、 物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアク
セスチャネルリソースに結合される物理ダイレクトメモリアクセスチャネルとを
含む、ダイレクトメモリアクセスエンジン。 - 【請求項２】 複数の仮想ダイレクトメモリアクセスチャネルに対するパラ
メタを格納するパラメタテーブルを含むメモリをさらに含む、請求項１に記載の
ダイレクトメモリアクセスエンジン。 - 【請求項３】 実行ユニットが、複数の仮想ダイレクトメモリアクセスチャ
ネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメ
タを、パラメタテーブルから物理ダイレクトメモリアクセスチャネルリソースお
よび物理ダイレクトメモリアクセス制御ブロックにロードする、請求項２に記載
のダイレクトメモリアクセスエンジン。 - 【請求項４】 所与の時間には、複数の仮想ダイレクトメモリアクセスチャ
ネルのうち１つのチャネルがアクティブになる、請求項１に記載のダイレクトメ
モリアクセスエンジン。 - 【請求項５】 物理ダイレクトメモリアクセスリソースおよび物理ダイレク
トメモリアクセス制御ブロックが、複数の仮想ダイレクトメモリアクセスチャネ
ルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメタ
を格納する、請求項１に記載のダイレクトメモリアクセスエンジン。 - 【請求項６】 ダイレクトメモリアクセスコントローラが、パラメタに基づ
いて物理ダイレクトメモリアクセスチャネルを介して複数の仮想ダイレクトメモ
リアクセスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネル
に対するダイレクトメモリアクセス転送を行なう、請求項１に記載のダイレクト
メモリアクセスエンジン。 - 【請求項７】 複数の仮想ダイレクトメモリアクセスチャネルのうちアクテ
ィブなチャネルに対するダイレクトメモリアクセスリクエスト線を含む、請求項
１に記載のダイレクトメモリアクセスエンジン。 - 【請求項８】 複数の仮想ダイレクトメモリアクセスチャネルのうちアクテ
ィブなチャネルに対するダイレクトメモリアクセスアクノレッジ線を含む、請求
項１に記載のダイレクトメモリアクセスエンジン。 - 【請求項９】 複数の仮想ダイレクトメモリアクセスチャネルをサポートす
るためのマイクロコントローラであって、 実行ユニットと、 前記実行ユニットに結合されたダイレクトメモリアクセスユニットとを含み、
前記ダイレクトメモリアクセスユニットは、 ダイレクトメモリアクセスエンジンを含み、前記ダイレクトメモリアクセスエ
ンジンは、 物理ダイレクトメモリアクセス制御ブロックと、 物理ダイレクトメモリアクセスチャネルリソースと、 物理ダイレクトメモリアクセス制御ブロックに結合され、物理ダイレクトメモ
リアクセスチャネルリソースを共有する複数の仮想ダイレクトメモリアクセスチ
ャネルと、 物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアク
セスチャネルリソースに結合される物理ダイレクトメモリアクセスチャネルとを
含む、マイクロコントローラ。 - 【請求項１０】 ダイレクトメモリアクセスエンジンが、 複数の仮想ダイレクトメモリアクセスチャネルに対するパラメタを格納するパ
ラメタテーブルを含むメモリを含む、請求項９に記載のマイクロコントローラ。 - 【請求項１１】 実行ユニットが、複数の仮想ダイレクトメモリアクセスチ
ャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラ
メタを、パラメタテーブルから物理ダイレクトメモリアクセスチャネルリソース
および物理ダイレクトメモリアクセス制御ブロックにロードする、請求項１０に
記載のマイクロコントローラ。 - 【請求項１２】 所与の時間には、複数の仮想ダイレクトメモリアクセスチ
ャネルのうち１つのチャネルがアクティブになる、請求項９に記載のマイクロコ
ントローラ。 - 【請求項１３】 物理ダイレクトメモリアクセスチャネルリソースおよび物
理ダイレクトメモリアクセス制御ブロックが、複数の仮想ダイレクトメモリアク
セスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対す
るパラメタを格納する、請求項９に記載のマイクロコントローラ。 - 【請求項１４】 ダイレクトメモリアクセスコントローラが、パラメタに基
づいて物理ダイレクトメモリアクセスチャネルを介して複数の仮想ダイレクトメ
モリアクセスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネ
ルに対するダイレクトメモリアクセス転送を行なう、請求項９に記載のマイクロ
コントローラ。 - 【請求項１５】 ダイレクトメモリアクセスエンジンが、 複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに
対するダイレクトメモリアクセスリクエスト線を含む、請求項９に記載のマイク
ロコントローラ。 - 【請求項１６】 ダイレクトメモリアクセスエンジンが、 複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに
対するダイレクトメモリアクセスアクノレッジ線を含む、請求項９に記載のマイ
クロコントローラ。 - 【請求項１７】 ダイレクトメモリアクセスエンジンが、複数の仮想ダイレ
クトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメ
モリアクセスリクエスト線と、複数の仮想ダイレクトメモリアクセスチャネルの
うちアクティブなチャネルに対するダイレクトメモリアクセスアクノレッジ線と
を含み、さらに、 ダイレクトメモリアクセスリクエスト線を受け、かつダイレクトメモリアクセ
スアクノレッジ線を与えるためにダイレクトメモリアクセスエンジンに結合され
るダイレクトメモリアクセスリクエスト／アクノレッジポートブロックを含む、
請求項９に記載のマイクロコントローラ。 - 【請求項１８】 ダイレクトメモリアクセスリクエスト／アクノレッジポー
トブロックが、 アクティブな仮想ダイレクトメモリアクセスチャネルに対応するダイレクトメ
モリアクセスアクノレッジ信号をダイレクトメモリアクセスコントローラからダ
イレクトメモリアクセスアクノレッジ線へ振分けるためのステアリング論理を含
む、請求項１７に記載のマイクロコントローラ。 - 【請求項１９】 ダイレクトメモリアクセスアクノレッジ信号をダイレクト
メモリアクセスリクエスト／アクノレッジポートブロックに与え、かつダイレク
トメモリアクセスアクノレッジ信号をダイレクトメモリアクセスリクエスト／ア
クノレッジポートブロックから受けるようにダイレクトメモリアクセスリクエス
ト／アクノレッジポートブロックに結合された装置をさらに含む、請求項１７に
記載のマイクロコントローラ。 - 【請求項２０】 複数の仮想ダイレクトメモリアクセスチャネルをサポート
するためにダイレクトメモリアクセスエンジンを用いてダイレクトメモリアクセ
ス転送を制御する方法であって、ダイレクトメモリアクセスエンジンは、物理ダ
イレクトメモリアクセス制御ブロックと、物理ダイレクトメモリアクセスチャネ
ルリソースと、複数の仮想ダイレクトメモリアクセスチャネルと、物理ダイレク
トメモリアクセスチャネルとを有するダイレクトメモリアクセスコントローラを
含み、ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレクトメモ
リアクセスチャネルに対するパラメタを格納するためのパラメタテーブルを有す
るメモリを含み、前記方法は、 複数の仮想ダイレクトメモリアクセスチャネルのうち第１のアクティブな仮想
ダイレクトメモリアクセスチャネルに対するパラメタテーブルからのパラメタを
ダイレクトメモリアクセスコントローラにロードするステップと、 ダイレクトメモリアクセスコントローラにロードされたパラメタに基づいて物
理ダイレクトメモリアクセスチャネルを介して第１のアクティブな仮想ダイレク
トメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なうステ
ップとを含む、方法。 - 【請求項２１】 複数の仮想ダイレクトメモリアクセスチャネルのうち第２
のアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメタテーブ
ルからのパラメタをダイレクトメモリアクセスコントローラにロードするステッ
プと、 ダイレクトメモリアクセスコントローラにロードされたパラメタに基づいて物
理ダイレクトメモリアクセスチャネルを介して第２のアクティブな仮想ダイレク
トメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なうステ
ップとをさらに含む、請求項２０に記載の方法。 - 【請求項２２】 ロードするステップが実行ユニットにより行なわれる、請
求項２０に記載の方法。 - 【請求項２３】 ダイレクトメモリアクセス転送を行なうステップが、ダイ
レクトメモリアクセス制御ブロックにより制御される、請求項２０に記載の方法
。 - 【請求項２４】 マイクロコントローラ内にダイレクトメモリアクセスエン
ジンを設けるステップをさらに含む、請求項２０に記載の方法。 - 【請求項２５】 ロードするステップが、 パラメタの一部を物理ダイレクトメモリアクセスチャネルリソースにロードす
るステップを含む、請求項２０に記載の方法。 - 【請求項２６】 ロードするステップが、 パラメタの一部を物理ダイレクトメモリアクセス制御ブロックにロードするス
テップを含む、請求項２０に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/198,797 US6260081B1 (en) | 1998-11-24 | 1998-11-24 | Direct memory access engine for supporting multiple virtual direct memory access channels |
| US09/198,797 | 1998-11-24 | ||
| PCT/US1999/014797 WO2000031648A1 (en) | 1998-11-24 | 1999-06-29 | A direct memory access engine for supporting multiple virtual direct memory access channels |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002530778A true JP2002530778A (ja) | 2002-09-17 |
| JP2002530778A5 JP2002530778A5 (ja) | 2007-02-01 |
| JP4562107B2 JP4562107B2 (ja) | 2010-10-13 |
Family
ID=22734891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000584397A Expired - Lifetime JP4562107B2 (ja) | 1998-11-24 | 1999-06-29 | 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6260081B1 (ja) |
| EP (1) | EP1131732B1 (ja) |
| JP (1) | JP4562107B2 (ja) |
| KR (1) | KR100615659B1 (ja) |
| DE (1) | DE69903061T2 (ja) |
| WO (1) | WO2000031648A1 (ja) |
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