JPH09231161A - 直接メモリ・アクセス（ｄｍａ）システム - Google Patents

直接メモリ・アクセス（ｄｍａ）システム

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JPH09231161A
JPH09231161A JP8307546A JP30754696A JPH09231161A JP H09231161 A JPH09231161 A JP H09231161A JP 8307546 A JP8307546 A JP 8307546A JP 30754696 A JP30754696 A JP 30754696A JP H09231161 A JPH09231161 A JP H09231161A
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JP8307546A
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Denny E Gentry
デントン・イー・ジェントリー
Rasoul M Oskouy
ラソウル・エム・オスコウィ
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Sun Microsystems Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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  • Data Exchanges In Wide-Area Networks (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】 オンチップ・キャッシュ・メモリを使用し
て、高速ネットワーク・インタフェースにおいて複数の
仮想チャネルをサポートするＤＭＡ装置の動作に関する
頻繁に使用されるチャネル状態情報への高速アクセス機
構を提供する。 【解決手段】 ホスト・プロセッサまたはＤＭＡ装置に
よって特定のチャネル状態へのアクセスを実行すると、
まずキャッシュがアクセスされ、この状態情報が現在、
キャッシュにない場合は、外部メモリが読み取られ、こ
の状態情報がキャッシュに書き込まれる。二重リンク・
リストを使用して、最後に使用されたチャネルが追跡さ
れる。キャッシュされているチャネル情報がアクセスさ
れると、対応するエントリはリストの１番上へ移動され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチチャネル高
速ネットワーク中の複数のチャネルを介したデータの転
送をサポートするマルチチャネル直接メモリ・アクセス
（ＤＭＡ）エンジンに関する。
【０００２】
【従来の技術】ある種のアプリケーションでは複数のＤ
ＭＡ機構が必要である。１つの技法として、ＤＭＡ転送
を実行する複数の装置をサポートする複数組のＤＭＡハ
ードウェアを用意提供することがある。他の技法とし
て、複数の装置とメモリとの間のＤＭＡ転送をサポート
するように構成できる１組のＤＭＡハードウェアを用意
することがある。しかし、ＤＭＡハードウェアの高速ア
クセスのために各装置の構成情報または状態情報を維持
しなければならない。速度を向上させるために、ＤＭＡ
ハードウェアと同じ構成要素上に配置されたメモリにす
べての状態情報を維持することが望ましい。しかし、オ
ンチップ・メモリ上に維持する場合、多数の装置をサポ
ートする場合にはコストがかなりかさむ。
【０００３】
【発明が解決しようとする課題】本発明は、サポートさ
れる各装置ごとの状態情報を記憶する大量のメモリを必
要とせずに多数の装置の仮想サポートを可能にする装置
と方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ＤＭＡ機構に
よって、非同期転送モード（ＡＴＭ）ネットワークなど
の高速ネットワーク上で受信されたデータをホスト・コ
ンピュータ・システム・メモリへ転送するための１０２
４個の通信チャネルをサポートすることができる。
【０００５】一実施態様では、複数の高速チャネルを介
してネットワークから受信されたデータは、単一のＤＭ
Ａエンジンによって実行されるＤＭＡ転送を通じてホス
ト・コンピュータ・システム・メモリへ転送される。シ
ステムは、可能な各チャネルごとに状態情報を維持する
ように構成される。ＤＭＡエンジンは、特定のチャネル
用に用意された状態情報に従って転送を実行する。状態
情報の総量は大きく、オンチップ・メモリに収めるには
法外なコストがかかる。さらに、ＤＭＡエンジンによっ
てサポートされるすべてのチャネルが同時に活動状態に
なる可能性は極めて低い。したがって、チャネル状態情
報は外部メモリに維持される。
【０００６】頻繁に使用されるチャネルに関する状態情
報に高速でアクセスためにオンチップ・キャッシュ・メ
モリが使用される。本発明の実施態様では、キャッシュ
は１２８個の接続に関する情報を維持する。したがっ
て、１２８個のチャネルに関する最大１２８個までのＤ
ＭＡ状態がキャッシュによって維持される。キャッシュ
・メモリは、小型であり、外部メモリよりも高速のアク
セスを与える。たとえば、ホスト・プロセッサまたはＤ
ＭＡエンジンによってチャネル状態へのアクセスを実行
する際、まずキャッシュがアクセスされ、現在キャッシ
ュに状態情報がない場合は、外部メモリが読み取られ、
状態情報がキャッシュに書き込まれる。キャッシュはす
べてのチャネルに関する状態を記憶しているわけではな
いので、高速アルゴリズムを使用して、最後に使用され
た項目を識別するように項目が連続的に更新され、最近
アクセスされたチャネルを記憶する空間を与えるために
どのチャネル状態情報項目をキャッシュから削除すべき
かが判定される。本発明の目的、特徴、利点は、下記の
詳細な説明から明らかになろう。
【０００７】
【発明の実施の形態】本発明は、ネットワークとの間で
データを転送できるように多数のチャネルを仮想的にサ
ポートするチャネル・キャッシュを提供する。本発明
は、ＡＴＭネットワークを介してデータを転送する非同
期転送モード（ＡＴＭ）インタフェース・カードに関連
して説明される。しかし、本発明は、これに限らず、同
様な環境で使用することができる。
【０００８】図１は、本発明のデータ転送調和方法およ
び装置を使用するＡＴＭネットワーク・インタフェース
回路を組み込んだ例示的なコンピュータ・システム・ネ
ットワークを示す。コンピュータ・システム・ネットワ
ーク１０は、１つまたは複数のＡＴＭネットワーク・イ
ンタフェース回路（ＮＩＣ）１２を組み込んだホスト・
コンピュータ・システム（図示せず）を含む。ＮＩＣ１
２は、ネットワーク１０に結合されたホスト・コンピュ
ータ・システム間のデータの非同期転送をイネーブルす
るためにローカルＡＴＭ交換機１４を通じて公衆ＡＴＭ
交換機１６に結合される。別法として、ＮＩＣ１２は公
衆ＡＴＭ交換機１６に直接結合することもできる。図１
に示したように、コンピュータ・システム・ネットワー
ク１０は、ＡＴＭネットワークをサポーティング・フレ
ームワークとして使用するイーサネット・ネットワーク
やトークン・リング・ネットワーク１７など他のネット
ワークを接続するゲートウェイとして機能するローカル
・エリア・ネットワーク（「ＬＡＮ」）エミュレーショ
ン１５の使用を組み込んだコンピュータ・システムを含
むこともできる。
【０００９】図２は、本発明の一実施形態によるデータ
転送調和方法および装置を使用するＡＴＭ ＮＩＣ１２
のアーキテクチャを示す簡略化システム図である。ＡＴ
ＭＮＩＣ１２は、ＡＴＭプロトコルに従って動作するネ
ットワークＡＴＭセル・インタフェース４０にシステム
・バス３８を通じて結合されたホスト・コンピュータ・
システム４８とのインタフェースをとる。
【００１０】図のＡＴＭ ＮＩＣ１２は、システム・バ
ス・インタフェース２０と、汎用入出力（「ＧＩＯ」）
インタフェース２４と、ＡＴＭ層コア２２と、ローカル
・スレッド・インタフェース２６と、送信（ＴＸ）ＦＩ
ＦＯ２８と、受信（ＲＸ）ＦＩＦＯ３０と、セル・イン
タフェース・ブロック３２と、外部バッファ・メモリ・
インタフェース３４と、クロック合成回路３６とを含
む。
【００１１】ＮＩＣ１２の要素２０ないし３６は共働し
て、複数の帯域幅群として動的に割り振られた複数のチ
ャネルを通じてネットワーク中のホスト・コンピュータ
４８と他のコンピュータとの間でデータを転送する。ネ
ットワーク・インタフェース回路１２の要素は全体とし
て、ホスト・コンピュータ・システム４８のシステム・
バス３８に結合されたマルチチャネル・インテリジェン
ト直接メモリ・アクセス（ＤＭＡ）制御装置として機能
する。一実施形態では、複数の送信チャネルおよび受信
チャネルが、全二重１５５／６２２Ｍｂｐｓ（毎秒メガ
ビット）物理リンクを使用する仮想接続として実行され
る。外部バッファ・メモリ・インタフェース３４を介し
て外部バッファ・メモリ４２へ送られる、システム・バ
ス３８の異なるチャネルに予約された複数のデータのパ
ケットが、セル・インタフェース・ブロック３２を通じ
てＡＴＭセル・インタフェース４０への送信ができるよ
うにシステム・ＡＴＭ層コア２２によって送信セルとし
てセグメント化される。コア２２は、受信したセルのパ
ケットへの再アセンブリを容易にする再アセンブリ論理
機構も備える。
【００１２】３つのメモリ・サブシステムがＮＩＣ１２
の動作に関連付けられる。これには、ホスト・コンピュ
ータ・システム４８に配置されたホスト・メモリ４９
と、ＮＩＣ１２の外部の外部バッファ・メモリ４２と、
コア２２に配置された記憶ブロック４４とが含まれる。
ＮＩＣ１２は、外部バッファ・メモリ４２と記憶ブロッ
ク４４の２つのメモリ領域を管理する。外部バッファ・
メモリ４２は、ＮＩＣ１２によってサポートされるすべ
ての送信チャネルおよび受信チャネルに関するパケット
・データを含む。記憶ブロック４４は、送信チャネルお
よび受信チャネルに関するＤＭＡ状態情報と、ＤＭＡ転
送が実行されるホスト・メモリ４９中のデータ構造を指
し示すポインタとを含む。記憶ブロック４４は、ホスト
４８とＡＴＭセル・インタフェース４０との間で転送さ
れるパケット用の複数の送信バッファおよび受信バッフ
ァを管理する特殊データ構造も含む。
【００１３】ホスト・コンピュータ・システム４８は、
データ・パケットと、送受信中のパケットを指し示すポ
インタとを含むホスト・メモリ４９を含む。前述のよう
に、ＮＩＣ１２は、ホスト・コンピュータ・システム上
で実行されるアプリケーションからは非同期転送のセル
記述詳細が分からないようにする。本発明では、ホスト
・コンピュータ・システム４８上で実行されるソフトウ
ェアが、ラップ・アラウンド送受信リングを、当技術分
野で知られているパケット・インタフェースと共に使用
して、送受信データを管理すると仮定される。
【００１４】ＴＸバッファおよびＲＸバッファ、たとえ
ばＴＸ ＦＩＦＯ２８およびＲＸＦＩＦＯ３０は、コア
２２とセル・インタフェース・ブロック３２との間に結
合され、それぞれ、送信パケットおよび受信パケットの
送信セル・ペイロードおよび受信セル・ペイロードをス
テージングするために使用される。セル・インタフェー
ス・ブロック３２は、クロック合成回路３６から与えら
れるクロック信号によって駆動され、ネットワークのＡ
ＴＭセル・インタフェース４０との間でセルを送受信す
る。好ましくは、ＡＴＭセル・インタフェース４０、し
たがってセル・インタフェース・ブロック３２は、ＡＴ
Ｍフォーラム仕様に記載されたＡＴＭ汎用試験・動作物
理インタフェース（「ＵＴＯＰＩＡ」）規格を満たす。
クロック合成回路３６は、ＵＴＯＰＩＡ仕様を満たすた
めに、２０ＭＨｚないし２５ＭＨｚのクロック信号と４
０ＭＨｚないし５０ＭＨｚのクロック信号のどちらかを
供給し、セル・インタフェース・ブロック３２が、１５
５Ｍｂｐｓでは８ビット・ストリームを２０ＭＨｚない
し２５ＭＨｚでサポートし、６２２Ｍｂｐｓデータ・ス
トリームでは１６ビット・ストリームを４０ＭＨｚない
し５０ＭＨｚでサポートすることができるようにする。
【００１５】それぞれ、４バイト・セル・ヘッダと４８
バイト・ペイロードとを有する、５２バイト・データ・
セルが、コア２２の制御の下で、ＴＸバッファ・メモリ
２６のＴＸ ＦＩＦＯ２８から外部バッファ・メモリ・
インタフェース３４を介してセル・インタフェース・ブ
ロック３２へ４バイト群として転送される。セル・イン
タフェース・ブロック３２は、ＴＸ ＦＩＦＯ２８を通
じてデータ・セルを受信すると、５３バイト・データを
１５５Ｍｂｐｓと６２２ＭｂｐｓのどちらかでＡＴＭセ
ル・インタフェース４０に送る前に、ヘッダ・チェック
サムをセル・ヘッダの第５のバイトとして各セルに挿入
する。逆に、セル・インタフェース・ブロック３２は、
ＡＴＭセル・インタフェース４０からセルを受信する
と、各セル中の第５のバイト中のヘッダ・チェックサム
を調べ、チャックサムが正しいかどうかを判定する。正
しい場合は、チェックサムを表すバイトがセルから除去
され、５２バイト・データ・セルが、１５５Ｍｂｐｓと
６２２Ｍｂｐｓのどちらかで一度に４バイトずつＲＸ
ＦＩＦＯ３０へ転送され、正しくない場合は、セル全体
がドロップされる。転送されたバイトはコア２２の制御
の下で外部バッファ・メモリ・インタフェース３４を介
してＲＸバッファ・メモリ４５に記憶される。
【００１６】一実施形態では、ＴＸ ＦＩＦＯ２８およ
びＲＸ ＦＩＦＯ３０の幅は３３ビットであり、このう
ちの３２ビットは、データを送信するために使用され、
１ビットはタグとして使用される。タグ・ビットは、４
バイト・セル・ヘッダを４８バイト・セル・ペイロード
と区別するために使用される。タグ・ビットは、コア２
２内に配置されたＴＸ回路５０によって生成される。一
実施形態では、タグ・ビットは、セル・ヘッダの始めを
示すときは１にセットされ、セル・ペイロードを示すと
きは０にセットされる。したがって、タグ・ビットは、
セルの最初の４バイト（ヘッダ）に関しては１であり、
セルの残りの４８バイト（セル・ペイロード）に関して
は０である。
【００１７】セル・インタフェース・ブロック３２内に
配置されたＴＸ回路５４は、ＴＸＦＩＦＯ２８からデー
タ・セルを受信すると、タグ・ビットを調べる。タグ・
ビットが１である場合、ＴＸ回路５４は、対応する３２
ビットをセルのヘッダとして復号する。タグ・ビットが
０である場合、ＴＸ回路５４は、対応する３２ビットを
データとして復号する。逆に、セル・インタフェース・
ブロック３２がＡＴＭセル・インタフェース４０からデ
ータ・セルを受信すると、セル・インタフェース・ブロ
ック３２中のＲＸ回路５６が、４バイト・セル・ヘッダ
を４８バイト・セル・ペイロードと区別するタグ・ビッ
トを生成する。セル・インタフェース・ブロック３２は
次いで、データ・セルを各４バイトのいくつかの群とし
てＲＸＦＩＦＯ３０にディスパッチする。コア２２中の
ＲＸ回路５２は、ＲＸ ＦＩＦＯ３０からセル・データ
を受信すると、前述のようにタグ・ビットの値に応じて
セル・データを復号する。
【００１８】２０ＭＨｚ信号および４０ＭＨｚ信号の２
つの同期クロック信号が、クロック合成回路３６を介し
てＡＴＭセル・インタフェース・クロックからセル・イ
ンタフェース・ブロック３２に与えられる。４０ＭＨｚ
クロックは、ＵＴＯＰＩＡの仕様に従って６２２Ｍｂｐ
ｓの場合に１６ビット・データ・ストリームを４０ＭＨ
ｚで提供するために供給される。ＵＴＯＰＩＡの仕様に
従って１５５Ｍｂｐｓの場合に８ビット・データ・スト
リームを２０ＭＨｚで与えるために、クロック合成回路
３６で、４０ＭＨｚクロック信号が２で除される。４０
ＭＨｚクロック信号は、１．２Ｇｂｐｓ伝送速度をもた
らすために外部バッファ・メモリ・インタフェース３４
にも与えられる。また、ＧＩＯ２４は４０ＭＨｚクロッ
ク信号を使用してデータを送受信する。
【００１９】４０ＭＨｚクロック信号のあらゆるサイク
ルで、ＴＸバッファ・メモリ４６は、ＴＸ ＦＩＦＯ２
８に３２ビット・データを与え、ＲＸバッファ・メモリ
４５は、ＲＸ ＦＩＦＯ３０から３２ビット・データを
読み取る。しかし、ＡＴＭセル・インタフェース４０
は、６２２Ｍｂｐｓで動作する際には２クロック・サイ
クルごとに４バイトのデータをＴＸ ＦＩＦＯ２８から
読み取り、１５５Ｍｂｐｓで動作する際には８クロック
・サイクルごとに４バイトのデータをＴＸ ＦＩＦＯ２
８から読み取る。同様に、セル・インタフェース・ブロ
ックは、６２２Ｍｂｐｓで動作する際には２クロック・
サイクルごとに４バイトのデータをＴＸＦＩＦＯ２８に
与え、１５５Ｍｂｐｓで動作する際には８クロック・サ
イクルごとに４バイトのデータをＴＸ ＦＩＦＯ２８に
提与える。コア２２のセル・バースト転送速度は、セル
・インタフェース・ブロック３２のセル・バースト転送
速度とは異なるが、ＴＸ ＦＩＦＯ２８とセル・インタ
フェース・ブロック３２との間のデータ転送速度は、平
均では、ＴＸ ＦＩＦＯ２８とコア２２との間のデータ
転送速度と同じである。同様に、ＲＸ ＦＩＦＯ３０と
セル・インタフェース・ブロック３２との間のデータ転
送速度は、平均では、ＲＸ ＦＩＦＯ２８とコア２２と
の間のデータ転送速度と同じである。これは、ＴＸ Ｆ
ＩＦＯ２８およびＲＸ ＦＩＦＯ３０とコア２２との間
のデータ転送速度がそれぞれ、セル・インタフェース・
ブロック３２によってデータが読み取られあるいは書き
込まれる速度に依存するからである。一実施形態では、
ＴＸ ＦＩＦＯ２８の深さは、１８ワード長または１
１／２セル長であり、ＲＸ ＦＩＦＯ３０の深さは７０
ワード長である。
【００２０】システム・バス・インタフェース２０およ
びＧＩＯインタフェース２４は、ホスト・コンピュータ
・システム４８にはＡＴＭセル・インタフェース４０へ
の転送の詳細が分からないようにする。さらに、コア２
２にはシステム・バス３８の詳細およびホストの詳細は
分からない。本発明の実施形態では、アメリカ電子・電
気学界（「ＩＥＥＥ」）規格１４９６仕様に指定された
ように、システム・バスはＳバスである。システム・バ
ス・インタフェース２０は、システム・バス、本発明の
例ではＳバスの仕様に従って通信するように構成され
る。システム・バス・インタフェース２０をそれぞれの
異なるホスト・コンピュータ・システム・バスに整合す
るように構成できることが企図される。システム・バス
・インタフェース２０は、ＧＩＯインタフェース２４に
よって指定されたプロトコルに従ってデータを送受信す
るようにも構成される。ＧＩＯインタフェース２４は、
コア２２がホスト・コンピュータと通信するための特有
のインタフェースを形成する。したがって、コア２２
は、それぞれの異なるホスト・コンピュータ・システム
およびバスとのインタフェースをとるＮＩＣ１２のそれ
ぞれの異なる実施形態ごとに異なる必要はない。
【００２１】図３は、それぞれ、ネットワークとの間で
データを送受信するように機能し、送信ブロック（Ｔ
Ｘ）３１０および受信（ＲＸ）ブロック３１５を示すシ
ステム・ＡＴＭ層コア２２の一部の簡略化ブロック図で
ある。本発明を受信ブロック３１５に関して説明する。
しかし、本発明を送信ブロック３１０にも適用できるこ
とが企図される。
【００２２】受信ブロック３１５は、ＲＸアンロード・
ブロック３２０とＲＸロード・ブロック３２５とを含
む。ネットワークから受信されたデータを含むセルは、
セル・ヘッダが除去され、ＲＸロード・ブロック３２５
にロードされ、ＲＸアンロード・ブロック３２０へ転送
され、それに続いてホスト・プロセッサへ転送される。
受信ブロック３１５は、最大１０２４個の仮想チャネル
をサポートすることができる。チャネルとは、ホスト・
プロセッサと、ＡＴＭネットワークに結合された第２の
ホスト・システムとの間の識別された接続である。１０
２４個のチャネルをサポートするのに必要なハードウェ
アの量を最小限に抑えるために、仮想チャネル・サポー
トが行われる。これはホスト・プロセッサに対して透過
的である。受信されたデータをホスト・メモリへ転送す
るために使用されるＤＭＡハードウェアは、メモリに記
憶されている状態情報に従って機能する。状態情報によ
って、受信ブロックは特定のチャネルに対する転送を実
行することができる。状態情報には、チャネルの物理的
位置／コード、データ転送速度、受信されたデータを転
送すべきメモリ位置、エラー情報、システム仕様および
ネットワーク仕様に従って転送を実行するのに必要なそ
の他の情報を示す状況ビットを含めることができる。
【００２３】ホスト・プロセッサに対して、装置は、ホ
ストによって個別にアドレスすることができる１０２４
個のチャネルを含む。前述のように、ＲＸロード・ハー
ドウェア、すなわち１０２４個の使用可能なチャネルに
対応する１０２４個の状態の１つで動作する１組のハー
ドウェアが使用される。好ましくは、状態は外部メモリ
に記憶される。キャッシュを使用して、それぞれの異な
るチャネル状態のサブセットが記憶され、たとえば、キ
ャッシュは１２８個の状態を記憶するのに十分な大きさ
のものである。キャッシュは、高速ＡＴＭネットワーク
を介して受信されたデータを迅速に処理するのに十分な
速度で動作する。
【００２４】エラーの可能性を最小限に抑えるために、
より低速のホスト・プロセッサから送信されたコマンド
は、アドレス・バスとデータ・バスを共に使用して、特
定の仮想チャネルに対する動作を実行するのに必要な情
報を転送することによってアトミックに転送される。本
発明の実施形態では、ホスト・プロセッサは、チャネル
に対応する１組のアドレスを知っている。アドレスは、
実行すべきコマンドと、コマンドを実行すべきチャネル
を指定するものである。したがって、仮想チャネル・コ
マンドおよびチャネルのアドレスは、アドレス・バスを
介して転送され、このコマンドを実行するのに必要なデ
ータ／情報からなるコマンド・データはデータ・バスを
介して転送される。データ・バスを介して転送される例
示的なデータは、図４ａに示されており、アドレス・バ
スを介して転送されるデータは図４ｂに示されている。
【００２５】図４ｂを参照すると分かるように、ホスト
によって使用されるチャネル・アドレスは、装置が配置
されたカードのスロット・バス・アドレスと、情報がＶ
ＣＩレジスタ（通常、装置は、ホスト・プロセッサから
アクセスできる他の多数のレジスタを含むことができ
る）へ送られることを示すアドレスと、ＶＣＩコマンド
のタイプと、チャネルのＩＤ（ＶＣＩ ＩＤ）とからな
る。この情報は、ホストへ転送される。好ましい実施形
態では、ホストは、ＶＣＩコマンドの各タイプごとにア
ドレスのアレイを記憶する。したがって、ホスト・プロ
セッサは、実行すべき特定のコマンドのために使用でき
るアドレスのアレイから特定のチャネル・アドレスを選
択するに過ぎない。
【００２６】図３で表された実施形態を再び参照すると
分かるように、データ・バス３４０およびアドレス・バ
ス３４５を介して転送された情報は、カードの受信回路
３５５によって受信される。後述のように、様々な段階
での論理機構は、所定のビットを復号し、ＶＣＩコマン
ドのタイプ、ＶＣＩ ＩＤ、コマンド・データがその後
の実行のためにＶＣＩレジスタに記憶されるようにデー
タをルーチングする。好ましくは、受信回路３５５中の
論理機構は、アドレス・バスを介して受信されたビット
から得たスロットＩＤを解析する。カード（図示せず）
上の論理機構は次いで、アドレス・バスを介して受信さ
れたデータの２７ビットないし２０ビットから、情報を
転送すべきカード上のチップを判定する。残りのビット
と、データ・バスを介して受信された３２ビットは、識
別されたチップ、本発明の例ではチップ３０５へ転送さ
れる。
【００２７】構成要素３０５上の論理機構は好ましく
は、アドレス・バス３４５から受信されたビットをビッ
トごとに解析し、データを受信ブロック３１５へ転送す
べきか、それとも送信ブロック３１０へ転送すべきかを
判定する。受信ブロック３１５は、データおよび残りの
アドレス情報がＲＸロード・ブロック３２５へ転送され
ることを判定する論理機構を含む。受信回路中の論理機
構が、情報をＶＣＩレジスタへ転送すべきであることを
ＶＣＩレジスタ・アドレスから判定した場合、残りのア
ドレス・ビットおよびデータ・ビットは、ＶＣＩレジス
タ３６０を含むＶＣＩコマンド論理機構３３５へ転送さ
れる。ＶＣＩ ＩＤ、コマンド・タイプ、コマンド・デ
ータはＶＣＩレジスタ３６０に記憶される。これを図４
ｃに示す。図４ｃに示したＶＣＩレジスタ３６０は３つ
のレジスタとして表されているが、レジスタを１つまた
は複数のレジスタとして実施できることは容易に明らか
になろう。ＶＣＩコマンド論理機構は、ＶＣＩコマンド
のタイプを処理し、１つの仮想チャネルに対して動作を
実行すべきであると判定し、ＲＸブロックが、まず対応
する状態情報をキャッシュ３３０（図３）から検索する
ことによって、識別された仮想接続に対してコマンドを
実行する。
【００２８】ＶＣＩ ＩＤは、特定のチャネルに関する
情報が現在キャッシュ３３０（図３）内にあるかどうか
を判定するためにテーブルを参照するのに使用される。
図６を参照すると分かるように、ＶＣＩマップ６０６
は、ＶＣＩが現在キャッシュされているかどうかを項目
６１５で識別し、キャッシュされている場合は、キャッ
シュの位置を項目６１０で識別する。
【００２９】好ましくは、ＭＲＵ二重リンク・リスト６
３０を使用して、キャッシュに対するポインタが維持さ
れ、最初に削除すべきキャッシュ・エントリ（すなわ
ち、最初にアクセスされたチャネル）が判定される。Ｍ
ＲＵリスト中の各エントリは好ましくは、使用済みフィ
ールド６４０と、ＶＣＩ ＩＤフィールド６４５と、前
ポインタ６５０と、次ポインタ６５５とを含む。前ポイ
ンタ６５０は、最後から２番目に使用された項目を指し
示し、次ポインタ６５５は、１つ前に使用された項目を
指す。キャッシュ６７０は、対応するチャネルに関する
データを処理するために受信ブロックによって必要とさ
れる情報をキャッシュする。キャッシュ６７０からチャ
ネル情報が削除されると、その情報は、すべての１０２
４個のチャネルに関するチャネル情報を記憶するより低
速なメモリ６８０に記憶される。
【００３０】ＭＲＵリストは、本明細書ではＭＲＵ＿ｆ
ｉｒｓｔおよびＭＲＵ＿ｌａｓｔと呼ばれる２つのポイ
ンタも含む。ＭＲＵ＿ｆｉｒｓｔポインタは、最後に使
用されたエントリを指し示し、ＭＲＵ＿ｌａｓｔポイン
タは、最初に使用されたエントリを指し示す。新しいチ
ャネル状態をキャッシュに格納する必要があるとき、Ｍ
ＲＵ＿ｌａｓｔによって識別される現時点で１番最初に
使用されたエントリとその状態が置き換わる。好ましく
は、ＭＲＵ＿ｌａｓｔは、すべてのキャッシュ動作中に
更新される。
【００３１】キャッシュ・メモリは極めて高速であり、
ＡＴＭプロトコルによって指定される高速に適応する。
したがって、キャッシュ６７０中のエントリの状態は頻
繁に、迅速に変化する。システムがデータを転送するう
えで複数のバス・サイクルを必要とし、ＶＣＩコマンド
・ブロックが、第１のバス・サイクル中に情報の第１の
部分を受信した時点で実行を開始し、ＶＣＩマップ６０
５およびＭＲＵリストを参照してチャネル情報がキャッ
シュされているかどうかを判定し、キャッシュされてい
る場合にキャッシュ６７０中の情報の位置を判定し、残
りの情報が転送されるまでに、このチャネル情報がキャ
ッシュから失われる場合は、このコマンドを実行するこ
とによってエラーが発生する。すべての必要な情報をア
トミックに受信することによって、そのような問題は回
避される。
【００３２】特定の仮想チャネルに対してコマンドを実
行させるチャネル情報を転送するために実行されるプロ
セスを図５のフローチャートによって示す。ステップ５
０５で、ホスト・プロセッサは、ネットワーク・インタ
フェース・カードへ転送すべきアドレスおよびデータを
用意する。一度にサポートされる装置は１２８個に過ぎ
ないが、ホスト・プロセッサには、完全な１組の１０２
４個の装置が使用できるように見える。前述のように、
ステップ５１０でデータがコアにおいて受信された後ま
ず、ネットワーク・インタフェース・カードのスロット
・アドレスが削除される。ＶＣＩコマンドおよびコマン
ドのタイプを識別する情報は、データ・ストリームを受
信ブロックのＶＣＩ回路（図３の３３５）へ送るために
論理機構によって使用されるので、次いでステップ５１
５で処理されデータ・ストリームから削除される。ステ
ップ５２０で、ＶＣＩ ＩＤおよび実行すべきコマンド
が、ＶＣＩ回路中のレジスタに配置される。ＶＣＩ回路
は次いでステップ５２５で、特定のチャネルに対してこ
のコマンドを処理することができる。
【００３３】ランダム置換アルゴリズムの効率を高める
ために、キャッシュの更新は、他のエントリをキャッシ
ュに入れる必要があるときにどのキャッシュ・エントリ
を削除すべきかに関する情報を提供するＭＲＵリストに
よって制御される。ＭＲＵリストは、エントリがアクセ
スまたは削除されるときにリストを更新するために必要
なクロック・サイクルの数を低減させるために新規の方
法で更新される。図６に示したように、ＭＲＵリスト
は、一連の前ポインタ６５０および次ポインタ６５５を
通じて二重リンクされている。キャッシュの更新および
サポーティング構造は好ましくは状態マシンによって制
御される。
【００３４】この構造によって達成される速度機能増強
は、アクセスされたばかりのキャッシュされたＶＣＩが
共通に発生することで自明である。このことを図８ａ、
８ｂ、８ｃ、８ｄ、８ｅの図および図７ａおよび７ｂの
フローチャートを使用して説明する。キャッシュ機構を
セル受信プロセスおよび構造に関して説明するが、この
説明が送信プロセスおよび構造にも当てはまることは容
易に明らかになろう。
【００３５】図７ａおよび７ｂを参照すると分かるよう
に、ステップ７０５で、セルを処理すべきである場合
は、セル・ヘッダが復号され、ＶＣＩマップを参照する
ことによってチャネルが識別される。ステップ７１０
で、ＤＭＡ状態情報ＩＤがキャッシュされているかどう
かが、ＶＣＩマップから判定される。ステップ７１２
で、チャネル情報がキャッシュされていない場合、ステ
ップ７１５で、チャネル情報がメモリから読み取られ、
キャッシュに配置され、ステップ７４０で、セルに関す
る動作が実行される。チャネル情報がすでにキャッシュ
されており、まだリストの１番上に配置されてはいない
場合は、最初にステップ７４０で、セルに対して動作が
実行される。
【００３６】セルに対して動作が実行された後、ＭＲＵ
リストが迅速に更新され、アクセスされたエントリが最
小のクロック・サイクル数でリストの１番上へ移動され
る。ステップ７４５で、アクセスされたチャネルに対応
するＭＲＵリスト中のエントリがＤＭＡ状態を通じて識
別される。好ましくは、ステップ７４７で、このエント
リが、ＭＲＵ＿ｆｉｒｓｔで識別されたＭＲＵリスト中
の第１のエントリであるかどうかを判定する試験が実行
される。これが第１のエントリである場合、ＭＲＵリス
トを更新する必要はなく、更新プロセスは完了する。こ
のエントリが第１の項目でない場合は、ステップ７５０
で更新プロセスが継続する。ステップ７５０で、リスト
の現在の１番上のエントリの前ポインタが、アクセスさ
れたエントリを指し示すように更新される。
【００３７】ステップ７５３で、このエントリが、それ
が最初に使用されたエントリであることを示すＭＲＵ＿
ｌａｓｔポインタによって指し示されているかどうかを
判定する試験が実行される。このエントリが最初に使用
されたエントリでない場合、ステップ７５５で、アクセ
スされたエントリの次ポインタによって指し示されたエ
ントリの前ポインタが、アクセスされたエントリの前ポ
インタによって指し示されたエントリを指し示すように
更新される。
【００３８】このエントリが、最初に使用されたエント
リである場合、プロセスはステップ７６０に進み、アク
セスされたエントリの前ポインタによって指し示された
エントリの次ポインタが、アクセスされたエントリの次
ポインタによって指し示されたエントリを指し示すよう
に更新される。次に、ＭＲＵリストの１番上にあるエン
トリを指し示すＭＲＵポインタ（ＭＲＵ＿ｆｉｒｓｔ）
が、アクセスされたエントリを指し示すように更新され
る。ステップ７６５で、アクセスされたエントリの次の
ポインタもリストの現在の所１番上のエントリを指し示
すように更新され、アクセスされたエントリの前ポイン
タは何も指し示さないように更新される。これらのステ
ップが実行された後、アクセスされたエントリはＭＲＵ
リストの１番上のエントリとして機能する（７７０）。
【００３９】したがって、顕著な時間節約が達成され
る。従来の技術では、アクセスされたエントリ、次のエ
ントリ、前のエントリがどこにあるかを判定するだけで
かなりのクロック・サイクル数が必要になる可能性があ
る。本明細書で説明したプロセスおよび構造を使用すれ
ば、ＭＲＵリストは６クロック・サイクル後に更新され
る。これを図８ａないし８ｅに関して示す。図８ａない
し８ｅを参照すると分かるように、最初の３クロック・
サイクルは、ＶＣＩマップを参照し、ＭＲＵリスト中の
アクセスされたエントリを識別し、１番上のエントリの
ポインタをアクセスされたエントリを指し示すように更
新するために使用される（図８ａ、８ｂ）。第３のクロ
ック・サイクル中に、アクセスされたエントリの前のエ
ントリの次ポインタが更新され（図８ｃ）、第４のクロ
ック・サイクル中に、アクセスされたエントリの次のエ
ントリの前ポインタが更新される（図８ｄ）。前述のポ
インタが更新された後、同じクロック・サイクル中に最
後の３つのポインタを更新することができる。具体的に
は、図８ｅに示したように、ＭＲＵ＿ｆｉｒｓｔポイン
タが、アクセスされたエントリを指し示すように更新さ
れ、アクセスされたエントリの前のエントリおよび次の
エントリが更新される。
【００４０】ＤＭＡ状態が、リスト中の最初に使用され
たエントリに対応する例では、ＭＲＵリストは、図９ａ
ないし９ｅに記載したステップに従って更新される。図
９ａないし９ｅを参照すると分かるように、更新すべき
アクセスされたエントリの次のエントリがないので第４
のクロック・サイクル中にＭＲＵ−ｌａｓｔポインタが
更新されることを除いて、実行されるステップは、図８
ａないし８ｅで説明したサイクルとまったく同様なサイ
クルである。
【００４１】本発明を好ましい実施形態に関連して説明
した。当業者には前記の説明に照らして多数の変更、修
正、変形、使用が明らかであることは自明である。
【図面の簡単な説明】
【図１】 情報転送の非同期転送モード・プロトコルを
実施する例示的なコンピュータ・ネットワークである。
【図２】 ホスト・コンピュータ・システムに接続され
たネットワーク・インタフェース装置の簡略化ブロック
図である。
【図３】 本発明の教示によって動作する受信ブロック
を示すシステム・コアの簡略化ブロック図である。
【図４】 データ・バス及びアドレス・バスを介して転
送される情報を示す図（ａ，ｂ）と本発明の教示によっ
てコマンドを実行するために使用されるデータを記憶す
るために使用されるレジスタを示す図（ｃ）である。
【図５】 １バス伝送中のコマンドおよびデータの装置
への伝送をイネーブルする実行ステップを概略的に示す
フローチャートである。
【図６】 受信キャッシュの簡略化ブロック図である。
【図７】 キャッシュを更新するプロセスを示すフロー
チャートである。
【図８】 受信キャッシュを更新するプロセスを示す図
である。
【図９】 項目が最初に使用された項目であるときに受
信キャッシュを更新するプロセスを示す図である。
【符号の説明】
２０ システム・バス・インタフェース ２２ ＡＴＭ層コア ２４ 汎用入出力インタフェース ２６ ローカル・スレーブ・インタフェース ２８ 送信ＦＩＦＯ ３０ 受信ＦＩＦＯ ３２ セル・インタフェース・ブロック ３４ 外部バッファ・メモリ・インタフェース ３６ クロック合成回路 ３８ システム・バス ４０ ネットワークＡＴＭセル・インタフェース ４２ 外部バッファ・メモリ ４４ 記憶ブロック ４５ ＲＸバッファ・メモリ ４８ ホスト・コンピュータ・システム ４９ ホスト・メモリ ５４ ＴＸ回路 ５６ ＲＸ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラソウル・エム・オスコウィ アメリカ合衆国 94539 カリフォルニア 州・フレモント・アンプクア コート・ 968

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 データをネットワークからホスト・メモ
    リへ転送する直接メモリ・アクセス（ＤＭＡ）システム
    において、 ネットワーク上のチャネルからデータを受信する受信器
    と、 ホスト・メモリで受信されたデータを転送するために使
    用される、複数のチャネルに関する複数のチャネル情報
    を記憶する外部メモリと、 最後に使用されたチャネル情報のキャッシュ・エントリ
    を含むキャッシュと、 ＭＲＵキャッシュ中のキャッシュ・エントリに対応する
    リスト・エントリを複数備えるＭＲＵリストとを備え、 そのＭＲＵリスト中の各リスト・エントリは、 キャッシュ中の対応するキャッシュ・エントリを指し示
    すキャッシュ・ポインタと、 リスト・エントリに対応するキャッシュ・エントリの前
    にアクセスされたキャッシュ・エントリに対応する前の
    リスト・エントリを指し示す前ポインタと、 対応するキャッシュ・エントリの次にアクセスされたキ
    ャッシュ・エントリに対応するリスト・エントリを指し
    示す次ポインタとを有し、 さらに、受信されたデータを対応するチャネル情報に従
    ってホスト・メモリへ転送するＤＭＡ制御装置を備え、
    そのＤＭＡ制御装置は、対応するチャネルに関する対応
    するチャネル情報を検索するためにキャッシュにアクセ
    スし、対応するチャネル情報がキャッシュに記憶されて
    いない場合は、外部メモリにアクセスし、対応するチャ
    ネル情報を検索して対応するチャネル情報をキャッシュ
    に記憶し、さらに、対応するチャネル情報を含む現キャ
    ッシュ・エントリを最後に使用されたものとして識別す
    るようにＭＲＵリストを更新することを特徴とするＤＭ
    Ａシステム。
  2. 【請求項２】 複数のキャッシュ・エントリを有するキ
    ャッシュを備えるキャッシュ・メモリ・システムで、最
    後に使用された（ＭＲＵ）キャッシュ・エントリのＩＤ
    を迅速に更新する方法において、 キャッシュ・エントリに対応する複数のリスト・エント
    リを備えるＭＲＵリストを生成するステップを含み、各
    エントリが、 キャッシュ中の対応するキャッシュ・エントリを指し示
    すキャッシュ・ポインタと、 リスト・エントリに対応するキャッシュ・エントリの前
    にアクセスされたキャッシュ・エントリに対応する前の
    リスト・エントリを指し示す前ポインタと、 対応するキャッシュ・エントリの次にアクセスされたキ
    ャッシュ・エントリに対応するリスト・エントリを指し
    示す次ポインタとを備え、 さらに、現キャッシュ・エントリのデータがアクセスさ
    れた場合に、対応する現リスト・エントリが現キャッシ
    ュ・エントリを最後に使用されたものとして識別するよ
    うにＭＲＵリストを更新するステップを含むことを特徴
    とする方法。
  3. 【請求項３】 キャッシュ・メモリ中の最後に使用され
    た（ＭＲＵ）エントリのＩＤを更新する装置であって、 キャッシュ・メモリ中のエントリに対応する複数のリス
    ト・エントリを備えるＭＲＵリストを備え、各エントリ
    が、 キャッシュ中の対応するキャッシュ・エントリを指し示
    すキャッシュ・ポインタと、 リスト・エントリに対応するキャッシュ・エントリの前
    にアクセスされたキャッシュ・エントリに対応する前の
    リスト・エントリを指し示す前ポインタと、 対応するキャッシュ・エントリの次にアクセスされたキ
    ャッシュ・エントリに対応するリスト・エントリを指し
    示す次ポインタとを有し、 さらに、アクセスされた現キャッシュ・エントリがＭＲ
    Ｕキャッシュ・エントリとして識別するようにＭＲＵリ
    ストを迅速に更新する制御装置を備えることを特徴とす
    る装置。
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