JPH06509896A - スケーラブル・コプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称ニスケーラプル・コプロセッサ（ＳＣＡＬＡＢＬＥ　Ｃ０ＰＲＯＣＥ ＳＳＯＲ）上のり用 本発明は計算機システムの分野に関し、より具体的には中央処理装置と人出力コ ントローラやメモリのようなシステム資源とのコミュニケーションを向上させる ための技術に関する。

先Ｊｄえ術− 中央処理装置（ＣＰＵ）がシステム資源２と通信する従来からの方法は第１図に 示す通りである。前記コンピュータ・システムはｒｍＪ個から成るシステム資源 ２の集合体で構成されている。前記システム資源２はメモリと入出力コントロー ラから成り立ち、その入出力コントローラはさらに入出力装置に接続されている 。前記システムは計算タスクを行ない、格納プログラムを実行し、さらにシステ ム資源２と通信するためのＣＰＵを１つ以上備えている。第１図に示すように、 ｒｎＪ個から成るＣＰＵの集合体で構成されており、その全てがシステム・バス ４を介して相互に接続されている。さらに前記システム・バス４は、典型的には 、並列データ・ライン及び並列アドレス・ラインの集合体で構成されている。例 えば、システム・バス４はともに３２本の並列データ・ライン及び並列アドレス ・ラインから成っていることがある。２進算術演算を使うと、これは４ギガバイ トのデータをランダムにアドレス指定するのに十分である。バス・マスタ３４は システム・バス４に接続され、そのバスのアクセスを調整する。

１個のＤＭＡコントローラ３はそれぞれ別のシステム資源２に結合している。Ｄ ＭＡコントローラ３は全てシステム・バス４に接続されている。ＤＭＡコントロ ーラ３にはそれぞれにバス・アービタ５、ソース・アドレス・ポインタ６、宛先 アドレス・ポインタ７、さらにバイト・カウンタ８が搭載されている。バス・ア ービタ５はその他のＤＭＡコントローラ３全てに同じく搭載されている論理の集 合体である。バス・アービタ５はそのシステム資源２に結合する優先順位の情報 を格納し、バス・マスタ３４に対しＣＰＵＩの１個がそれに結合するシステム資 源２を励起するよう指示する。バス・マスタ３４は、次にどのＤＭＡコントロー ラ３に作動許可を出すかを決定する。一度に作動可能にできるのは１個のＤＭＡ コントローラ３だけである。

１個のＣＰＵ１が１個のシステム資源２と通信する方法は、典型的には、ＣＰＵ １が結合するＤＭＡコントローラ３に３つの情報を入れることである。その３つ の情報とは、１）ソース・アドレス（通信の対象であるデータが存在するアドレ ス）がソース・アドレス・ポインタ６に格納されている、２）宛先（データが送 られる先の場所）のアドレスがアドレス・ポインタに格納されている、３）移動 させたν）バイト数がバイト・カウンタ８に格納されている、との情報である。

動作中に於て、バイト・カウンタ８はその中に格納された数がＯ（ゼロ）になる まで１処理（クロック）サイクル中に１回の割合でカウントを減少させていく。

０（ゼロ）の時点でデータの全てが既に移動されたことがわかる。ＣＰＵ１がデ ータの移動の他に、さらにそのデータに対して算術、論理またはシフト演算とい った演算も行なｌ／またければ、こうした演算のタスクは動作中にｃｐｕｔによ って行なわれる。

本明細書の後章で説明するように、本発明はシステム資源２との通信を処理する ためのはるかに効率的な手段を提供するものである。

エクステンデッド・システム資源（ＥｘｔｅｎｄｅｄＳｙｓｔｅｍｓ）のデータ ・シート（発行日不明）　、Ｉ”ＲＡ■ＤＣｏｒｐｏｃｅｓｓｏｒＪには、成る デバイスについて、本発明による排他的論理和（ＸＯＲ）パイプライン３０同様 、ＲＡＩＤ環境においてはパリティ計算からＣＰＵを開放するとの記述がある。

しかしながら、このデバイスは１度にデータの１ブロツクだけしか処理できない 。これに対し、本発明では複数のブロックのデータを同時に処理することができ る。

発ＪｊＪＬＬ 本発明は、システム資源（２）の集合体内に格納されたデータに対して演算を行 なう機能を有する１個以上の中央処理装置（ＣＰＵ）（１）から成るコンピュー タ・システムである。スケーラプル・コプロセッサ（９）はシステム・バス（４ ）を通して前記ＣＰＵ（１）とシステム資源（２）に接続されている。前記スケ ーラプル・コプロセッサ（９）内でＣＰＵ（］）に接続するのは、２つ以上のビ ンにコンパートメント化され、その各々のビンが１つの仮想のコプロセッサ・チ ャネルに相当する、単一のレジスタ・ファイル（１ｏ）である。前記レジスタ・ ファイル（１０）に接続するのは前記システム資源（２）に対して演算を行なう ための単一の実コプロセッサ（６，７，８，１３，３３）である。レジスタ・フ ァイル（１０）に接続するのは、前記の仮想コプロセッサ・チャネルの集合体間 に前記の実コプロセッサの作動状態サイクルを割り当てるための手段（１１）で ある。

本発明が先行技術に比べ優利な点は主に以下の通りである。

１、　スケーラプル・コプロセッサがただ１個しか存在しないから、実チャネル ・ハードウェア素子（先行技術で５．６．７及び８などの）数を増やさずに仮想 チャネル数を上げる（基準化する）ことが可能である。

２、　ルーティング資源がより少ないということは、言い換えれば、全ての仮想 チャネル間にまたがるルーティングが一貫性をもち且つ高速であり、さらにシス テム・クロックの速度がより速いことである。

３、　システム・バス（４）の使用がさらに一層効率的になる。それはなぜなら ば、公平性が組み込まれているために、仮想チャネルが時間分割多重モードで作 動するからである。

４　どのチャネルにどれだけの時間、作動アクセスを許可するかを調停するため の手段（１１）はプログラムに組むことが可能である。

５、　むやみにタイミングを制約することなく、ホス）ＣＰＵ（１）によってポ インタ・メモリ・アレイ　（レジスタ・ファイル１０）を動的に更新する。

６、　スキイタ／ギャザ（分散／収集）の演算（データが多数のブロック間に断 片化されている場合、読み取りと書き込みのそれぞれ）を行なうより一層効率的 な方法を提供する。それはなぜならば、スキイタ／ギャザは従来の方法と同じよ うに順次に実行されるのではなく、並列で行なわれるからである。

図面の簡単な説明 本発明の、詳細且つ具体的な目的並びに特徴については、添付図面の引例ととも に以下に掲げる発明明細書に全て開示しである。

第１図はＣＰｔＪ　１及びシステム資源２間の通信に関する従来からの先行技術 を表すブロック図である。

第２図は本発明によるスケーラプル・コプロセッサ９のブロック図である。

第３図は本発明によるスケーラプル・コプロセッサ９のステート・マシン（状態 機械）のブロック図である。

第４図は本発明によるガス・ペダル信号１５における振幅対時間の関係を表すス ケッチである。

第５図は本発明によるフライ・パイ（通過）ＤＭＡコントローラ２３の実施例の ブロック図である。

第６図は本発明によるＲＡＩＤコントローラ２９の実施例のブロック図である。

本、明を−るためのベスト・モード 第２図は、本発明によるスケーラプル・コプロセッサ９の一般的な実施例のブロ ック図を示す。その環境は中央処理装置（ＣＰＵ）１を１個以上備えたコンピュ ータ・システムである。各々のＣＰＵ１はシステム資源２の集合体に対して演算 を行なう機能をもつ何らかの能動処理素子である。

第２図はｒｎＪ個のＣＰＵ１を示している。ＣＰＵＩは同じシステム・バス４を 通して互いに接続している。例えば、システム・バス４は並列データ・ラインと 並列アドレス・ラインをそれぞれ３２本づつもっていることがある。これは４ギ ガバイトのデータをランダムにアドレス指定するのに十分である。

本発明を使うことによって、各ＣＰＵＩは複数のＩ１０要求を同時に発すること が可能になる。例えば、１個のＣＰＵ１を数百のファイルを同時にめるファイル ・サーバにすることができる システム資源２も同様に同じシステム・バス４を通して互いに接続している。１ 度に１つの演算だけしかシステム・バス４で行なうことはできない。システム資 源２は、典型的には、メモリと入出力コントローラで構成されており、さらに入 出力コントローラはディスク・ドライブ、テープ・ドライブ、ＣＤ　ＲＯＭ１ベ ルヌーイ（Ｂｅｒｎｏｕｌｌｉ）　・ボックスなどの入出力デバイスと接続して いる。

前記コンピュータ・システムにおいて、スケーラプル・コプロセッサ９はただ１ 個だけが必要である。従って、第１図に示すように、先行技術においては普通で あった同じデバイスやデータ・バスが複数で存在するということがなくなる。コ プロセッサ９は、より遅いＣＰＵＩのバンド幅ではなく、アプローチしているメ モリのバンド幅のスピード（例えば、組み込みの実施例においては６６ＭＰｐｓ ）でシステム資源２と通信する。

スケーラプル・コプロセッサ９は、システム・バス４を通して（’ＰＵ１に接続 しており、レジスタ・ファイル１０１ステート・マシン１１の集合体と、さらに １個以上のアドレス・ポインタ（例えば、ソース・ポインタ６及び宛先アドレス ・ポインタ）、バイト・カウンタ８、バッファ１３、及び論理演算装置（オプシ ョン）で構成された１個の実コプロセッサとから成り立っている。ポインタ６及 び７はレジスタやプログラマブル・カウンタのような記憶装置である。

レジスタ・ファイルＩＯは、コプロセッサ９のユーザが前もって設定を決定して おいた仮想コプロセッサのチャネル数に相当する任意数ｒｐ＋ＩＪに記憶域やビ ンをあらかじめコンパートメント化したランダム・アクセス・メモリ（ＲＡＭ） のような記憶装置である。例えば、ｒｐ＋ＩＪはコンピュータ・システムに存在 していることが分かっているデータのブロック数に相当することがある。各々の ビンもしくはチャネルには少なくとも３つの情報、すなわち演算のソースとして 使われるはずのデータの開始アドレス、演算が実行された後のデータを送りたい 宛先の開始アドレス、そして演算の対象であるデータの大きさといった情報を格 納している。さらに、データに対して行ないたい算術、論理、あるいはシフトの 演算のタイプを示す情報をそのチャネルに格納することが可能である。

ステート・マシン１１の集合体は、どのチャネルをどういった順序でどの位の時 間作動可能にするかを、ステート・マシン１１内に格納されたプログラマブル調 停スキームに基づいて決定する。成る１本のチャネルが作動状態になると、格納 されているソース・アドレスがそのチャネルからポインタ・バス６を通して宛先 アドレス・ポインタ１２に入れられ、その宛先アドレスはポインタ・バス１２を 通して宛先アドレス・ポインタ７に入れられ、そしてバイト数がポインタ・バス １２を通してバイト・カウンタ８に入れられる。さらに、もし存在していれば、 格納されている算術、論理あるいはシフト命令がポインタ・バス１２を通してオ プションの論理演算装置３３に送り込まれる。

コプロセッサ９が従来型のクロック（本明細書には提示していない）によって通 常の動作中に於て、−例をあげれば６６メガヘルツで、クロックされると、所望 の演算が実行される。ソース・データは、システム・バス４を通して、ソース・ アドレスを配置するソース・アドレス・ポインタ６によってアドレス指定される 。宛先アドレスも同様にシステム・バス４を通してポインタ７によってアクセス される。もしデータの移動だけでなく、そのデータに対して算術、論理またはシ フト演算を行ないたければ、論理演算装置３３が呼び出される。最後に、バイト ・カウンタ８がサイクル毎に１度の割合でカウントを減少させていく。

典型的には、ステート・マシン１１は作動許可によって各チャネルが有限数（ク ロック・サイクルの成る有限数に相当する）の演算を行なえるようにする。１２ ８サイクルが典型的な数である。この数はチャネルが指定されたタスクを完了す るのに十分であることもあり、またそうでないこともある。十分な場合は、バイ ト・カウンタ８は０（ゼロ）になるまでカウントの減少を続け、ステート・マシ ン１１は制御を次のチャネルに渡す。そのサイクル数では不十分な場合は６．７ ．８及び３３の項目のステータスがバッファ１３を経由してアップデート　（更 新）・バス１４を通り、さらにポインタ・バス１２を通してレジスタ・ファイル １０に戻される。そのために、次にその特定のチャネルに作動許可が認められた 時には、割り込みの入ったところから再開することが可能である。ＣＰＵ１の１ 個が、更新された情報をアップデート・バス１４を通してレジスタ・ファイル１ ０に送り返すのと同時に、レジスタ・ファイル１０内の別のチャネルを初期化し ようとすることもあるから、バッファ１３は必要である。このように、バッファ １３は入って来る情報と出ていく情報の衝突が起きないようにする。

第３図はステート・マシン１１の集合体をさらに詳しく説明したものである。１ 番目のステート・マシンはプログラマブル・アービタ２０で、それはランダム・ アクセス・メモリとそれに結合する複数の論理素子で構成されていることがある 。アービタ２０は、どのチャネルに作動アクセスを与え、どの位の時間許可する かを調整するためのプログラマブル・スキームを格納する。前記プログラミング ・スケームはゲート・アレイ、ＥＥＰＲＯＭ、フユーズ／アンチ・フユーズなど の使用を必要とすることがある。その調整スキームは、ラウンド・ロビン（順番 にチャネル間を一周したら、次にまた０（ゼロ）番目のチャネルから繰り返す動 作）や、優先順位く特定の優先バイトのフラグを立てたチャネルにのみ許可を与 えたり、またはフラグの立ったチャネルにフラグを立てていないチャネルより大 きな数の作動周期をり、えること）などの数多い技術のどれか一つであることが ある。

チャネル・ラインＣＨの集合体はプログラマブル・アービタ２０に入力される。

これらのラインはレジスタ・ファイルｌＯ（図に示されている通り）か、または システム資源２から出すことが可能である。これらのライン（ｉ、それに結合す るチャネルがアクティブ（システム資源２＆二対する演算を行ないたい）か否か を示すためにある。アービタ２０の出力は、その時点で作動アクセスが許可され ているチャネルの番号を伝える１本のラインである。この信号はチャネル初期化 ・更新モデュー）しくｃｈａｎｎｅｌｉｎｉｔｉａｌｉｚｅ　ａｎｄ　ｕｐｄａ ｔｅ　ｍｏｄｕｌｅ）２１　＆こ送り込まれる。モデュール２１の出力の−・つ がレジスタ・ファイル・アドレス・インデックスで、どのチャネルに作動許可が 与えられているかをレジスタ・ファイルＩＯに知らせる。このインデックスの長 さは、チャネル数によって変えることができる。例えば、８チヤネルあれば、こ のインデックスには３ビツトが必要である。

モデュール２１の他の出力は、チャネル・レディ　（作動準備完了）信号である 。この信号はガス・ペダル・モデュール２２に送り込まれる。ガス・ペダル２２ のコンポジット出力は方形波１５で、その振幅対時間の関係は第４図に示す通り である。ガス・ペダル信号１５がハイであれば、それはスロットル（作動可能） 周期１８にあることを、すなわち、そのデータに対して実コプロセッサ６．７． ８及び３３による演算の実行が目下進行中であることを示している。

ガス・ペダル信号１５がローであるということは、仮想チャネルの作動が許可さ れていないアイドル周期１９にあることを示しているが、コプロセッサ９ではな く、ＣＰＵＩにシステム・バス４へのアクセスが許可されている。スロットル周 期１８及びアイドル周期１９の持続時間は可変で、前もってプログラムしておく ことができる。

アイドル周期１９とスロットル周期１８間の遷移はウェイクアップ（ｗａｋｅｕ ｐ＋目覚まし）信号１６と呼ばれ、アービタ２０へ渡される。それによってアー ビタ２０は許可チャネルの新たな指定を実行する。スロットル周期１８からアイ ドル周期１９への遷移はタイアト（ｔｉｒｅｄ：疲れた）信号１７と呼ばれ、ア ービタ２０に（どのチャネルも指定チャネルとして指定しないよう指令して）渡 される。タイアト信号１７はまたチャネル初期化・更新モデュール２１にも渡さ れ、それによってモデュール２１はアイテムの３３．６．７及び８にステータス をレジスタ・ファイルｉｏに送り返すよう指示する。この情報は、次回その特定 のチャネルがステート・マシン１１によって作動許可を与えられた時、次のスロ ットル周期１８の開始ステータスになる。

第５図は本発明による具体的な実施例、すなわちフライ・パイ　（通過）ＤＭＡ コントローラ２３を示したものである。ここに示すスケーラプル・コプロセッサ ９の実施例は、入出力コントローラ２５のようなアドレス指定できないデバイス との組み合わせで使用される。こうしたデバイスはアドレス指定ができないがら 、ポインタ６．７の一つは一般的な実施例から削除することができる。従って、 単一の入出力アドレス・ポインタ２４は、Ｔ１０コントローラ２５から読み出さ れ或いはコントローラに書き込まれるべきデータがメモリ２６内のどこに格納さ れているかを示すために使われる。ポインタ２４は、そのデータが読み出されま たは書き込まれるべき、メモリ２６内の開始位置を指す。リクエスト（要求）・ ライン２８とアクナレッジ（応答）・ライン２７は別々にポインタ２４を個々の Ｔ１０コントローラ２５と接続する。信号はＴ１０コントローラ２５によってリ クエスト・ライン２８を通してアドレス・ポインタ２４に送られ、それによって ＤＭＡコントローラ２３に各バイト転送を開始するよう依頼する。同様に、信号 が、転送されるバイト毎に、ポインタ２４がらアクナレッジ・ライン２７を通し てＴ１０コントローラ２５に送られ、システム・バス４は読み出しまたは書き込 みのオペレーションを実行するためにアクセス可能であることを知らせる。バイ ト・カウンタ８はバイト転送毎にカウントを減少させる。こノプロセスは仮想チ ャネルのバイト数がゼロになるまで続けられ、ゼロになった時点で、もし必要な ら、それに結合しているＣＰＵ１に割り込みが発せられる。データは、コントロ ーラ２３を経由しないで、直接メモリ２６からシステム・バス４を通してＴ１０ コントローラ２５に移動する。これは、フロー・スルー（経由：中を通って流れ る）ＤＭＡコントローラと対照的なものとしての、フライ・バイ　（通過：近く を通り過ぎる）ＤＭＡコントローラの特性である。

本発明による２番目の実施例、すなわちＲＡＩＤ（ｒｅｄｕｎｄａｎｔ　ａｒｒ ａｙ　ｏｆ　１ｎｅｘｐｅｎｓｉｖｅ　ｄｉｓｋｓ　：高価でないディスクの冗 長配列）コプロセッサは第６図に示す通りである。このアプリケーションにおい ては、大きさが同じブロックのメモリ２６がｒｍ−ＩＪ個あり、その「ｍ暑」は 少なくとも「２」である。その出力はｒｍＪ個の同じ大きさのブロックがら成る データの集合体で、ディスク・コントローラ２の集合体に書き込まれるものであ る。

ｒｍＪ番目のブロックは最初のｒｍ−ＩＪ個のブロックに対するバイト毎のパリ ティ・チェックである。これによってフォールト・トレラント（故障許容）処理 が可能になる。

すなわち、もしパリティ・ブロックを含めてどれが一つのブロックが障害を起こ しても、データの全てを残りのブロックから再構築することが可能である。

この実施例において、レジスタ・ファイル１ｏは宛先ポインタをただ１個だけ包 含している。それはなぜならば、ｒｍＪ個のディスク・コントローラ２への書き 込みは自動的にｒｍＪ個のコントローラ２間に均等に断片化されるからである。

排他的論理和（ＸＯＲ）バイブライン３０は論理演算装置３３の特殊なケースで ある。データのソース・ブロックが１個のメモリ２６から読み込まれる度に、排 他的０Ｒ（ＸＯＲ）がバイト単位で、例えばワードが３２ビツト長の場合でも８ ビット単位で、実行される。ｒｍ−ＩＪ個のブロックから成るデータが全て読み 込まれた後の、ＸＯＲバイブライン３０はパリティ・ブロックを含んでいる。こ のパリティ・ブロックは他の「ｍ−ＩＪ個のブロックのデータと共に宛先コント ローラ２（ｍ）に書き込まれ、前記の他のデータは最初の「ｍ暑」個のコントロ ーラ２に書き込まれる。

バイブライン３０はシステム・バス４のデータ・ラインのサブセット３１を通し てメモリ２６並びにディスク・コントローラ２と通信する。同様に、アドレス・ ポインタ２４はシステム・バス４のアドレス・ラインのサブセット３２を通して メモリ２６及びディスク・コントローラ２と通信する。レジスタ・ファイル１０ に格納されているバイト数は各ソース２６とも同じである。それはなぜならば、 入力データの各ブロックは同じバイト数を有するからである。ステート・マシン １１は「ｍ暑」個のソース２６に順次、作動許可を与える。

本発明の第３番目の実施例はストライビング・コプロセッサである。ストライビ ング・コプロセッサは、ハードウェア的には、第４図に示すフライ・パイＤＭＡ コントローラ２３と同じチップである。ストライビング・コプロセッサ２３はＲ ＡＩＤコプロセッサ２９によってディスク・コントローラ２上に既に書き込まれ ているｒｍＪ個のブロックから成るデータを入力と見なし、（ソフトウェアによ って）概念的に前記ブロックのデータをストライプ化してｒｍＪ個のＴ１０コン トローラ２５に送る。ストライプ化とは意図的分散、すなわちデータがｒｍＪ個 の均等な大きさのブロックに断片化されることである。ストライブの数と幅はハ ードウェアの考慮に基づいて決まる。

第５図及び第６図に示すデバイスはともにＦＰＧＡ（ｆｉｅｌｄ　ｐｒｏｇｒａ ｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ）の技術、具体的にはザイリツクス社（Ｘ ｉｌｉｎｘ　Ｃｏｒｐｏｒａｔｉｏｎ）の４０００シリーズのアーキテクチャを 使って構築されている。他の適切な構築技術としてはプリント回路板やＡＳＩＣ （特定用途ＩＣ）などがある。

以」二連べてきたことは本発明による実施例のオペレーションを説明するためで あり、本発明の特許請求の範囲を制限するものではない。本発明の範囲は以下の 特許請求の範囲に述べる通りである。以上の説明から、本発明の精神と範囲から 外れることなく、数多くの変更が可能であることが当業者には明白であろう。

第２図 竿づ反 ′吊ｌ−Ｆ閃 国際調査報告 １６．−１−−１．−１．−１−１−　ρＣＴ／ＪＰ　９３１００６１７

Claims (1)

1. 【特許請求の範囲】 特許請求の範囲は以下の通りである。 １．システム資源の集合体の中に格納されたデータに対して演算を行なう機能を 有する中央処理装置（ＣＰＵ）を少なくとも１個以上備え、そして 前記ＣＰＵ及びシステム資源に接続されたスケーラブル コプロセッサを有し、当該スケーラブル・コプロセッサは、 システム・バスを介してＣＰＵに接続され、少なくとも２つ以上のビンにコンパ ートメント化され、その各々のビンは１つの仮想コプロセッサ・チャネルに相当 してなる、単一のレジスタ・ファイルと、 前記レジスタ・ファイル及びシステム資源に接続され、システム資源に対して演 算を行なうための単一の実コプロセッサと、 前記レジスタ・ファイルに接続され、仮想コプロセッサ・チャネル集合体問に実 コプロセッサの作動可能時間を割り当てるための手段とから成ることを特徴とす るコンピュータ・システム。 ２．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記システム 資源がメモリ及び入出力デバイス・コントローラを備えていることを特徴とする コンピュータ・システム。 ３．請求の範囲第１項に記載のコンピュータ・システムにおいて、ビン数が可変 で且つあらかじめ選択しておくことができることを特徴とするコンピュータ・シ ステム。 ４．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記実コプロ セッサが前記システム資源内で複数のブロックから成るデータに対して算術、論 理、及びシフト演算をいかなる組み合わせでも行なうための手段を備えているこ とを特徴とするコンピュータ・システム。 ５．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記の割り当 て手段が前記仮想コプロセッサ・チャネルに作動許可を与える順序と持続期間を 決定するための手段を備えていることを特徴とするコンピュータ・システム。 ６．請求の範囲第５項に記載のコンピュータ・システムにおいて、前記の決定手 段が各作動許可期間中に各々の仮想チャネルが実行できる演算数を設定するプロ グラマブル・スロットルを備えていることを特徴とするコンピュータ・システム 。 ７．請求の範囲第６項に記載のコンピュータ・システムにおいて、アイドル周期 がスロットル（作動可能）周期間に散在することと、 前記システム・バスが前記アイドル周期中に前記ＣＰＵによって自由に使われる ことを 特徴とするコンピュータ・システム。 ８．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記実コプロ セッサがフライ・バイＤＭＡコントローラであることを特徴とするコンピュータ ・システム。 ９．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記実コプロ セッサが１つのＲＡＩＤ（ｒｅｄｕｎｄａｎｔ　ａｒｒａｙ　ｏｆ　ｉｎｅｘｐ ｅｎｓｉｖｅ　ｄｉｓｋｓ：高価でないディスクの冗長配列）コプロセッサであ ることを特徴とするコンピュータ・システム。 １０．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記の実コ プロセッサが１つのストライビング・コプロセッサであることを特徴とするコン ピュータ・システム。 １１．請求の範囲第１項に記載のコンピュータ・システムにおいて、前記の実コ プロセッサが１つのポインタ・バスを介してレジスタ・ファイルに接続する１個 のバイト・カウンタと、前記ポインタ・バスを通じて前記レジスタ・ファイルに 接続する少なくとも１つ以上のアドレス・ポインタと、さらに前記のアドレス・ ポインタ、バイト・カウンタ並びにポインタ・バスに接続するバッファ１個とを 備えていることを特徴とするコンピュータ・システム。