JPS6249552A - Ｄｍａ装置 - Google Patents
Ｄｍａ装置Info
- Publication number
- JPS6249552A JPS6249552A JP19030785A JP19030785A JPS6249552A JP S6249552 A JPS6249552 A JP S6249552A JP 19030785 A JP19030785 A JP 19030785A JP 19030785 A JP19030785 A JP 19030785A JP S6249552 A JPS6249552 A JP S6249552A
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- Japan
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- dma
- parameter
- circuit
- parameter table
- parameters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、特に表示パターンのＤＭＡ転送を行なうＤ
ＭＡ装置に関する。
ＭＡ装置に関する。
［発明の技術的背景とその間届点］
従来、この種ＤＭＡ装置の表示パターン転送（ＤＭＡ転
送）による画面表示は、例えば各種文字パターンが格納
されているパターンメモリに対するアドレス（読出しア
ドレス）、同パターンメモリから読出される文字パター
ンを画面位置に対応して格納するＶ−ＲＡＭ （ビデオ
ＲＡＭ）に対するアドレス（書込みアドレス）、および
転送バイト数など、ＤＭＡ転送に必要な複数のパラメー
タをＣＰＵがＤＭＡ装置に設定し、しかる後ＤＭＡ装置
を起動することにより行なわれていた。
送）による画面表示は、例えば各種文字パターンが格納
されているパターンメモリに対するアドレス（読出しア
ドレス）、同パターンメモリから読出される文字パター
ンを画面位置に対応して格納するＶ−ＲＡＭ （ビデオ
ＲＡＭ）に対するアドレス（書込みアドレス）、および
転送バイト数など、ＤＭＡ転送に必要な複数のパラメー
タをＣＰＵがＤＭＡ装置に設定し、しかる後ＤＭＡ装置
を起動することにより行なわれていた。
もし何回か連続表示する場合であれば、ＣＰＵは、まず
最初の表示に関するパラメータをＤＭＡ装置に設定して
同装置を起動させる。そしてＣＰＵは、ＤＭＡ装置のＤ
ＭＡ転送期間中に次のパラメータの算出を行ない、その
算出パラメータのＤＭＡ装置への設定を行なう。但しＤ
ＭＡ装置がビジー状態となっている場合には、たとえパ
ラメータ算出が終了しいてもこのビジー状態が解除され
るまで次のパラメータをＤＭＡ装置に設定することはで
きない。即ち従来のＤＭＡ装置では、ＤＭＡ転送中に次
のＤＭＡ転送に必要なパラメータ計算が終了していても
、そのＤＭＡ転送が終了しない限りは次のパラメータ設
定が行なえない。
最初の表示に関するパラメータをＤＭＡ装置に設定して
同装置を起動させる。そしてＣＰＵは、ＤＭＡ装置のＤ
ＭＡ転送期間中に次のパラメータの算出を行ない、その
算出パラメータのＤＭＡ装置への設定を行なう。但しＤ
ＭＡ装置がビジー状態となっている場合には、たとえパ
ラメータ算出が終了しいてもこのビジー状態が解除され
るまで次のパラメータをＤＭＡ装置に設定することはで
きない。即ち従来のＤＭＡ装置では、ＤＭＡ転送中に次
のＤＭＡ転送に必要なパラメータ計算が終了していても
、そのＤＭＡ転送が終了しない限りは次のパラメータ設
定が行なえない。
このため従来のＤＭＡ装置では、最高速での連続ＤＭＡ
転送が出来ず、処理効率の向上が図れない問題があった
。
転送が出来ず、処理効率の向上が図れない問題があった
。
［発明の目的コ
この発明は上記事情に鑑みてなされたものでその目的は
、ＤＭＡ転送中であってもＣＰＵからの新たなパラメー
タ設定が可能で、しかも設定されたパラメータを正しく
選択してＤＭＡ転送に使用できるＤＭＡ装置を提供する
ことにある。
、ＤＭＡ転送中であってもＣＰＵからの新たなパラメー
タ設定が可能で、しかも設定されたパラメータを正しく
選択してＤＭＡ転送に使用できるＤＭＡ装置を提供する
ことにある。
［発明の概要］
この発明では、ＤＭＡ転送に必要なパラメータを設定す
るパラメータを複数有するパラメータテーブルを設け、
ＣＰＵによるパラメータ設定がＤＭＡ転送中でも行なえ
るようになっている。また、この発明では、ＣＰＵによ
り起動されＤＭＡ転送を行なうＤＭＡ回路と、セレクタ
回路とが設けられる。セレクタ回路はパラメータテーブ
ルメモリから複数のパラメータテーブルの１つを選択す
るもので、ＤＭＡ回路のＤＭＡ転送終了毎に選択対象パ
ラメータテーブルを一定順序で切替える。
るパラメータを複数有するパラメータテーブルを設け、
ＣＰＵによるパラメータ設定がＤＭＡ転送中でも行なえ
るようになっている。また、この発明では、ＣＰＵによ
り起動されＤＭＡ転送を行なうＤＭＡ回路と、セレクタ
回路とが設けられる。セレクタ回路はパラメータテーブ
ルメモリから複数のパラメータテーブルの１つを選択す
るもので、ＤＭＡ回路のＤＭＡ転送終了毎に選択対象パ
ラメータテーブルを一定順序で切替える。
しかしてＤＭＡ回路は、セレクタ回路によって選択され
たパラメータテーブルからパラメータを取出し、同パラ
メータに従ってＤＭＡ転送を行なう。
たパラメータテーブルからパラメータを取出し、同パラ
メータに従ってＤＭＡ転送を行なう。
［発明の実施例］
以下、この発明の一実施例を第１図（ａ）乃至同図（ｃ
）を参照して説明する。なお、この実施例は、表示装置
に実施した場合である。
）を参照して説明する。なお、この実施例は、表示装置
に実施した場合である。
第１図（ａ）はこの発明の一実施例を示すブロック構成
図である。同図において、１１は装置全体を制御するＣ
ＰＵ５１２は各種プログラム、データ等を格納する主メ
モリ、１３はＤＭＡ装置である。
図である。同図において、１１は装置全体を制御するＣ
ＰＵ５１２は各種プログラム、データ等を格納する主メ
モリ、１３はＤＭＡ装置である。
ＣＰＵＩＩ、主メモリ１２およびＤＭＡ装置１３は、バ
ス３０により相互接続されている。バス３０は、データ
ライン３１、アドレスライン３２およびコントロールラ
イン３３から成る。
ス３０により相互接続されている。バス３０は、データ
ライン３１、アドレスライン３２およびコントロールラ
イン３３から成る。
１４は文字表示用の各種文字パターンが格納されるパタ
ーンメモリ１４．１５は１画面分の表示データ（表示パ
ターン）が書込まれるビデオＲＡＭ （以下Ｖ−ＲＡＭ
と称する）である。パターンメモリ１４はバス４０ニヨ
リ、Ｖ−ＲＡＭ１５はバス５０ニヨリ、いずれもＤＭＡ
装置１３に接続されている。バス４０゜５０は、データ
ライン４１．５１、アドレスライン４２゜５２およびコ
ントロールライン４３． ５３から成る。１６はＶ−Ｒ
ＡＭ１５から読出された表示データをパラレル−シリア
ル変換するシフトレジスタ、１７はシフトレジスタ１６
からの出力データを画面表示するＣＲＴモニタである。
ーンメモリ１４．１５は１画面分の表示データ（表示パ
ターン）が書込まれるビデオＲＡＭ （以下Ｖ−ＲＡＭ
と称する）である。パターンメモリ１４はバス４０ニヨ
リ、Ｖ−ＲＡＭ１５はバス５０ニヨリ、いずれもＤＭＡ
装置１３に接続されている。バス４０゜５０は、データ
ライン４１．５１、アドレスライン４２゜５２およびコ
ントロールライン４３． ５３から成る。１６はＶ−Ｒ
ＡＭ１５から読出された表示データをパラレル−シリア
ル変換するシフトレジスタ、１７はシフトレジスタ１６
からの出力データを画面表示するＣＲＴモニタである。
第１図（ｂ）は第１図（ａ）のＤＭＡ装置１３の構成を
示す。同図において、２１はＣＰＵＩＩからの起動によ
りＤＭＡ転送を行なうＤＭＡ回路、２２はパラメータテ
ーブルメモリ（以下、単にテーブルメモリと称する）で
ある。テーブルメモリ２２には、第１図（ｃ）に示すよ
うに、複数、例えば３つのパラメータテーブル２２−１
〜２２−３が用意される。各テーブル２２−１〜２２−
３は、１回のＤＭＡ転送に必要な各種パラメータを設定
するのに用いられる。
示す。同図において、２１はＣＰＵＩＩからの起動によ
りＤＭＡ転送を行なうＤＭＡ回路、２２はパラメータテ
ーブルメモリ（以下、単にテーブルメモリと称する）で
ある。テーブルメモリ２２には、第１図（ｃ）に示すよ
うに、複数、例えば３つのパラメータテーブル２２−１
〜２２−３が用意される。各テーブル２２−１〜２２−
３は、１回のＤＭＡ転送に必要な各種パラメータを設定
するのに用いられる。
ＤＭＡ回路２１はバス３０．４０．５０に接続され、テ
ーブルメモリ２２はバス３０に接続される。
ーブルメモリ２２はバス３０に接続される。
２３はテーブルメモリ２２内の３つのパラメータテーブ
ル２２−１〜２２−３の１つを選択するセレクタ回路２
３である。セレクタ回路２３は、データライン６１、ア
ドレスライン６２およびコントロールライン６３により
ＤＭＡ回路２１と接続され、データライン７１、アドレ
スライン７２およびコントロールライン７３によりテー
ブルメモリ２２と接続されている。
ル２２−１〜２２−３の１つを選択するセレクタ回路２
３である。セレクタ回路２３は、データライン６１、ア
ドレスライン６２およびコントロールライン６３により
ＤＭＡ回路２１と接続され、データライン７１、アドレ
スライン７２およびコントロールライン７３によりテー
ブルメモリ２２と接続されている。
次に第１図（ａ）乃至同図（ｃ）の動作を説明する。
まずＣＰＵＩＩは、テーブルメモリ２２に用意されてい
るパラメータテーブル２２−１〜２２−３の初期化をバ
ス３０を介して実行する。即ちＣＰＵＩＩは、ＤＭＡ装
置１３内のＤＭＡ回路２１がこれから実行すべき何回か
の連続するＤＭＡ転送に共通のパラメータ（パラメータ
群）を、テーブルメモリ２２に対するアドレスを変えな
がらテーブル２２−１〜２２−３のそれぞれに書込む。
るパラメータテーブル２２−１〜２２−３の初期化をバ
ス３０を介して実行する。即ちＣＰＵＩＩは、ＤＭＡ装
置１３内のＤＭＡ回路２１がこれから実行すべき何回か
の連続するＤＭＡ転送に共通のパラメータ（パラメータ
群）を、テーブルメモリ２２に対するアドレスを変えな
がらテーブル２２−１〜２２−３のそれぞれに書込む。
このパラメータ書込みにおいて、ＣＰＵＩＩは、データ
ライン３１にパラメータを、アドレスライン３２にテー
ブルメモリ２２内アドレスを、コントロールライン３３
の特定ラインにパラメータ書込み信号を出力する。
ライン３１にパラメータを、アドレスライン３２にテー
ブルメモリ２２内アドレスを、コントロールライン３３
の特定ラインにパラメータ書込み信号を出力する。
次にＣＰＵＩＩは、第１回目のＤＭＡ転送に固有のパラ
メータ（パラメータ群）を、テーブルメモリ２２内のパ
ラメータテーブル２２−１にバス３０を介して書込む。
メータ（パラメータ群）を、テーブルメモリ２２内のパ
ラメータテーブル２２−１にバス３０を介して書込む。
この書込みが終了すると、ＣＰＵＩＩはバス３０のコン
トロールライン３３（の特定ライン）を介してＤＭＡ回
路２１に起動信号を出力する。
トロールライン３３（の特定ライン）を介してＤＭＡ回
路２１に起動信号を出力する。
ＤＭＡ回路２１は、ＣＰＵＬＩからの起動信号により起
動され、まずテーブルメモリ２２内のパラメータテーブ
ル２２−１読出し用アドレスの列をアドレスライン６２
経由でセレクタ回路２３に順次出力する。
動され、まずテーブルメモリ２２内のパラメータテーブ
ル２２−１読出し用アドレスの列をアドレスライン６２
経由でセレクタ回路２３に順次出力する。
セレクタ回路２３は、初期状態において（ＤＭＡ回路２
１による第１回目のＤＭＡ転送用パラメータ読出し時に
おいて）、パラメータテーブル２２−１〜２２−３のう
ちの所定のパラメータテーブル、例えばパラメータテー
ブル２２−■を選択するようになっている。即ちセレク
タ回路２３は、ＤＭＡ回路２１から順次出力されるパラ
メータテーブル２２−１読出し用アドレスを、そのまま
アドレスライン７２経由でテーブルメモリ２２に出力す
る。これにより、アドレスライン７２上のアドレスで指
定されるパラメータテーブル２２−１内領域のパラメー
タが順次データライン７１上に読出される。データライ
ン７１上のパラメータは、セレクタ回路２３およびデー
タライン６１を介してＤＭＡ回路２１に供給され、同Ｄ
ＭＡ回路２１に取込まれる。
１による第１回目のＤＭＡ転送用パラメータ読出し時に
おいて）、パラメータテーブル２２−１〜２２−３のう
ちの所定のパラメータテーブル、例えばパラメータテー
ブル２２−■を選択するようになっている。即ちセレク
タ回路２３は、ＤＭＡ回路２１から順次出力されるパラ
メータテーブル２２−１読出し用アドレスを、そのまま
アドレスライン７２経由でテーブルメモリ２２に出力す
る。これにより、アドレスライン７２上のアドレスで指
定されるパラメータテーブル２２−１内領域のパラメー
タが順次データライン７１上に読出される。データライ
ン７１上のパラメータは、セレクタ回路２３およびデー
タライン６１を介してＤＭＡ回路２１に供給され、同Ｄ
ＭＡ回路２１に取込まれる。
ＤＭＡ回路２１は、パラメータテーブル２２−１読出し
用アドレスの列を出力し、その出力に応じてテーブルメ
モリ２２（のテーブル２２−１）から読出されるパラメ
ータの列を取込むと、この取込みパラメータの列に従っ
たＤＭＡ転送、例えばパターンメモリ１４からＶ−ＲＡ
Ｍ１５への（表示用文字パターンの）ＤＭＡ転送を、コ
ントロールライン３３の特定ラインにビジー信号を出力
した状態で実行する。
用アドレスの列を出力し、その出力に応じてテーブルメ
モリ２２（のテーブル２２−１）から読出されるパラメ
ータの列を取込むと、この取込みパラメータの列に従っ
たＤＭＡ転送、例えばパターンメモリ１４からＶ−ＲＡ
Ｍ１５への（表示用文字パターンの）ＤＭＡ転送を、コ
ントロールライン３３の特定ラインにビジー信号を出力
した状態で実行する。
そしてＤＭＡ回路２１は、このＤＭＡ転送（ここでは１
回目のＤＭＡ転送）が終了すると、ビジー信号の出力を
停止（即ちビジー状態を解除）すると共に、セレクタ回
路２３に対してコントロールライン６３経由でＤＭＡ転
送終了信号を出力する。
回目のＤＭＡ転送）が終了すると、ビジー信号の出力を
停止（即ちビジー状態を解除）すると共に、セレクタ回
路２３に対してコントロールライン６３経由でＤＭＡ転
送終了信号を出力する。
一方、ＣＰＵＩＩは、パラメータテーブル２２−１に対
する第１回目のＤＭＡ転送用パラメータの書込みを終了
してＤＭＡ回路２１を起動すると、第２回目のＤＭＡ転
送に固有のパラメータ（パラメータ群）を算出し、同パ
ラメータを直ちに次のパラメータテーブル２２−２に書
込む。このパラメータ書込みが終了すると、ＣＰＵ１ｌ
はコントロールライン３３の特定ライン上のビジー信号
によりＤＭＡ回路２１のビジーチェックを行ない、もし
ビジー状態になければ、即ちＤＭＡ回路２１の（第１回
目の）ＤＭＡ転送が終了していれば、ＤＭＡ回路２１に
対して再び起動信号を出力する。
する第１回目のＤＭＡ転送用パラメータの書込みを終了
してＤＭＡ回路２１を起動すると、第２回目のＤＭＡ転
送に固有のパラメータ（パラメータ群）を算出し、同パ
ラメータを直ちに次のパラメータテーブル２２−２に書
込む。このパラメータ書込みが終了すると、ＣＰＵ１ｌ
はコントロールライン３３の特定ライン上のビジー信号
によりＤＭＡ回路２１のビジーチェックを行ない、もし
ビジー状態になければ、即ちＤＭＡ回路２１の（第１回
目の）ＤＭＡ転送が終了していれば、ＤＭＡ回路２１に
対して再び起動信号を出力する。
ＤＭＡ回路２１は、ＣＰＵＩＩからの起動信号により起
動され、前記したようにテーブルメモリ２２内のパラメ
ータテーブル２２−１読出し用アドレスの列をアドレス
ライン６２経由でセレクタ回路２３に順次出力する。セ
レクタ回路２３は、初期状態においては（ＤＭＡ回路２
１による第１回目のＤＭＡ転送用パラメータ読出し時に
おいては）、前記したようにパラメータテーブル２２−
１を選択するようになっているが、以後ＤＭＡ回路２１
からＤＭＡ転送終了信号が出力される毎に選択対象パラ
メータテーブルをテーブル、２２−１→テーブル２２−
２→テーブル２２−３の如く順に切替える。したがって
、最初のＤＭＡ転送終了信号が出力されたこの例では、
セレクタ回路２３はパラメータテーブル２２−２を選択
する。この場合セレクタ回路２３は、ＤＭＡ回路２１か
ら順次出力されるパラメータテーブル２２−１読出し用
アドレスにパラメータテーブルサイズ値をオフセット値
として加え、パラメータテーブル２２−２読出し用アド
レスに変換する。なお、パラメータテーブル２２−３読
出し用アドレスを得る場合には、パラメータテーブルサ
イズの２倍値が加えられる。セレクタ回路２３はこの変
換アドレス（ここではパラメータテーブル２２−２読出
し用アドレス）をアドレスライン７２経由でテーブルメ
モリ２２に出力する。これにより、パラメータテーブル
２２−２内領域のパラメータが順次データライン７１上
に読出される。したかって、今度はパラメータテーブル
２２−２内のパラメータ（パラメータ群）に従ったＤＭ
Ａ転送が行なわれることになる。以下、同様の動作が必
要な転送回数だけ繰返される。
動され、前記したようにテーブルメモリ２２内のパラメ
ータテーブル２２−１読出し用アドレスの列をアドレス
ライン６２経由でセレクタ回路２３に順次出力する。セ
レクタ回路２３は、初期状態においては（ＤＭＡ回路２
１による第１回目のＤＭＡ転送用パラメータ読出し時に
おいては）、前記したようにパラメータテーブル２２−
１を選択するようになっているが、以後ＤＭＡ回路２１
からＤＭＡ転送終了信号が出力される毎に選択対象パラ
メータテーブルをテーブル、２２−１→テーブル２２−
２→テーブル２２−３の如く順に切替える。したがって
、最初のＤＭＡ転送終了信号が出力されたこの例では、
セレクタ回路２３はパラメータテーブル２２−２を選択
する。この場合セレクタ回路２３は、ＤＭＡ回路２１か
ら順次出力されるパラメータテーブル２２−１読出し用
アドレスにパラメータテーブルサイズ値をオフセット値
として加え、パラメータテーブル２２−２読出し用アド
レスに変換する。なお、パラメータテーブル２２−３読
出し用アドレスを得る場合には、パラメータテーブルサ
イズの２倍値が加えられる。セレクタ回路２３はこの変
換アドレス（ここではパラメータテーブル２２−２読出
し用アドレス）をアドレスライン７２経由でテーブルメ
モリ２２に出力する。これにより、パラメータテーブル
２２−２内領域のパラメータが順次データライン７１上
に読出される。したかって、今度はパラメータテーブル
２２−２内のパラメータ（パラメータ群）に従ったＤＭ
Ａ転送が行なわれることになる。以下、同様の動作が必
要な転送回数だけ繰返される。
なお、続けて４回以上のＤＭＡ転送が行なわれる場合、
パラメータテーブル２２−３の次のパラメータ読出し対
象テーブル（セレクタ回路２３による選択対象テーブル
）は最初のテーブル２２−■に戻る。
パラメータテーブル２２−３の次のパラメータ読出し対
象テーブル（セレクタ回路２３による選択対象テーブル
）は最初のテーブル２２−■に戻る。
即ちパラメータ読出し対象テーブルは、テーブル２２−
１→テーブル２２−２→テーブル２２−３−テーブル２
２−１→テーブル２２−２・・・と順に切替えられる。
１→テーブル２２−２→テーブル２２−３−テーブル２
２−１→テーブル２２−２・・・と順に切替えられる。
これはＣＰＵＩＩがパラメータを書込む場合（パラメー
タ書込み対象テーブルの場合）にも同様である。
タ書込み対象テーブルの場合）にも同様である。
但しパラメータ書込みの場合には、ＣＰＵＩＩ自身がテ
ーブル選択を行なう。
ーブル選択を行なう。
ところで、前記実施例では、ＣＰＵＩＩの処理効率を高
めるために、連続するＤＭＡ転送に共通のパラメータを
最初に求めてパラメータテーブル２２−１〜２３に設定
し、各ＤＭＡ転送に固有のパラメータについてのみ逐次
算出してその都度該当するパラメータに設定するように
していたが、目的のＤＭＡ転送に必要な全てのパラメー
タ群をその都度該当パラメータテーブルに設定するよう
にしてもよい。
めるために、連続するＤＭＡ転送に共通のパラメータを
最初に求めてパラメータテーブル２２−１〜２３に設定
し、各ＤＭＡ転送に固有のパラメータについてのみ逐次
算出してその都度該当するパラメータに設定するように
していたが、目的のＤＭＡ転送に必要な全てのパラメー
タ群をその都度該当パラメータテーブルに設定するよう
にしてもよい。
［発明の効果］
以上詳述したようにこの発明によれば、たとえＤＭＡ転
送中であってもＣＰＵからの新たなりＭＡ転送用パラメ
ータの設定が可能であるため、処理速度が向上する。し
かも、この発明によれば、ＤＭＡ動作中に関係なく設定
されたパラメータが、セレクタ回路によりＣＰＵから独
立に正しく選択できるため、ＣＰＵに負担をかける恐れ
がない。
送中であってもＣＰＵからの新たなりＭＡ転送用パラメ
ータの設定が可能であるため、処理速度が向上する。し
かも、この発明によれば、ＤＭＡ動作中に関係なく設定
されたパラメータが、セレクタ回路によりＣＰＵから独
立に正しく選択できるため、ＣＰＵに負担をかける恐れ
がない。
第１図（ａ）はこの発明の一実施例を示すブロック構成
図、第１図（ｂ）は第１図（ａ）のＤＭＡ装置１３の構
成を示すブロック構成図、第１図（Ｃ）は第１図（ｂ）
のパラメータテーブルメモリ２２のテーブル構成図であ
る。 １１・・・ＣＰＵ、１３・・・ＤＭＡ装置、２１・・・
ＤＭＡ回路、２２・・・パラメータテーブルメモリ、２
２−１〜２２−３・・・パラメータテーブル、２３・・
・セレクタ回路。 出願人代理人 弁理士 鈴江武彦 第１図
図、第１図（ｂ）は第１図（ａ）のＤＭＡ装置１３の構
成を示すブロック構成図、第１図（Ｃ）は第１図（ｂ）
のパラメータテーブルメモリ２２のテーブル構成図であ
る。 １１・・・ＣＰＵ、１３・・・ＤＭＡ装置、２１・・・
ＤＭＡ回路、２２・・・パラメータテーブルメモリ、２
２−１〜２２−３・・・パラメータテーブル、２３・・
・セレクタ回路。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (1)
- ＤＭＡ転送に必要なパラメータがＣＰＵからの指定によ
り設定されるパラメータテーブルを複数有するパラメー
タテーブルメモリと、上記ＣＰＵにより起動されＤＭＡ
転送を行なうＤＭＡ回路と、上記パラメータテーブルメ
モリから上記複数のパラメータテーブルの１つを選択す
るセレクタ回路であって、上記ＤＭＡ回路のＤＭＡ転送
終了毎に選択対象パラメータテーブルを一定順序で切替
えるセレクタ回路とを具備し、上記ＤＭＡ回路は上記セ
レクタ回路によって選択された上記パラメータテーブル
から上記パラメータを取出し、同パラメータに従ってＤ
ＭＡ転送を行なうことを特徴とするＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030785A JPS6249552A (ja) | 1985-08-29 | 1985-08-29 | Ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030785A JPS6249552A (ja) | 1985-08-29 | 1985-08-29 | Ｄｍａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249552A true JPS6249552A (ja) | 1987-03-04 |
Family
ID=16255980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19030785A Pending JPS6249552A (ja) | 1985-08-29 | 1985-08-29 | Ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332151A2 (en) * | 1988-03-08 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
| JP2002530778A (ja) * | 1998-11-24 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン |
-
1985
- 1985-08-29 JP JP19030785A patent/JPS6249552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332151A2 (en) * | 1988-03-08 | 1989-09-13 | Fujitsu Limited | Direct memory access controller |
| JP2002530778A (ja) * | 1998-11-24 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン |
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