JP3129017B2

JP3129017B2 - 画像処理装置

Info

Publication number: JP3129017B2
Application number: JP05048857A
Authority: JP
Inventors: 義晴石井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 2001-01-29
Anticipated expiration: 2016-01-29
Also published as: JPH06259059A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プレーナピクセル形
式でプレーン数に満たない画像メモリを使って画像の描
画と転送を可能にした画像処理装置に関する。

【０００２】

【従来の技術】図４に示す画像処理装置１は、例えば画
面上で行う図形処理等に適したパーソナルコンピュータ
に用いる装置であり、ディスプレイ２の画面にグラフィ
ック画像を表示し、そこに文字や図形を重ねて表示した
り、画面をスクロールして全体像の把握に役立てたりす
ることができる。画像情報は、ＣＤ−ＲＯＭ３に格納さ
れており、ユーザが選択指定した画像データは、ＣＤ−
ＲＯＭ３から読み出されたのち一旦ＤＲＡＭ４に格納さ
れる。５は、グラフィック表示コントローラ（以下、Ｇ
ＤＣと呼ぶ）であり、ＣＰＵ６からのコマンドを受けて
画像メモリ７に対する画像データの描画や転送を制御す
るもので、コマンドのＦＩＦＯ機能をもっているためＣ
ＰＵ６の負荷分散に寄与する。ＧＤＣ５によりシステム
バスから分離されたローカルバスには、上記の画像メモ
リ７の外に、漢字ＲＯＭ８や地図の展開に用いるデータ
を格納するワーク用ＤＲＡＭ９等が接続されている。な
お、１０は、ビットデータからなる画像データをアナロ
グ信号に変換するＤＡＣ（ＤＡコンバータ）であり、画
像メモリ７の出力バス側に接続した並・直列変換回路１
０ａとディスプレイ２の間に介在する。

【０００３】ところで、画像データは１画素当たり８ビ
ットで重み付けすることで、２の８乗色すなわち２５６
色の同時表示が可能である。一方、画像メモリ７の方
も、高画質化の流れを受けて、例えば図５に示したよう
に、１０２４ドット×１０２４ラインのプレーン１枚を
１６ビットのデータバス幅のＧＤＣ５により１個又は２
個の画像メモリチップに記憶させることができるよう、
画像メモリチップとして１プレーン当たり１３１０７２
×１６ビットのデュアルポートＲＡＭ１個か、或いはま
た１３１０７２×８ビットのデュアルポートＲＡＭ２個
を当てるのが普通であり、図示したように前者の８個の
メモリチップを用いるか又は後者の１６個のメモリチッ
プ（図示せず）を用いて１０２４ドット×１０２４ライ
ンの１画面を構成することができる。

【０００４】

【発明が解決しようとする課題】上記従来の画像処理回
路１は、１画素を重み付けする８ビットのビット数と同
数の８枚のプレーン上に１画面分の画像データがビット
マップとして展開されるプレーナピクセル形式を採用し
ている。しかし、１画面当たり解像度１０２４ドット×
１０２４ラインの画面表示は、いわゆる高解像度の図形
処理向けを想定したものであり、家庭用パーソナルコン
ピュータを対象にしたごく一般的な解像度のディスプレ
イ２には、例えば１画面につき６４０ドット×４００ラ
イン程度の解像度があればよい。従って、解像度を落と
すことで単純に試算してみても、メモリ容量は１／４以
下に落とせるように見えるが、仮に解像度要求を２５％
以下に低下させても、プレーナピクセル方式のＧＤＣ５
を純然と用いる従来の画像処理装置１は、１０２４ドッ
ト×１０２４ラインのプレーンに対応する記憶容量をも
った１２８Ｋ×１６ビット又は１２８Ｋ×８ビットのデ
ュアルポートＲＡＭ７を、相変わらずそのまま６４０ド
ット×４００ライン以下のプレーンに１個又は２個ずつ
対応させる構成を脱し得ないため、メモリ容量の殆どが
無駄になってしまい、メモリの利用効率が低下する分だ
け、メモリコストが装置全体に占める比重も相対的に大
きくなってしまうといった課題があった。

【０００５】

【課題を解決するための手段】この発明は、上記課題を
解決したものであり、１画素を重み付けするビット数と
同数のプレーンに展開されたプレーナピクセル形式で画
像データを処理し描画するグラフィック表示コントロー
ラと、画像データの描画と転送が同時に可能な画像メモ
リと、該画像メモリの入力バス上に設けられ、前記グラ
フィック表示コントローラが前記プレーン上でアドレス
指定した連続する複数画素のビットデータを、前記画像
メモリに対しアドレスをページ送りして読み書きするペ
ージモードを使用して描画する描画サイクル時に、前記
複数画素のビットデータを下位ビット側から又は上位ビ
ット側から１ビットずつ前記画像メモリに順次分散させ
て書き込ませ、アドレス指定が全プレーンを一巡するの
に合わせ、前記複数のプレーンに分散していた同一画素
の複数のビットデータを１メモリアドレスに集合し、か
つ１メモリアドレスに複数画素のビットデータを書き込
ませるバス切り替え回路と、前記画像メモリの出力バス
上に設けられ、前記１メモリアドレスに書き込まれた複
数画素のビットデータを、前記グラフィック表示コント
ローラによるメモリアドレスの指定を受けて、シリアル
データとして読み出す転送サイクル時に、前記画像メモ
リから同時に読み出される複数画素のビットデータを、
画素順にそれぞれ並・直列変換する並・直列変換回路と
を具備することを特徴とするものである。

【０００６】また、本発明は、前記画像メモリを、画像
データの描画と転送が同時に可能なデュアルポート・メ
モリから構成し、列アドレスストローブ信号がアクティ
ブ状態を保っている間に、行アドレスストローブ信号を
断続的にアクティブ状態とすることでページ送りするこ
とを特徴とするものであり、さらにまた前記１画素を重
み付けするビット数ｎに対し、前記グラフィック表示コ
ントローラのデータバス幅を２ｎビット又は４ｎビット
とし、１メモリアドレスに対し２画素又は４画素を割り
当てることを特徴とするものである。

【０００７】

【作用】この発明は、１画素を重み付けするビット数ｎ
と同数のプレーンに展開されたプレーナピクセル形式で
画像データを処理し描画するグラフィック表示コントロ
ーラが、該グラフィック表示コントローラのデータバス
幅ｋｎビットを、描画サイクル時にｎ回だけアドレスを
ページ送りして読み書きするページモードにより、バス
切り替え回路を介して画像メモリの連続する異なるメモ
リアドレスに分散して書き込み、アドレス指定が全プレ
ーンを一巡するのに合わせ、前記ｎ個のプレーンに分散
していた同一画素のビットデータを１メモリアドレスに
集合し、かつ１メモリアドレスに対してｋ画素のビット
データを書き込み、一方１メモリアドレスにｋ画素が書
き込まれた画像メモリのビットデータを、グラフィック
表示コントローラによるメモリアドレスの指定を受けて
読み出す転送サイクル時に、並・直列変換回路を介して
画素順にシリアルデータとして読み出すことにより、プ
レーン数に満たない画像メモリを使って画像の描画と転
送を可能にする。

【０００８】

【実施例】以下、この発明の実施例について、図１ない
し図３を参照して説明する。図１は、この発明の画像処
理装置の一実施例を示すブロック構成図、図２は、図１
に示したＧＤＣのアドレスマップを示す図、図３は、図
１に示したパックドピクセル形式の画像メモリの記憶内
容とプレーナピクセルの関係を示す図である。

【０００９】図１に示す画像処理装置１１は、画像メモ
リ１２を構成するメモリチップであるデュアルポートＲ
ＡＭ１２ａに対し、プレーナピクセル形式に展開された
画像データをパックドピクセル形式で書き込むととも
に、読み出し時には同一画素に関する８ビットのビット
データがシリアルデータとして出力されるよう構成した
ものである。画像メモリ１２には、表示と描画という二
つの動作が同時にかつ高速に可能な１２８Ｋ×８ビット
のデュアルポートＲＡＭ（以下、ＤＰＲＡＭと呼ぶ）１
２ａを１画面につき２個、従って２画面用に計４個が用
いられる。

【００１０】すなわち、実施例では、画像メモリ１２を
構成する４個のＤＰＲＡＭ１２ａは、２個を論理空間上
の第１０〜第１７番のプレーンで構成される第１画面に
対応させ、残る２個を第００〜０７番のプレーンで構成
される第２画面に対応させてある。ただし、１画面の解
像度は、パーソナルコンピュータへの適用が主用途であ
ることを考慮し、６４０ドット×４００ラインを限度に
想定しており、従って１画面分の画像データを記憶する
２個の１２８Ｋ×８ビットのＤＰＲＡＭ１２ａは、６４
０ドット×４００ラインのプレーン８枚に対応させるこ
とができる。周知のごとく、ＤＰＲＡＭ１２ａは一般の
ＲＡＭと大きく異なり、シリアル・アクセス・メモリ
（ＳＡＭ）を内蔵しているため、ＲＡＭからＳＡＭに任
意の１行を単位としてデータを転送することができ、ま
た転送時以外はＳＡＭがＲＡＭ側のポートとは独立に動
作することができるため、ＳＡＭを表示用のシリアル・
アクセスのためのバッファとして利用することができ
る。

【００１１】また、上記のＤＰＲＡＭ１２ａの動作サイ
クルには、リードサイクル，アーリライトサイクル，リ
ードモディファイライトサイクル，ＲＡＳオンリリフレ
ッシュサイクル，ＣＡＳビフォワＲＡＳリフレッシュサ
イクルといったサイクルの外に、ページモードサイクル
が用意されており、このページモードサイクルでは、列
アドレスストローブ（ＲＡＳバー）信号がアクティブ状
態を保っている間に、行アドレスストローブ（ＣＡＳバ
ー）信号を断続的にアクティブ状態とすることで、ペー
ジ送りすなわち高速アクセスできるようになっている。

【００１２】ＧＤＣ５は、従来の画像処理装置１と同じ
く、１６ビットのデータバス幅をもったプレーナピクセ
ル型のグラフィック表示コントローラが用いられ、１画
素を重み付けするビット数８と同数の８枚のプレーンに
展開されたプレーナピクセル形式の画像データから、プ
レーンごとに順次それぞれ連続する１６画素のビットデ
ータを逐次アドレス指定し、描画する。すなわち、ＧＤ
Ｃ５のアドレス空間は、第２画面用のプレーンＰ００〜
Ｐ０７と第１画面用のプレーンＰ１０〜Ｐ１７の計１６
枚のプレーンに対し、図２に示したように、０００００
０Ｈ〜００３ＦＦＦＦＨ，００４０００Ｈ〜００７ＦＦ
ＦＦＨ．．のごとく全部で２５６Ｋワードのアドレスが
割り当てられる。ただし、漢字ＲＯＭ８やワーク用ＲＡ
Ｍ９に対するＧＤＣ５のアドレスは、従来通りである。

【００１３】１３は、画像メモリの入力バス上に設けた
バス切り替え回路である。このバス切り替え回路１３
は、ＧＤＣ５がページモードを使用して描画する描画サ
イクル時に、１６ビットのビットデータが下位ビット側
から２ビットが２個のＤＰＲＡＭ１２ａに同時に分散し
て書き込まれるよう、２個のＤＰＲＡＭ１２ａとの間の
バス接続をビットごとに切り替える働きをする。このた
め、プレーン上でアドレス指定された１画素分のビット
データは、１６ビット中第０，２，４，６，８，１０，
１２，１４位の各偶数ビットが第１のＤＰＲＡＭ１２ａ
に格納され、残る第１，３，５，７，９，１１，１３，
１５位の奇数ビットが第２のＤＰＲＡＭ１２ａに書き込
まれる。また、アドレス指定が全プレーンを一巡するの
に合わせ、８枚のプレーンに分散していた同一画素の複
数のビットデータは、２個のＤＰＲＡＭ１２ａごとに１
メモリアドレスに対し２画素分が書き込まれる。

【００１４】１４は、画像メモリ１２の出力バス上に設
けた並・直列変換回路である。この並・直列変換回路１
４は、画像メモリ１２に対し１メモリアドレスに付き２
画素分が書き込まれたビットデータが、ＧＤＣ５による
メモリアドレスの指定を受けて各ＤＰＲＡＭ１２ａから
読み出さたときに、画素順にすなわちここでは第１のＤ
ＰＲＡＭ１２ａから読み出された偶数ビットを先ずシリ
アルデータに変換し、続いて第２のＤＰＲＡＭ１２ａか
ら読み出された奇数ビットをシリアルデータに変換す
る。

【００１５】以下、ＧＤＣ５による描画と転送の各サイ
クルの動作を説明するが、画面１と画面２については実
質的に両サイクルとも同じ動作であるため、ここでは説
明の便宜上プレーン００〜０７に展開された画面２を例
に説明する。描画サイクルでは、ページモードによる描
画が行われ、列アドレスストローブ信号がアクティブ状
態を保っている間に、行アドレスストローブ信号を断続
的に８回アクティブ状態とする高速ページモードが用い
られ、これにより１回の描画サイクルで画像メモリ１２
には８回のアクセスがなされる。ただし、ＧＤＣ５によ
りプレーンＰ００〜Ｐ０７上で順次アドレス指定された
連続する１６画素のビットデータは、バス切り替え回路
１３により、下位ビット側から２ビットを２個のＤＰＲ
ＡＭ１２ａに同時に分散させて書き込まれる。このた
め、１６ビット中の各偶数ビットが第１のＤＰＲＡＭ１
２ａに格納され、残る奇数ビットが第２のＤＰＲＡＭ１
２ａに書き込まれる。また、アドレス指定が全プレーン
を一巡するのに合わせ、前記８枚のプレーンに分散して
いた同一画素の複数のビットデータは、図３に示したよ
うに、２個のＤＰＲＡＭ１２ａに１メモリアドレスに付
き２画素分が書き込まれる。

【００１６】いま、描画サイクルの開始とともに、例え
ばＧＤＣアドレス００００００Ｈが指定されると、ＤＲ
ＡＭ４から読み出されたプレーンＰ００の最初の１６ビ
ットデータは、高速ページモードを使った８回のアクセ
スにより、図３に示したように、偶数ビットが第１番の
ＤＰＲＡＭ１２ａのメモリアドレス０００００Ｈ〜００
００７Ｈの各最下位ビットに順次書き込まれ、奇数ビッ
トが第２番のＤＰＲＡＭ１２ａのメモリアドレス０００
００Ｈ〜００００７Ｈの各最下位ビットに順次書き込ま
れる。そして、描画の進行とともに、ＧＤＣアドレス０
０４０００Ｈが指定されると、ＤＲＡＭ４から読み出さ
れたプレーンＰ０１の最初の１６ビットデータは、偶数
ビットが第１番のＤＰＲＡＭ１２ａのメモリアドレス０
００００Ｈ〜００００７Ｈの各最下位に続く下位第１ビ
ットに順次書き込まれ、奇数ビットが第２番のＤＰＲＡ
Ｍ１２ａのメモリアドレス０００００Ｈ〜００００７Ｈ
の各最下位に続く下位第１ビットに順次書き込まれる。
以下同様に、ＧＤＣアドレス００８０００Ｈが指定され
たときに、ＤＲＡＭ４から読み出されたプレーンＰ０２
の最初の１６ビットデータが、偶数ビットと奇数ビット
に分かれてそれぞれ第１番と第２番のＤＰＲＡＭ１２ａ
のメモリアドレス０００００Ｈ〜００００７Ｈの各下位
第２ビットに順次書き込まれ、かくしてプレーンＰ００
からＰ０７までのすべての１６ビットデータが、２個の
ＤＰＲＡＭ１２ａに分散して書き込まれる。

【００１７】すなわち、第１番のＤＰＲＡＭ１２ａの８
個のアドレスに、プレーンＰ００〜０７までの最初の１
６画素に関する偶数画素が書き込まれ、同時に第２番の
ＤＰＲＡＭ１２ａの８個のアドレスに、プレーンＰ００
〜０７までの最初の１６画素に関する奇数画素が書き込
まれるわけであるが、特徴的なことは、隣接する２画素
に関する各８ビットのビットデータが、対応する２個の
ＤＰＲＡＭ１２ａの同一メモリアドレスに書き込まれる
ことである。具体的には、例えばプレーンＰ００〜０７
に展開された第０番の画素に関する８ビットのビットデ
ータが、第１番のＤＰＲＡＭ１２ａのメモリアドレス０
００００Ｈに８ビットを１パックとして書き込まれるの
に対し、プレーンＰ００〜０７に展開された第１番の画
素に関する８ビットのビットデータは、第２番のＤＰＲ
ＡＭ１２ａのメモリアドレス０００００Ｈに８ビットを
１パックとして書き込まれるというように、プレーナピ
クセル形式に展開されていた画像データがパックドピク
セル形式に従って画像メモリ１２に書き込まれる。ま
た、プレーンＰ１０〜Ｐ１７にプレーナピクセル形式で
展開された画像データについても、同様に第３，４番の
ＤＰＲＡＭ１２ａにパックドピクセル形式で書き込まれ
るのは言うまでもない。

【００１８】一方、こうして２個のＤＰＲＡＭ１２ａ上
に描画された１画面分の画像データを転送サイクルを使
って読み出すときは、並・直列変換回路１４が、各ＤＰ
ＲＡＭ１２ａのシリアル・リード・ポートに読み出され
た１パック８ビットのビットデータをＤＡＣ１０に供給
する。すなわち、転送サイクルにおいてメモリアドレス
０００００Ｈが指定されると、第１番のＤＰＲＡＭ１２
ａから８枚のプレーンＰ００〜０７の画素０番に関する
８ビットのビットデータが読み出され、同時にまた第２
番のＤＰＲＡＭ１２ａからは８枚のプレーンＰ００〜０
７の画素１番に関する８ビットのビットデータが読み出
される。このため、連続する２個の画素に関する８ビッ
トデータが出力バス中に同時に読み出されることになる
が、同時に読み出された計１６ビットのパラレルデータ
は、並・直列変換回路１４において画素順に８ビットず
つシリアルデータに並・直列変換され、しかるのちＤＡ
Ｃ１０に送り出される。同様に、続くメモリアドレス０
０００１Ｈが指定されたときも、第１番のＤＰＲＡＭ１
２ａから各プレーンＰ００〜０７の画素２番に関する８
ビットのビットデータが読み出され、同時に第２番のＤ
ＰＲＡＭ１２ａから各プレーンＰ００〜０７の画素３番
に関する８ビットのビットデータが読み出されるが、並
・直列変換回路１４の働きにより、画素順にしかるべき
データ転送がなされる。

【００１９】このように、画像処理装置１１によれば、
画面ごとに８枚のプレーンＰ００〜７又はＰ１０〜１７
にプレーナピクセル形式で展開された画像データを、１
プレーンにつき１６画素分すなわち１６ビットずつ画像
メモリ１２に書き込むさいに、バス切り替え回路１３を
介して画像メモリ１２を構成する２個のＤＰＲＡＭ１２
ａをページモードでアクセスし、偶数ビットと奇数ビッ
トに分けてそれぞれ２個のＤＰＲＡＭ１２ａの連続する
メモリアドレスの同位ビットに書き込むようにしたか
ら、連続する２画素分のビットデータをＤＰＲＡＭ１２
ａごとに１メモリアドレスに対し２画素で、すなわちパ
ックドピクセル形式に従って書き込むことができ、これ
により従来の画像処理装置１であれば、プレーン数又は
それ以上のデュアルポートＲＡＭ７を必要としていたプ
レーナピクセル方式の欠点を改善し、１画面につき２個
のＤＰＲＡＭ１２ａを使って効率よく画像データを処理
することができる。なお、実施例の場合、１２８Ｋ×１
６ビット×８個のメモリ容量を必要とした従来の画像メ
モリと比較して、画像メモリ１２は１２８Ｋ×８ビット
×２個のメモリ容量で済むため、従来比で１／８まで容
量削減が可能であることが判る。

【００２０】なお、上記実施例では、１画素を８ビット
で重み付けした場合を例にとったため、ＧＤＣ５のデー
タバス幅１６ビットとの関係で、１メモリアドレス２画
素の構成としたが、２５６色表示ではなく例えば１６色
表示が要求される場合は、１画素を４ビットで重み付け
し、１メモリアドレス４画素で構成すればよい。その場
合、４画素１６ビットのビットデータは、下位ビットか
ら、０，４，８，１２位と、１，５，９，１３位と、
２，６，１０，１４位と、３，７，１１，１５位の４パ
ックに分散してＤＰＲＡＭに書き込まれる。

【００２１】一般に、１６ビットのデータバス幅に対し
て１画素を重み付けするビット数は、上記の８ビットや
４ビット以外にも２ビットや１６ビット等が可能である
が、使用するＤＰＲＡＭ１２ａのページモードによるア
クセス速度とディスプレイ２に要求される画質とを考慮
して、適宜ビット数の重み付けを採用するとよい。

【００２２】

【発明の効果】以上説明したように、この発明は、１画
素を重み付けするビット数と同数のプレーンに展開され
たプレーナピクセル形式で画像データを処理し描画する
グラフィック表示コントローラが、プレーン上でアドレ
ス指定された連続する複数画素のビットデータを、描画
サイクル時にアドレスをページ送りして読み書きするペ
ージモードにより、バス切り替え回路を介して画像メモ
リの連続する異なるメモリアドレスに分散して書き込
み、アドレス指定が全プレーンを一巡するのに合わせ、
前記複数のプレーンに分散していた同一画素のビットデ
ータを１メモリアドレスに集合し、かつ１メモリアドレ
スに対し複数画素を書き込む構成としたから、プレーナ
ピクセル方式の特徴であるプレーン数と画像メモリ数の
１対１又は１対２以上の対応という枠組みを離れ、画像
メモリに対し１メモリアドレスに対し複数画素で画像デ
ータを書き込むパックドピクセル形式への展開が可能で
あり、また１メモリアドレスに対し複数画素で画像メモ
リに書き込まれたビットデータを、グラフィック表示コ
ントローラによるメモリアドレスの指定を受けて読み出
す転送サイクル時に、並・直列変換回路を介して画素順
にシリアルデータとして読み出すことにより、共通のメ
モリアドレスを使って同時に読み出された複数画素のビ
ットデータを、画素順に混同を生ずることなく正確に転
送することができ、これにより過剰容量や容量の非効率
利用を排除し、プレーン数に満たないメモリチップを使
った描画や転送が可能である等の優れた効果を奏する。

【００２３】また、この発明は、メモリチップを、画像
データの描画と転送が同時に可能なデュアルポート・メ
モリで構成し、列アドレスストローブ信号がアクティブ
状態を保っている間に、行アドレスストローブ信号を断
続的にアクティブ状態とすることでページ送りする構成
としたから、プレーナピクセル形式に従って同一プレー
ン上の同一アドレスに寄せ集められた複数画素の同位ビ
ットを、デュアルポート・メモリ上の連続する異なるア
ドレスの同位ビットに分散させ、これによりデュアルポ
ート・メモリに与えられた最高速のモードを用い、１メ
モリアドレスに対し複数画素のビットデータを書き込む
パックドピクセル形式の描画が可能である等の効果を奏
する。

【００２４】さらに、本発明は、１画素を重み付けする
ビット数ｎに対し、前記グラフィック表示コントローラ
のデータバス幅を２ｎビット又は４ｎビットとし、１メ
モリアドレスに対し２画素又は４画素を書き込む構成と
したので、グラフィック表示コントローラの出力バス幅
が１６ビットであれば、１画素を８ビット又は４ビット
で重み付けし、その場合にそれぞれ１メモリアドレスに
対し２画素又は４画素のビットデータを書き込んで１画
面分の画像メモリを構成し、２５６色や１６色の画像表
示が可能である等の効果を奏する。

【図面の簡単な説明】

【図１】この発明の画像処理装置の一実施例を示すブロ
ック構成図である。

【図２】図１に示したＧＤＣのアドレスマップを示す図
である。

【図３】図１に示した画像メモリのパックドピクセル形
式の記憶内容とプレーナピクセルの関係を示す図であ
る。

【図４】従来の画像処理装置の一例を示すブロック構成
図である。

【図５】図４に示した画像メモリとの記憶内容とプレー
ナピクセルの関係を示す図である。

【符号の説明】

５グラフィック表示コントローラ（ＧＤＣ）１１画像処理装置１２画像メモリ１２ａデュアルポートＲＡＭ１３バス切り替え回路１４並・直列変換回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０６Ｆ 15/72 Ａ (56)参考文献特開昭64−46851（ＪＰ，Ａ) 特開平３−62272（ＪＰ，Ａ) 特開平３−226847（ＪＰ，Ａ) 特開昭63−138443（ＪＰ，Ａ) 特開平２−309397（ＪＰ，Ａ) 特開平５−181963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40 G06F 12/00 580 G06T 1/60

Claims

(57)【特許請求の範囲】

【請求項１】１画素を重み付けするビット数と同数の
プレーンに展開されたプレーナピクセル形式で画像デー
タを処理し描画するグラフィック表示コントローラと、
画像データの描画と転送が同時に可能な画像メモリと、
該画像メモリの入力バス上に設けられ、前記グラフィッ
ク表示コントローラが前記プレーン上でアドレス指定し
た連続する複数画素のビットデータを、前記画像メモリ
に対しアドレスをページ送りして読み書きするページモ
ードを使用して描画する描画サイクル時に、前記複数画
素のビットデータを下位ビット側から又は上位ビット側
から１ビットずつ前記画像メモリに順次分散させて書き
込ませ、アドレス指定が全プレーンを一巡するのに合わ
せ、前記複数のプレーンに分散していた同一画素の複数
のビットデータを１メモリアドレスに集合し、かつ１メ
モリアドレスに複数画素のビットデータを書き込ませる
バス切り替え回路と、前記画像メモリの出力バス上に設
けられ、前記１メモリアドレスに書き込まれた複数画素
のビットデータを、前記グラフィック表示コントローラ
によるメモリアドレスの指定を受けて、シリアルデータ
として読み出す転送サイクル時に、前記画像メモリから
同時に読み出される複数画素のビットデータを、画素順
にそれぞれ並・直列変換する並・直列変換回路とを具備
することを特徴とする画像処理装置。
【請求項２】前記画像メモリは、画像データの描画と
転送が同時に可能なデュアルポート・メモリからなり、
列アドレスストローブ信号がアクティブ状態を保ってい
る間に、行アドレスストローブ信号を断続的にアクティ
ブ状態とすることでページ送りすることを特徴とする請
求項１記載の画像処理装置。
【請求項３】前記１画素を重み付けするビット数ｎに
対し、前記グラフィック表示コントローラのデータバス
幅は２ｎビットであり、１メモリアドレスに対し２画素
を割り当てることを特徴とする請求項１記載の画像処理
装置。
【請求項４】前記１画素を重み付けするビット数ｎに
対し、前記グラフィック表示コントローラのデータバス
幅は４ｎビットであり、１メモリアドレスに対し４画素
を割り当てることを特徴とする請求項１記載の画像処理
装置。