JP3129011B2

JP3129011B2 - 画像処理装置

Info

Publication number: JP3129011B2
Application number: JP05006237A
Authority: JP
Inventors: 義晴石井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-01-18
Filing date: 1993-01-18
Publication date: 2001-01-29
Anticipated expiration: 2016-01-29
Also published as: JPH06214553A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プレーナピクセル形
式のグラフィック表示コントローラを用い、プレーン数
に満たない画像メモリを使って画像の描画と転送を可能
にした画像処理装置に関する。

【０００２】

【従来の技術】図７に示す画像処理装置１は、車載用ナ
ビゲーション装置の地図情報表示に用いる装置であり、
ディスプレイ２の画面に現在地付近の地図を表示し、そ
こに車両の現在地を重ねて表示したり、現在地から目的
地までの地図を表示して目的地誘導に役立たせたりする
ことができる。地図情報は、ＣＤ−ＲＯＭ３に格納され
ており、ユーザが選択指定した現在地付近の地図データ
は、ＣＤ−ＲＯＭ３から読み出されたのち一旦ＤＲＡＭ
４に格納される。５は、グラフィック表示コントローラ
（以下、ＧＤＣと呼ぶ）であり、ＣＰＵ６からのコマン
ド及びパラメータを受けてデュアルポートＲＡＭ７に対
する画像データの描画や転送を制御するもので、コマン
ドとパラメータのＦＩＦＯ機能をもっているためＣＰＵ
６の負荷分散に寄与する。ＧＤＣ５によりシステムバス
から分離されたローカルバスには、上記のデュアルポー
トＲＡＭ７の外に、漢字ＲＯＭ８や地図の展開に用いる
データを格納するワーク用ＤＲＡＭ９等が接続されてい
る。なお、１０は、ビットデータからなる画像データを
アナログ信号に変換するＤＡＣ（ＤＡコンバータ）であ
り、画像メモリ７の出力側に接続した並・直列変換回路
１０ａとディスプレイ２の間に介在する。

【０００３】ところで、画像データは１画素当たり８ビ
ットで重み付けすることで、２の８乗色すなわち２５６
色の同時表示が可能である。一方、デュアルポートＲＡ
Ｍ７の方も、高画質化の流れを受けて、例えば図８に示
したように、１０２４ドット×１０２４ラインのプレー
ン１枚を１６ビットのデータバス幅のＧＤＣ５により１
個又は２個のメモリチップに記憶させることができるよ
う、１プレーン当たり１３１０７２×１６ビットのデュ
アルポートＲＡＭ１個又は１３１０７２×８ビットのデ
ュアルポートＲＡＭ２個を当てるのが普通であり、８個
又は１６個のメモリチップを用いて１０２４ドット×１
０２４ラインの１画面を構成することができる。

【０００４】

【発明が解決しようとする課題】上記従来の画像処理回
路１は、１画素を重み付けする８ビットのビット数と同
数の８枚のプレーン上に１画面分の画像データがビット
マップとして展開されるプレーナピクセル形式を採用し
ている。しかし、１画面当たり解像度１０２４×１０２
４の画面表示は、いわゆる高解像度の図形処理向けを想
定したものであり、車載用ナビゲーション装置のごとく
車室内のダッシュボード等に組み込む小型のディスプレ
イ２には、例えば１画面につき３２０ドット×２４０ラ
イン程度の解像度があればよい。従って、解像度を落と
すことで単純に試算してみても、メモリ容量は１／１３
以下に落とせるように見えるが、仮に解像度要求を８％
以下に低下させても、プレーナピクセル方式のＧＤＣ５
を純然と用いる従来の画像処理装置１は、１０２４ドッ
ト×１０２４ラインのプレーンに対応する記憶容量をも
った１３１０７２×１６ビット又は１３１０７２×８ビ
ットのデュアルポートＲＡＭ７を、相変わらずそのまま
３２０ドット×２４０ライン以下のプレーンに１個又は
２個ずつ対応させる構成を脱し得ないため、メモリ容量
の殆どが無駄になってしまい、メモリの利用効率が低下
する分だけ、相対的にメモリコストが装置全体に占める
比重も大きくなってしまうといった課題があった。

【０００５】

【課題を解決するための手段】この発明は、上記課題を
解決したものであり、１画素を重み付けするビット数と
同数のプレーンに展開されたプレーナピクセル形式で画
像データを処理し描画するグラフィック表示コントロー
ラと、該グラフィック表示コントローラのデータバス幅
に対応するビットデータを整数分割比で分割し前記分割
比と同数のデータ入出力端子を有する画像メモリに対
し、前記整数比分割されたビットデータを所定の画像メ
モリから順に前記分割順に従って１番地ずつずらしなが
ら異なる画像メモリに分散させて書き込む描画手段と、
アドレス指定を受けて前記グラフィック表示コントロー
ラのデータバス幅に対応する複数のメモリの同一アドレ
スに書き込まれた所属プレーンが異なる画素ビットデー
タを読み出し、所属プレーンに対応するビットデータご
とに専用バスから出力されるよう指定アドレスに応じて
出力経路を切り替え、該専用バスから出力されたビット
データを並・直列変換し、ドットクロックに同期するシ
リアルデータとして読み出す転送手段とから構成したこ
とを特徴とするものである。

【０００６】また、この発明は、前記描画手段を、前記
グラフィック表示コントローラのデータバス幅に対応す
るビットデータを整数分割比で分割し、前記分割比と同
数のデータ入出力端子を有する画像メモリに対し、前記
分割順に従って１番地ずつ異なるアドレスを指定するイ
ンクリメント回路と、前記整数分割比で分割されたビッ
トデータを、所定の画像メモリから順に前記分割順に従
いつつ前記インクリメント回路が指定するアドレスに書
き込ませる書き込みシフト回路とから構成したこと、前
記転送手段を、アドレス指定を受けて前記複数のメモリ
の同一アドレスに書き込まれた所属プレーンが異なる画
素ビットデータを読み出し、所属プレーンに対応するビ
ットデータごとに専用バスから出力されるよう指定アド
レスに応じて出力経路を切り替える読み出しシフト回路
と、該読み出しシフト回路により前記該専用バスから出
力されたビットデータを並・直列変換し、ドットクロッ
クに同期するシリアルデータとして出力する並・直列変
換回路とからなること等を、他の特徴とするものであ
る。

【０００７】

【作用】この発明は、１画素を重み付けするビット数と
同数のプレーンに展開されたプレーナピクセル形式の画
像データから、プレーン順にそれぞれ連続する複数画素
のビットデータを逐次アドレス指定し、アドレス指定さ
れた連続する複数画素のビットデータを整数分割比で分
割し、前記分割比と同数のデータ入・出力端子数の画像
メモリに対し、所定の画像メモリから順に前記分割順に
従って１番地ずつずらしながら異なる画像メモリに分散
させて書き込むことにより、疑似的にパックドピクセル
形式を導入し、さらに前記複数のメモリの同一アドレス
に書き込まれた所属プレーンが異なる画素ビットデータ
を読み出し、所属プレーンに対応するビットデータごと
に専用バスから出力されるよう指定アドレスに応じて出
力経路を切り替え、該専用バスから出力されたビットデ
ータを並・直列変換し、ドットクロックに同期するシリ
アルデータとして読み出すことにより、プレーン数に満
たない画像メモリを使って画像の描画と転送を可能にす
る。

【０００８】

【実施例】以下、この発明の実施例について、図１ない
し図６を参照して説明する。図１は、この発明の画像処
理装置の一実施例を示すブロック構成図、図２は、図１
に示したＧＤＣのアドレスマップを示す図、図３は、図
１に示したＧＤＣの描画サイクルと転送サイクルを示す
図、図４は、図１に示した画像メモリの記憶内容とプレ
ーナピクセルの関係を示す図、図５は、図１に示した描
画回路の異なる動作態様を説明するためのブロック図、
図６は、図１に示した転送回路の異なる動作態様を説明
するためのブロック図である。

【０００９】図１に示す画像処理装置１１は、画像メモ
リを構成するデュアルポートＲＡＭ１２に対し、プレー
ナピクセル形式に展開された画像データを疑似パックド
ピクセル形式で書き込むとともに、読み出し時には同一
画素に関する所要ビットのビットデータがドットクロッ
クに同期して並列出力されるよう構成してある。具体的
には、ＧＤＣ５とデュアルポートＲＡＭ１２を結ぶ１６
ビットのバス中に描画回路１３を設け、またデュアルポ
ートＲＡＭ１２とＤＡＣ１０を結ぶ１６ビットのバス中
に転送回路１４を設けることにより、疑似パックドピク
セル形式によるデータの書き込みと読み出しを可能にし
ている。

【００１０】デュアルポートＲＡＭ１２は、ディスプレ
イ２への表示と描画という二つの動作が同時にかつ高速
に可能な６４×４Ｋビットのメモリ容量をもつものを８
個用いて構成してあり、論理空間上の第１０〜第１７番
のプレーンを第１画面に対応させ、第００〜０７番のプ
レーンを第２画面に対応させて画像メモリを構成してい
る。ただし、１画面の解像度は、車載用ナビゲーション
装置等への適用が主用途であることを考慮し、８個の２
５６ＫビットのデュアルポートＲＡＭ１２を３２０ドッ
ト×２４０ラインのプレーン８枚に対応させることがで
きる。周知のごとく、デュアルポートＲＡＭ１２は一般
のＲＡＭと大きく異なり、シリアル・アクセス・メモリ
（ＳＡＭ）を内蔵しているため、ＲＡＭ内とＳＡＭとが
任意の１行を単位として相互にデータを転送することが
でき、また転送時以外はＳＡＭがＲＡＭ側のポートとは
独立に動作することができるため、ＳＡＭを表示用のシ
リアル・アクセスのためのバッファとして利用すること
ができる。

【００１１】ＧＤＣ５には、従来の画像処理装置１と同
じく、１６ビットのデータバス幅をもったプレーナピク
セル型のグラフィック表示コントローラが用いられ、１
画素を重み付けするビット数８と同数のプレーンに展開
されたプレーナピクセル形式の画像データから、プレー
ン順にそれぞれ連続する複数画素のビットデータを逐次
アドレス指定し、描画する。すなわち、ＧＤＣ５のアド
レス空間は、第２画面用のプレーンＰ００〜Ｐ０７と第
１画面用のプレーンＰ１０〜Ｐ１７の計１６枚のプレー
ンに対し、図２に示したように、００００００Ｈ〜００
１ＦＦＦＨ，００２０００Ｈ〜００３ＦＦＦＨ．．のご
とくそれぞれ８Ｋワードのアドレスが割り当てられる。
ただし、漢字ＲＯＭ８やワーク用ＲＡＭ９に対するＧＤ
Ｃ５のアドレスは、従来通りである。

【００１２】なお、ＧＤＣ５には、Ａ００〜Ａ２３がＧ
ＤＣアドレスとして与えられ、描画サイクルとデータ転
送サイクルでデュアルポートＲＡＭ１２に与えられるア
ドレスが異なる。描画サイクルでは、前記アドレスのう
ちＡ００〜Ａ１２，Ａ１５はデュアルポートＲＡＭ１２
用のアドレスＣＡ０２〜ＣＡ１５に変換され、さらにロ
ウアドレスＣＡ００〜ＣＡ０７とカラムアドレスＣＡ０
８〜ＣＡ１５の一方の組が、マルチプレックス選択信号
により選択されてマルチプレックスアドレスＭＡ０〜Ｍ
Ａ０７に変換され、描画に用いられる。ただし、カラム
アドレスＣＡ０１，ＣＡ００の２個のアドレスだけは、
第１，２，３，４番のデュアルポートＲＡＭ１２に対し
それぞれ００，０１，１０，１１のごとく特別指定され
る。また、データ転送サイクルでは、前記アドレスのう
ち、Ａ００〜Ａ１５は、デュアルポートＲＡＭ１２用の
アドレスＣＡ００〜ＣＡ１５となり、さらにロウアドレ
スＣＡ００〜ＣＡ０７とカラムアドレスＣＡ０８〜ＣＡ
１５に分けられ、前記と同様マルチプレックス選択信号
により選択されてマルチプレックスアドレスＭＡ０〜Ｍ
Ａ０７に変換される。

【００１３】描画回路１３は、図５に示したように、Ｇ
ＤＣ５によりアドレス指定された連続する１６画素のビ
ットデータを４分割し、分割比４と同数の４個のデュア
ルポートＲＡＭ１２に対し、分割順に従って１番地ずつ
異なるアドレスを指定するインクリメント回路１５と、
４個のデュアルポートＲＡＭ１２に対し４分割されたビ
ットデータを、所属プレーンに対応する所定のデュアル
ポートＲＡＭ１２から順に分割順に従いつつインクリメ
ント回路１５が指定するアドレスに書き込ませる書き込
みシフト回路１６とから構成され、所属プレーンが異な
る画素ビットデータを４個のデュアルポートＲＡＭ１２
の同一アドレスに書き込む働きをする。実施例の場合、
４分割された先頭の４ビットデータを最初に書き込むデ
ュアルポートＲＡＭ１２と所属プレーンの関係は、例え
ばプレーンＰ００，０１，０２，０３に関しては第１，
２，３，４番のデュアルポートＲＡＭ１２がそれぞれ順
に対応する。なお、デュアルポートＲＡＭ１２は、いず
れも分割比４と同数の入・出力端子を有する。

【００１４】転送回路１４は、図６に示したように、ア
ドレス指定を受けて４個のデュアルポートＲＡＭ１２の
同一アドレスに書き込まれた所属プレーンが異なる同一
画素に関するビットデータを読み出し、所属プレーンに
対応するビットデータごとに専用バスから出力されるよ
う指定アドレスに応じて出力経路を切り替える読み出し
シフト回路１７と、この読み出しシフト回路１７により
前記専用バスから出力されたビットデータを並・直列変
換し、ドットクロックに同期するシリアルデータとして
出力する並・直列変換回路１８とから構成される。な
お、並・直列変換回路１８には、ドットクロックを２分
周したシフトクロックと４ドットクロックに１回ロウレ
ベルになるロードクロックが用いられる。

【００１５】ここで、描画サイクルにおいて、ＧＤＣア
ドレス００００００Ｈが指定されると、図１のＤＲＡＭ
４から読み出されたプレーンＰ００の最初の１６ビット
データは、図５（Ａ）に示したように、ドット０〜３番
に対応する最初の４ビット０〜３のビットデータがデー
タバスＤ０〜Ｄ３を介して第１番のデュアルポートＲＡ
Ｍ１２のアドレス０００００Ｈに書き込まれる。また、
次のドット４〜７番に対応する４ビット４〜７のビット
データが、データバスＤ４〜Ｄ７を介して第２番のデュ
アルポートＲＡＭ１２のアドレス００００１Ｈに書き込
まれ、さらに続くドット８〜１１番に対応する４ビット
８〜１１のビットデータが、データバスＤ８〜Ｄ１１を
介して第３番のデュアルポートＲＡＭ１２のアドレス０
０００２Ｈに書き込まれる。最後に、ドット１２〜１５
番に対応する４ビット１２〜１５のビットデータが、デ
ータバスＤ１２〜Ｄ１５を介して第４番のデュアルポー
トＲＡＭ１２のアドレス００００３Ｈに書き込まれる。
従って、４分割されたビット０〜３，４〜７，８〜１
１，１２〜１５が、それぞれ第１〜４番のデュアルポー
トＲＡＭ１２のアドレス０００００Ｈ〜００００３Ｈに
書き込まれる。

【００１６】次に、ＧＤＣアドレス００２０００Ｈが指
定されると、図１のＤＲＡＭ４から読み出されたプレー
ンＰ０１の最初の１６ビットデータは、図５（Ｂ）に示
したように、最初の４ビット０〜３が、データバスＤ０
〜Ｄ３を介して第２番のデュアルポートＲＡＭ１２のア
ドレス０００００Ｈに書き込まれる。また、次の４ビッ
ト４〜７が、データバスＤ４〜Ｄ７を介して第３番のデ
ュアルポートＲＡＭ１２のアドレス００００１Ｈに書き
込まれ、さらに続く４ビット８〜１１が、データバスＤ
８〜Ｄ１１を介して第４番のデュアルポートＲＡＭ１２
のアドレス００００２Ｈに書き込まれる。最後に、ビッ
ト１２〜１５が、データバスＤ１２〜Ｄ１５を介して第
１番のデュアルポートＲＡＭ１２のアドレス００００３
Ｈに書き込まれる。従って、４分割されたビット０〜
３，４〜７，８〜１１，１２〜１５が、それぞれ第２，
３，４，１番のデュアルポートＲＡＭ１２のアドレス０
００００Ｈ〜００００３Ｈに書き込まれる。

【００１７】また、ＧＤＣアドレス００４０００Ｈが指
定されると、図１のＤＲＡＭ４から読み出されたプレー
ンＰ０２の最初の１６ビットデータは、図５（Ｃ）に示
したように、最初の４ビット０〜３が、データバスＤ０
〜Ｄ３を介して第３番のデュアルポートＲＡＭ１２のア
ドレス０００００Ｈに書き込まれる。また、次の４ビッ
ト４〜７が、データバスＤ４〜Ｄ７を介して第４番のデ
ュアルポートＲＡＭ１２のアドレス００００１Ｈに書き
込まれ、さらに続く４ビット８〜１１が、データバスＤ
８〜Ｄ１１を介して第１番のデュアルポートＲＡＭ１２
のアドレス００００２Ｈに書き込まれる。最後に、ビッ
ト１２〜１５が、データバスＤ１２〜Ｄ１５を介して第
２番のデュアルポートＲＡＭ１２のアドレス００００３
Ｈに書き込まれる。従って、４分割されたビット０〜
３，４〜７，８〜１１，１２〜１５が、それぞれ第３，
４，１，２番のデュアルポートＲＡＭ１２のアドレス０
００００Ｈ〜００００３Ｈに書き込まれる。

【００１８】さらに、ＧＤＣアドレス００６０００Ｈが
指定されると、図１のＤＲＡＭ４から読み出されたプレ
ーンＰ０３の最初の１６ビットデータは、図５（Ｄ）に
示したように、最初の４ビット０〜３がデータバスＤ０
〜Ｄ３を介して第４番のデュアルポートＲＡＭ１２のア
ドレス０００００Ｈに書き込まれる。また、次の４ビッ
ト４〜７が、データバスＤ４〜Ｄ７を介して第１番のデ
ュアルポートＲＡＭ１２のアドレス００００１Ｈに書き
込まれ、さらに続く４ビット８〜１１が、データバスＤ
８〜Ｄ１１を介して第２番のデュアルポートＲＡＭ１２
のアドレス００００２Ｈに書き込まれる。最後に、ビッ
ト１２〜１５が、データバスＤ１２〜Ｄ１５を介して第
３番のデュアルポートＲＡＭ１２のアドレス００００３
Ｈに書き込まれる。ここでは、４分割されたビット０〜
３，４〜７，８〜１１，１２〜１５が、それぞれ第４，
１，２，３番のデュアルポートＲＡＭ１２のアドレス０
００００Ｈ〜００００３Ｈに書き込まれる。

【００１９】また、プレーンＰ０４〜Ｐ０７の画像デー
タも、図３に示したように、上記の第５〜８番のデュア
ルポートＲＡＭ１２に書き込まれる。同様にまた、プレ
ーンＰ１０〜Ｐ１７の画像データも、図１の第１〜８番
のデュアルポートＲＡＭ１２に書き込まれる。すなわ
ち、デュアルポートＲＡＭ１２に対する描画は、図３に
示した描画サイクルのように、ＧＤＣ５が制御するアド
レスに従って描画回路１３を制御することによって行わ
れ、図４に例示した書き込みがなされるわけである。そ
の場合、描画回路１３は、書き込みシフト回路１６の作
用により、ビットデータの所属プレーンに対応する所定
のデュアルポートＲＡＭ１２を指定し、この最初のデュ
アルポートＲＡＭ１２から順に、かつまたインクリメン
ト回路１５の作用により、４ビットに分割された分割順
に従って１番地ずつアドレスをずらしながら、異なる４
個のデュアルポートＲＡＭ１２に分散させて１６ビット
のビットデータを書き込む。従って、所属プレーンが異
なる画素ビットデータが複数のデュアルポートＲＡＭ１
２の同一アドレスに書き込まれ、４ビットを１パックと
する疑似パックドピクセル形式による描画が実現され
る。

【００２０】一方、こうした８個のデュアルポートＲＡ
Ｍ１２上に描画された画像データを転送サイクルを使っ
て読み出すときは、転送回路１４が、各デュアルポート
ＲＡＭ１２のシリアル・リード・ポートに読み出された
４ビット一塊のビットデータを、必要なだけシフトした
のち並・直列変換する。

【００２１】まず、転送サイクルにおいてＧＤＣアドレ
ス０００００Ｈが指定されると、第１〜８番までの８個
のデュアルポートＲＡＭ１２から各プレーンＰ００，０
１，０２，０３，０４，０５，０６，０７の前記ドット
０〜３番に関するビットデータが一斉に読み出される。
ここで、説明の便宜上プレーンＰ００〜Ｐ０３を例にと
れば、読み出しシフト回路１７は、今回だけは４本の入
力バスＢｉ０〜Ｂｉ３と４本の出力バスＢｏ０〜Ｂｏ３
の接続態様をシフトせず、図６（Ａ）に示したように、
デュアルポートＲＡＭ１２の同番号どうしを対応させて
両バスを接続する。これにより、４本の出力バスＢｏ０
〜Ｂｏ３からは、プレーンＰ００〜０３のドット０〜３
番の各ビットデータが出力され、これら４ビットのパラ
レルデータが並・直列変換回路１８を経由してシリアル
データとして出力される。

【００２２】また、ＧＤＣアドレス００００１Ｈが指定
されると、８個のデュアルポートＲＡＭ１２から一斉に
ドット４〜７番に関するビットデータが読み出される。
このため、読み出しシフト回路１７は、４本の入力バス
Ｂｉ０〜Ｂｉ３を、図６（Ｂ）に示したように、バス番
号を−１だけシフトさせて４本の出力バスＢｏ０〜Ｂｏ
３に接続する。これにより、４本の出力バスＢｏ０〜Ｂ
ｏ３からは、プレーンＰ００〜０３のドット４〜７番に
関するビットデータが出力され、これらの４ビットのパ
ラレルデータが並・直列変換回路１８を経由してシリア
ルデータとして出力される。

【００２３】さらに、ＧＤＣアドレス００００２Ｈが指
定されると、８個のデュアルポートＲＡＭ１２から一斉
にドット８〜１１に関するビットデータが読み出され
る。このため、読み出しシフト回路１７は、４本の入力
バスＢｉ０〜Ｂｉ３を、図６（Ｃ）に示したように、バ
ス番号を−２だけシフトさせて４本の出力バスＢｏ０〜
Ｂｏ３に接続する。これにより、４本の出力バスＢｏ０
〜Ｂｏ３からは、プレーンＰ００〜０３のドット８〜１
１番に関する各ビットデータが出力され、これらの４ビ
ットのパラレルデータが並・直列変換回路１８を経由し
てシリアルデータとして出力される。

【００２４】また、ＧＤＣアドレス００００３Ｈが指定
されると、８個のデュアルポートＲＡＭ１２から一斉に
ドット１２〜１５番に関するビットデータが読み出され
る。このため、読み出しシフト回路１７は、４本の入力
バスＢｉ０〜Ｂｉ３を、図６（Ｄ）に示したように、バ
ス番号を−３だけシフトさせて４本の出力バスＢｏ０〜
Ｂｏ３に接続する。これにより、４本の出力バスＢｏ０
〜Ｂｏ３からは、プレーンＰ００〜０３のドット１２〜
１５番に関する各ビットデータが出力され、これらの４
ビットのパラレルデータが並・直列変換回路１８を経由
してシリアルデータとして出力される。

【００２５】こうして、描画サイクルにおいて８個のデ
ュアルポートＲＡＭ１２に４ドット分ずつ分割して書き
込まれた連続する１６ドット分のビットデータは、転送
サイクルにおいてプレーンＰ００〜Ｐ０７ごとにシリア
ルデータとして読み出され、このためドットクロックご
とに１ドットに関する各プレーンの８ビットのデータが
横並びに得られることになる。

【００２６】このように、上記画像処理装置１１によれ
ば、１６枚のプレーンＰ００〜７，１０〜１７にプレー
ナピクセル形式で展開された画像データを、１プレーン
につき１６ドット分すなわち１６ビットずつ書き込むさ
いに、１６ビットを４分割して４ビットのビットデータ
を１パックとし、疑似パックドピクセル形式で４個のデ
ュアルポートＲＡＭ１２に書き込むことができる。この
ため、従来の画像処理装置１であれば、図７に示したよ
うに１６個又は８個のデュアルポートＲＡＭ７を必要と
するプレーナピクセル方式の欠点を改善し、図１に示し
た全部で８個のデュアルポートＲＡＭ１２を使って、効
率よく１フレーム２画面分の画像データを処理すること
ができる。

【００２７】なお、上記実施例では、各プレーン上で連
続する１６個のドットに関するビットデータを４分割
し、４ビットを一パックとして処理するようにしたが、
２ビットを一パックとしたり、或いは８ビットを一パッ
クとして処理するようにしてもよい。

【００２８】

【発明の効果】以上説明したように、この発明は、１画
素を重み付けするビット数と同数のプレーンに展開され
たプレーナピクセル形式の画像データから、プレーン順
にそれぞれ連続する複数画素のビットデータを逐次アド
レス指定し、アドレス指定された連続する複数画素のビ
ットデータを整数分割比で分割し、前記分割比と同数の
データ入・出力端子を有する画像メモリに対し、整数比
分割されたビットデータを所定の画像メモリから順に前
記分割順に従って１番地ずつずらしながら異なる画像メ
モリに分散させて書き込み、さらにアドレス指定を受け
て前記複数のメモリの同一アドレスに書き込まれた所属
プレーンが異なる画素ビットデータを読み出し、所属プ
レーンに対応するビットデータごとに専用バスから出力
されるよう指定アドレスに応じて出力経路を切り替え、
該専用バスから出力されたビットデータを並・直列変換
し、ドットクロックに同期するシリアルデータとして読
み出すことにより、プレーナピクセル形式のビットデー
タを前記整数分割比で分割されたビットデータを１パッ
クとし、疑似パックドピクセル形式で複数の画像メモリ
に書き込むことができ、これによりプレーン数と同数か
又はそれ以上の画像メモリを必要とするプレーナピクセ
ル方式の欠点である画像メモリの過剰容量や容量の非効
率利用を排除し、プレーン数に満たない画像メモリを使
って画像の描画や転送が可能である等の優れた効果を奏
する。

【００２９】また、この発明は、描画手段を、インクリ
メント回路と書き込みシフト回路とから構成し、インク
リメント回路が、グラフィック表示コントローラにより
アドレス指定された連続する複数画素のビットデータを
整数分割比で分割し、該分割比と同数のデータ入・出力
端子を有する画像メモリに対し、分割順に従って１番地
ずつ異なるアドレスを指定するため、グラフィック表示
コントローラに与えられる描画アドレスを、分割比より
も１少ない数までのインクリメントを施して各画像メモ
リに与えるだけでよく、また書き込みシフト回路が、前
記複数の画像メモリに対し前記整数分割比で分割された
ビットデータを、所定の画像メモリから順に前記分割順
に従いつつ前記インクリメント回路が指定するアドレス
に書き込ませるため、所属プレーンが異なる同一画素に
関するビットデータを画像メモリの同一アドレスに書き
込むことができ、これにより転送時に複数の画像メモリ
に対して共通のアドレスを指定するだけで、同一画素に
関するビットデータを同時に読み出すことができ、画像
メモリに疑似パックドピクセル形式で展開された画像デ
ータを、画素ずれを生ずることなくしかるべく読み出せ
るようにすることができる等の効果を奏する。

【００３０】さらにまた、この発明は、転送手段を、ア
ドレス指定を受けて読み出しシフト回路と並・直列変換
回路とから構成し、読み出しシフト回路が、前記複数の
メモリの同一アドレスに書き込まれた所属プレーンが異
なる同一画素に関するビットデータを読み出し、所属プ
レーンごとに専用バスから出力されるよう指定アドレス
に応じて出力経路を切り替えるので、複数の画像メモリ
に分散して書き込まれた同一プレーンに所属する画素の
ビットデータを、書き込みシフトとは逆の方法で読み出
しシフトすれば、ビットデータを所属プレーンに対応す
るビットデータごとに専用バスから出力させることがで
き、また並・直列変換回路が、読み出しシフト回路によ
り専用バスから出力されたビットデータを並・直列変換
し、ドットクロックに同期するシリアルデータとして出
力するため、前記分割比と同数の専用バスに並列出力さ
れる数ビットのビットデータを、同じ画素に関するデー
タどうし横並びに同時出力させることができる等の効果
を奏する。

【図面の簡単な説明】

【図１】この発明の画像処理装置の一実施例を示すブロ
ック構成図である。

【図２】図１に示したＧＤＣのアドレスマップを示す図
である。

【図３】図１に示したＧＤＣの描画サイクルと転送サイ
クルを示す図である。

【図４】図１に示した画像メモリとの記憶内容とプレー
ナピクセルの関係を示す図である。

【図５】図１に示した描画回路の異なる動作態様を説明
するためのブロック図である。

【図６】図１に示した転送回路の異なる動作態様を説明
するためのブロック図である。

【図７】従来の画像処理装置の一例を示すブロック構成
図である。

【図８】図７に示した画像メモリとの記憶内容とプレー
ナピクセルの関係を示す図である。

【符号の説明】

５グラフィック表示コントローラ１１画像処理装置１２デュアルポートＲＡＭ（画像メモリ）１３描画回路１４転送回路１５インクリメント回路１６書き込みシフト回路１７読み出しシフト回路１８並・直列変換回路

Claims

(57)【特許請求の範囲】

【請求項１】１画素を重み付けするビット数と同数の
プレーンに展開されたプレーナピクセル形式で画像デー
タを処理し描画するグラフィック表示コントローラと、
該グラフィック表示コントローラのデータバス幅に対応
するビットデータを整数分割比で分割し前記分割比と同
数のデータ入出力端子を有する画像メモリに対し、前記
整数比分割されたビットデータを所定の画像メモリから
順に前記分割順に従って１番地ずつずらしながら異なる
画像メモリに分散させて書き込む描画手段と、アドレス
指定を受けて前記グラフィック表示コントローラのデー
タバス幅に対応する複数のメモリの同一アドレスに書き
込まれた所属プレーンが異なる画素ビットデータを読み
出し、所属プレーンに対応するビットデータごとに専用
バスから出力されるよう指定アドレスに応じて出力経路
を切り替え、該専用バスから出力されたビットデータを
並・直列変換し、ドットクロックに同期するシリアルデ
ータとして読み出す転送手段とを具備することを特徴と
する画像処理装置。
【請求項２】前記描画手段は、前記グラフィック表示
コントローラのデータバス幅に対応するビットデータを
整数分割比で分割し、前記分割比と同数のデータ入出力
端子を有する画像メモリに対し、前記分割順に従って１
番地ずつ異なるアドレスを指定するインクリメント回路
と、前記整数分割比で分割されたビットデータを、所定
の画像メモリから順に前記分割順に従いつつ前記インク
リメント回路が指定するアドレスに書き込ませる書き込
みシフト回路とからなることを特徴とする請求項１記載
の画像処理装置。
【請求項３】前記転送手段は、アドレス指定を受けて
前記複数のメモリの同一アドレスに書き込まれた所属プ
レーンが異なる画素ビットデータを読み出し、所属プレ
ーンに対応するビットデータごとに専用バスから出力さ
れるよう指定アドレスに応じて出力経路を切り替える読
み出しシフト回路と、該読み出しシフト回路により前記
該専用バスから出力されたビットデータを並・直列変換
し、ドットクロックに同期するシリアルデータとして出
力する並・直列変換回路とからなることを特徴とする請
求項１記載の画像処理装置。