JP2000148975A

JP2000148975A - 画像処理装置

Info

Publication number: JP2000148975A
Application number: JP10318134A
Authority: JP
Inventors: Toshiaki Shino; 俊明志野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-11-09
Filing date: 1998-11-09
Publication date: 2000-05-30
Anticipated expiration: 2018-11-09
Also published as: JP4828006B2

Abstract

(57)【要約】【課題】メモリへのアクセス時のアドレス指定に制限
を設けた場合でも、メモリへのアクセスを正確に行うこ
とができる画像処理装置を提供する。【解決手段】所定の大きさのブロックを単位として画
像データの書き込みが行われ、記憶領域に規定された２
次元のアドレス空間における前記ブロックの代表点のア
ドレスの指定に制限があるＤＲＡＭ１４７と、所定の処
理を行って画像データを生成するメインプセッサ１１
と、ホストインタフェース回路１４９を介してメインプ
セッサ１１から入力した画像データを含む前記ブロック
の前記代表点のアドレスを前記制限に基づいて指定した
ときに、画像データがＤＲＡＭ１４７内の所定の記憶領
域に書き込まれるように、画像データを並べ替えるデー
タ並べ替え部４００とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に関
する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージ
パターンを示すテクスチャデータの同次座標（ｓ，ｔ）
および同次項ｑの値とを入力とし、これらの値を三角形
の内部で補間する処理が行われる。ここで、同次項ｑ
は、簡単にいうと、拡大縮小率のようなもので、実際の
テクスチャバッファのＵＶ座標系における座標、すなわ
ち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。

【０００５】図２８は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファ５ｂと、描画する図形要素（たとえば三角形）の
表面に張り付けるテクスチャデータを保持しているテク
スチャメモリ６が結合されている。そして、レンダリン
グプロセッサ５ａによって、図形要素毎に表面にテクス
チャを張り付けた図形要素を、フレームバッファ５ｂに
描画するという処理が行われる。

【０００８】フレームバッファ５ｂとテクスチャメモリ
６は、一般的にＤＲＡＭ(Dynamic Random Access Memor
y)により構成される。そして、図２８のシステムにおい
ては、フレームバッファ５ｂとテクスチャメモリ６は、
物理的に別々のメモリシステムとして構成されている。

【０００９】

【発明が解決しようとする課題】ところで、上述したよ
うな３次元コンピュータグラフィックシステムなどで
は、ＤＲＡＭの読み出し動作および書き込み動作を効率
よく行うために、例えば、グラフィック処理の特色を考
慮してＤＲＡＭへのアクセス時のアドレス指定に制限を
設けることが考えられる。しかしながら、このような制
限を設けると、図２８に示すシステムにおいて、レンダ
リングプロセッサ５ａおよびメインプロセッサ１と、フ
レームバッファメモリ５ｂおよびテクスチャメモリ６と
の間でデータ送受信を行う際に、ＤＲＡＭに対してのア
クセス時のアドレス指定の制限によって生じる種々の課
題を解決する必要がある。

【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、メモリへのアクセス時のアドレス指定に制限
を設けた場合でも、メモリへのアクセスを正確に行うこ
とができる画像処理装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点の画像処理装置は、所定の大き
さのブロックを単位として画像データの書き込みが行わ
れ、記憶領域に規定された２次元のアドレス空間におけ
る前記ブロックの代表点のアドレスの指定に制限がある
記憶回路と、所定の処理を行って画像データを生成する
画像処理回路と、前記画像処理回路から入力した画像デ
ータを含む前記ブロックの前記代表点のアドレスを前記
制限に基づいて指定したときに、前記画像データが前記
記憶回路内の所定の記憶領域に書き込まれるように、前
記画像データを並べ替えるデータ並べ替え回路と、前記
並べ替えられた前記画像データを含む前記ブロックを、
前記記憶回路に書き込む書き込み回路とを有する。

【００１２】また、本発明の第２の観点の画像処理装置
は、所定の大きさのブロックを単位として記憶領域に記
憶された画像データの読み出しが行われ、前記記憶領域
に規定された２次元のアドレス空間における前記ブロッ
クの代表点のアドレスの指定に制限がある記憶回路と、
第１のデータ長の第１の画像データを入力し、当該第１
の画像データを用いた処理を行う画像処理回路と、前記
制限に基づいて代表点を指定して前記ブロック単位で前
記記憶回路から前記画像データを読み出す読み出し回路
と、前記読み出しによって得られた第２のデータ長の第
２の画像データを並べ替えて生成した前記第１の画像デ
ータを前記画像処理回路に出力するデータ並べ替え回路
とを有する。

【００１３】また、本発明の第１の観点の画像処理装置
は、所定の大きさのブロックを単位として記憶領域に対
しての画像データの読み出しおよび書き込みが行われ、
前記記憶領域に規定された２次元のアドレス空間におけ
る前記ブロックの代表点のアドレスの指定に制限がある
記憶回路と、前記制限に基づいて代表点を指定して前記
ブロックを単位として前記記憶回路から前記画像データ
を読み出す読み出し回路と、前記読み出された画像デー
タを含む前記ブロックの前記代表点のアドレスを前記制
限に基づいて指定したときに、前記読み出された画像デ
ータが前記記憶回路内の所定の記憶領域に書き込まれる
ように、前記読み出された画像データを並べ替えるデー
タ並べ替え回路と、前記制限に基づいて代表点を指定し
て、前記並べ替えられた画像データを含む前記ブロック
を前記記憶回路に書き込む書き込み回路とを有する。

【００１４】また、本発明の第４の観点の画像処理装置
は、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、テクスチ
ャ同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレ
ンダリングデータを用いてレンダリング処理を行う画像
処理装置であって、表示データと少なくとも一つの図形
要素が必要とするテクスチャデータとを記憶し、所定の
大きさのブロックを単位として書き込みが行われ、記憶
領域に規定された２次元のアドレス空間における前記ブ
ロックの代表点のアドレスの指定に制限がある記憶回路
と、前記単位図形の頂点のポリゴンレンダリングデータ
を補間して、前記単位図形内に位置する画素の補間デー
タを生成する補間データ生成回路と、前記補間データに
含まれるテクスチャ同次座標（ｓ，ｔ）を同次項ｑで除
算して「ｓ／ｑ」および「ｔ／ｑ」を生成し、当該「ｓ
／ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを
用いて、前記記憶回路からテクスチャデータを読み出
し、図形要素の表面への前記読み出したテクスチャデー
タの張り付け処理を行って表示データを生成するテクス
チャ処理回路と、前記テクスチャ処理回路から入力した
表示データを含む前記ブロックの前記代表点のアドレス
を前記制限に基づいて指定したときに、前記表示データ
が前記記憶回路内の所定の記憶領域に書き込まれるよう
に、前記表示データを並べ替えるデータ並べ替え回路
と、前記並べ替えられた前記表示データを含む前記ブロ
ックを、前記記憶回路に書き込む書き込み回路とを有す
る。

【００１５】さらに、本発明の第５の観点の画像処理装
置は、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、テクスチ
ャ同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレ
ンダリングデータを用いてレンダリング処理を行う画像
処理装置であって、表示データと少なくとも一つの図形
要素が必要とするテクスチャデータとを記憶し、所定の
大きさのブロックを単位として書き込みが行われ、記憶
領域に規定された２次元のアドレス空間における前記ブ
ロックの代表点のアドレスの指定に制限がある記憶回路
と、前記単位図形の頂点のポリゴンレンダリングデータ
を補間して、前記単位図形内に位置する画素の補間デー
タを生成する補間データ生成回路と、前記補間データに
含まれるテクスチャ同次座標（ｓ，ｔ）を同次項ｑで除
算して「ｓ／ｑ」および「ｔ／ｑ」を生成し、当該「ｓ
／ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを
用いて前記記憶回路から読み出されたテクスチャデータ
を、図形要素の表面への張り付け処理を行って表示デー
タを生成するテクスチャ処理回路と、前記制限に基づい
て代表点を指定して前記ブロック単位で前記記憶回路か
ら前記テクスチャデータを読み出す読み出し回路と、イ
ンタフェース回路と、前記読み出されたテクスチャデー
タを、前記インタフェース回路の出力フォーマットに応
じて並べ替えて、前記インタフェース回路に出力するデ
ータ並べ替え回路とを有する。

【００１６】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００１７】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００１８】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各画素の色を決定し、ディスプレイ
に表示するポリゴンレンダリング処理を行うシステムで
ある。また、３次元コンピュータグラフィックスシステ
ム１０では、平面上の位置を表現する（ｘ，ｙ）座標の
他に、奥行きを表すｚ座標を用いて３次元物体を表し、
この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の
一点を特定する。

【００１９】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。以下、各構成要素の機能について説明
する。

【００２０】メインプロセッサ１１は、例えば、アプリ
ケーションの進行状況などに応じて、メインメモリ１２
から必要なグラフィックデータを読み出し、このグラフ
ィックデータに対してクリッピング(Clipping)処理、ラ
イティング(Lighting)処理などのジオメトリ(Geometry)
処理などを行い、ポリゴンレンダリングデータを生成す
る。メインプロセッサ１１は、ポリゴンレンダリングデ
ータＳ１１を、メインバス１５を介してレンダリング回
路１４に出力する。

【００２１】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータなどを入力し、これをメインバス１５を介
してレンダリング回路１４に出力する。

【００２２】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）のデータを含んでいる。ここで、（ｘ，ｙ，
ｚ）データは、ポリンゴの頂点の３次元座標を示し、
（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標にお
ける赤、緑、青の輝度値を示している。（ｓ，ｔ，ｑ）
データのうち、（ｓ，ｔ）は、対応するテクスチャの同
次座標を示しており、ｑは同次項を示している。ここ
で、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチ
ャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチ
ャ座標データ（ｕ，ｖ）が得られる。テクスチャバッフ
ァ１４７ａに記憶されたテクスチャデータへのアクセス
は、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。すなわち、ポリゴンレンダリングデータは、三角形
の各頂点の物理座標値と、それぞれの頂点の色とテクス
チャデータである。

【００２３】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ホストインタフェース回路１４９、ＤＤＡ(Digital
Differential Anarizer) セットアップ回路１４１、ト
ライアングルＤＤＡ回路１４２、テクスチャエンジン回
路１４３、メモリインタフェース（Ｉ／Ｆ）回路１４
４、ＣＲＴコントロール回路１４５、ＲＡＭＤＡＣ回路
１４６、ＤＲＡＭ１４７およびＳＲＡＭ(Static RAM)１
４８を有する。本実施形態におけるレンダリング回路１
４は、一つの半導体チップ内にロジック回路と少なくと
も表示データとテクスチャデータとを記憶するＤＲＡＭ
１４７とが混載されている。

【００２４】ＤＲＡＭ１４７ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。また、ＤＲＡＭ１４７は、後述
するように、同一機能を有する複数（本実施形態では４
個）のモジュールに分割されている。

【００２５】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデータを格納するために、インデックスカラー
におけるインデックスと、そのためのカラールックアッ
プテーブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラールックア
ップテーブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデータ量が
膨らむため、あらかじめ選んでおいた例えば２５６色等
の中から一つの色を選んで、そのデータをテクスチャ処
理に使う。このことで２５６色であればそれぞれのテク
スチャ要素は８ビットで表現できることになる。インデ
ックスから実際のカラーへの変換テーブルは必要になる
が、テクスチャの解像度が高くなるほど、よりコンパク
トなテクスチャデータとすることが可能となる。これに
より、テクスチャデータの圧縮が可能となり、内蔵ＤＲ
ＡＭの効率良い利用が可能となる。

【００２６】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００２７】図２は、ＤＲＡＭ１４７、ＳＲＡＭ１４
８、並びに、ＤＲＡＭ１４７およびＳＲＡＭ１４８へア
クセスするメモリＩ／Ｆ回路１４４の具体的な構成例を
示すブロック図である。

【００２８】図２に示すように、図１に示すＤＲＡＭ１
４７およびＳＲＡＭ１４８は、前述したように４個のメ
モリモジュール２００，２１０，２２０，２３０に分割
されている。

【００２９】メモリモジュール２００は、メモリ２０
１，２０２を有する。メモリ２０１は、ＤＲＡＭ１４７
の一部を構成するバンク２０１Ａ，２０１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２０１Ｃ，２０１Ｄと
を有する。また、メモリ２０２は、ＤＲＡＭ１４７の一
部を構成するバンク２０２Ａ，２０２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２０２Ｃ，２０２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２０１
Ｃ，２０１Ｄ，２０２Ｃ，２０２Ｄに対しては同時アク
セスが可能である。

【００３０】メモリモジュール２１０は、メモリ２１
１，２１２を有する。メモリ２１１は、ＤＲＡＭ１４７
の一部を構成するバンク２１１Ａ，２１１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２１１Ｃ，２１１Ｄと
を有する。また、メモリ２１２は、ＤＲＡＭ１４７の一
部を構成するバンク２１２Ａ，２１２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２１２Ｃ，２１２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２１１
Ｃ，２１１Ｄ，２１２Ｃ，２１２Ｄに対しては同時アク
セスが可能である。

【００３１】メモリモジュール２２０は、メモリ２２
１，２２２を有する。メモリ２２１は、ＤＲＡＭ１４７
の一部を構成するバンク２２１Ａ，２２１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２２１Ｃ，２２１Ｄと
を有する。また、メモリ２２２は、ＤＲＡＭ１４７の一
部を構成するバンク２２２Ａ，２２２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２２２Ｃ，２２２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２２１
Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄに対しては同時アク
セスが可能である。

【００３２】メモリモジュール２３０は、メモリ２３
１，２３２を有する。メモリ２３１は、ＤＲＡＭ１４７
の一部を構成するバンク２３１Ａ，２３１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２３１Ｃ，２３１Ｄと
を有する。また、メモリ２３２は、ＤＲＡＭ１４７の一
部を構成するバンク２３２Ａ，２３２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２３２Ｃ，２３２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄに対しては同時アク
セスが可能である。

【００３３】ここで、メモリモジュール２００，２１
０，２２０，２３０の各々は、図１に示すテクスチャバ
ッファ１４７ａ、ディスプレイバッファ１４７ｂ、Ｚバ
ッファ１４７ｃおよびテクスチャＣＬＵＴバッファ１４
７ｄの全ての機能を持つ。すなわち、メモリモジュール
２００，２１０，２２０，２３０の各々は、対応する画
素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）デ
ータ）、ｚデータおよびテクスチャカラールックアップ
テーブルデータの全てを記憶する。ただし、メモリモジ
ュール２００，２１０，２２０，２３０は、相互で異な
る画素についてのデータを記憶する。ここで、同時に処
理される１６画素についてのテクスチャデータ、描画デ
ータ、ｚデータおよびテクスチャカラールックアップテ
ーブルデータが、相互に異なるバンク２０１Ａ，２０１
Ｂ，２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２１２
Ａ，２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２２２
Ｂ，２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂに記憶さ
れる。これにより、メモリＩ／Ｆ回路１４４は、ＤＲＡ
Ｍ１４７に対して、例えば８（Ｘ方向）×２画素（Ｙ方
向）の１６画素についてのデータが同時に書き込むこと
が可能になる。なお、読み出しは、例えば、８（Ｘ方
向）×１画素（Ｙ方向）の８画素についてデータが同時
に読み出すことが可能になる。なお、メモリＩ／Ｆ回路
１４４は、後述するように、いわゆる所定のインターリ
ーブ方式のアドレッシングに基づいてＤＲＡＭ１４７へ
のアクセス（書き込み）を行う。

【００３４】図３は、ＤＲＡＭ１４７のバッファ（例え
ばテクスチャバッファ）としての構成例を示す概略図で
ある。図３に示すように、２×８画素（ピクセル）の領
域でメモリアクセスされたデータは、ページ（ロウ）や
ブロック（カラム）と呼ばれる領域に格納される。各ロ
ウＲＯＷ０〜ＲＯＷn+1 は、図３（ａ）に示すように、
それぞれ４個のカラム（ブロック）Ｍ０Ａ，Ｍ０Ｂ，Ｍ
１Ａ，Ｍ１Ｂに区分けされている。そして、書き込み時
には、Ｘ方向およびＹ方向について偶数のバウンダリ、
読み出し時には、Ｘ方向について８の倍数のバウンダ
リ、Ｙ方向については任意バウンダリの領域でアクセス
が行われる。

【００３５】なお、バンク２０１Ｃ，２０１Ｄ，２０２
Ｃ，２０２Ｄ，２１１Ｃ，２１１Ｄ，２１２Ｃ，２１２
Ｄ，２２１Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄ，２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄには、それぞれバン
ク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２１１
Ａ，２１１Ｂ，２１２Ａ，２１２Ｂ，２２１Ａ，２２１
Ｂ，２２２Ａ，２２２Ｂ，２３１Ａ，２３１Ｂ，２３２
Ａ，２３２Ｂに記憶されているテクスチャデータが記憶
される。

【００３６】次に、インターリーブ方式のアドレッシン
グに基づくテクスチャバッファ１４７ａにおけるテクス
チャデータの記憶パターンについて、図４〜図６に関連
付けてさらに詳細に説明する。図４はテクスチャデータ
に含まれる同時にアクセスが行われるカラーデータ（画
素データ）を説明するための図、図５はテクスチャデー
タを構成する単位ブロックを説明するための図、図６は
テクスチャバッファのアドレス空間を説明するするため
の図である。

【００３７】本実施形態の場合、図４に示すように、テ
クスチャデータに含まれる、２×８のマトリクス状に配
置された画素の色データを示すカラーデータｐｉｘ₀〜
ｐｉｘ₁₅が、同時にアクセスされる。

【００３８】カラーデータｐｉｘ₀〜ｐｉｘ₁₅は、テク
スチャバッファ１４７ａを構成するＳＲＡＭ１４８の異
なるバンクに記憶される必要がある。本実施形態では、
カラーデータｐｉｘ₀，ｐｉｘ₁，ｐｉｘ₈，ｐｉｘ₉
が、それぞれ図２に示すメモリ２０１のバンク２０１
Ｃ，２０１Ｄおよびメモリ２０２のバンク２０２Ｃ，２
０２Ｄに記憶される。また、カラーデータｐｉｘ₂，ｐ
ｉｘ₃，ｐｉｘ₁₀，ｐｉｘ₁₁が、それぞれ図２に示すメ
モリ２１１のバンク２１１Ｃ，２１１Ｄおよびメモリ２
１２のバンク２１２Ｃ，２１２Ｄに記憶される。また、
カラーデータｐｉｘ₄，ｐｉｘ₅，ｐｉｘ₁₂，ｐｉｘ₁₃
が、それぞれ図２に示すメモリ２２１のバンク２２１
Ｃ，２２１Ｄおよびメモリ２２２のバンク２２２Ｃ，２
２２Ｄに記憶される。さらに、カラーデータｐｉｘ₆，
ｐｉｘ₇，ｐｉｘ₁₄，ｐｉｘ₁₅が、それぞれ図２に示す
メモリ２３１のバンク２３１Ｃ，２３１Ｄおよびメモリ
２３２のバンク２３２Ｃ，２３２Ｄに記憶される。

【００３９】本実施形態では、同時に処理される矩形領
域内に位置する画素のカラーデータｐｉｘ₀〜ｐｉｘ₁₅
の組を単位ブロックＲ_iと呼び、例えば、１枚のイメー
ジを示すテクスチャデータは、図５に示すように、Ｂ×
Ａのマトリクス状に配置された単位ブロックＲ₀〜Ｒ
_BA-1からなる。単位ブロックＲ₀〜Ｒ_BA-1は、図６に示
すように、１次元のアドレス空間で連続したアドレスを
持つように、テクスチャバッファ１４７ａを構成するＤ
ＲＡＭ１４７に記憶されている。また、各単位ブロック
Ｒ₀〜Ｒ_BA-1内のカラーデータｐｉｘ₀〜ｐｉｘ₁₅は、
１次元のアドレス空間内で連続したアドレスを持つよう
に、ＳＲＡＭ１４８の相互に異なるバンクに記憶され
る。すなわち、テクスチャバッファ１４７ａには、同時
にアクセスが行われるカラーデータからなる単位ブロッ
クが、一次元のアドレス空間で連続したアドレスを持つ
ように記憶される。

【００４０】ホストインタフェース回路１４９ホストインタフェース回路１４９は、レンダリング回路
１４の外部でメインバス１５に接続され、レンダリング
回路１４の内部でＤＤＡセットアップ回路１４１および
メモリＩ／Ｆ回路１４４に接続されている。ホストイン
タフェース回路１４９は、後述するように、メモリＩ／
Ｆ回路１４４と、メインプセッサ１１およびＩ／Ｏイン
タフェース回路１３との間で通信を行う際のインタフェ
ースとなる。

【００４１】ＤＤＡセットアップ回路１４１ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データ
について、三角形の辺と水平方向の差分などを求めるセ
ットアップ演算を行う。このセットアップ演算は、具体
的には、開始点の値と終点の値と、開始点と終点との距
離を用いて、単位長さ移動した場合における、求めよう
としている値の変分を算出する。ＤＤＡセットアップ回
路１４１は、算出した変分データＳ１４１をトライアン
グルＤＤＡ回路１４２に出力する。

【００４２】トライアングルＤＤＡ回路１４２トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間データ）
Ｓ１４２としてテクスチャエンジン回路１４３に出力す
る。例えば、トライアングルＤＤＡ回路１４２は、並行
して処理を行う矩形内に位置する８（＝２×４）画素分
のＤＤＡデータＳ１４２をテクスチャエンジン回路１４
３に出力する。

【００４３】テクスチャエンジン回路１４３テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパイプライン
方式で行う。なお、テクスチャエンジン回路１４３は、
例えば所定の矩形内に位置する８画素についての処理を
同時に並行して行う。

【００４４】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、例えば図示しない除算回路が８個設けられ
ており、８画素についての除算「ｓ／ｑ」および「ｔ／
ｑ」が同時に行われる。

【００４５】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡ５１４８には、前述したようにテクスチャバ
ッファ１４７ａに格納されているテクスチャデータが記
憶される。テクスチャエンジン回路１４３は、読み出し
た（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１４２からのＤ
ＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、それぞれ掛け合わせるなどして、カラーデータＳ１
４３を生成する。テクスチャエンジン回路１４３は、こ
のカラーデータＳ１４３をメモリＩ／Ｆ回路１４４に出
力する。

【００４６】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００４７】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチ７エンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００４８】メモリＩ／Ｆ回路１４４メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力したカラーデータＳ１４３に対応するｚデ
ータと、ｚバッファ１４７ｃに記憶されているｚデータ
との比較を行い、入力したカラーデータＳ１４３によっ
て描画される画像が、前回、ディスプレイバッファ１４
７ｂに書き込まれた画像より、手前（視点側）に位置す
るか否かを判断し、手前に位置する場合には、画像デー
タＳ１４３に対応するｚデータでｚバッファ１４７ｃに
記憶されたｚデータを更新する。また、メモリＩ／Ｆ回
路１４４は、（Ｒ，Ｇ，Ｂ）データをディスプレイバッ
ファ１４７ｂに書き込む。さらに、メモリＩ／Ｆ回路１
４４は、テクスチャエンジン回路１４３からのＳＲＡＭ
１４８に、生成されたテクスチャ座標データ（ｕ，ｖ）
を含む読み出し要求を受けた場合には、ＳＲＡＭ１４８
に記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を読み出
す。また、メモリＩ／Ｆ回路１４４は、ＣＲＴコントロ
ール回路１４５から表示データを読み出す要求を受けた
場合には、この要求に応じて、ディスプレイバッファ１
４７ｂから一定の固まり、例えば８画素あるいは１６画
素単位で表示データを読み出す。

【００４９】また、メモリＩ／Ｆ回路１４４は、ＤＲＡ
Ｍ１４７から読み出したデータをホストインタフェース
回路１４９に出力する。

【００５０】メモリＩ／Ｆ回路１４４は、ＤＲＡＭ１４
７およびＳＲＡＭ１４８へのアクセス（書き込みまたは
読み出し）を行うが、書き込み経路と読み出し経路とが
別経路として構成されている。すなわち、書き込みの場
合には書き込みアドレスＡＤＲＷとカラーデータｃｄｗ
が書き込み系回路で処理されてＤＲＡＭ１４７に書き込
み、読み出しの場合には読み出し系回路で処理されてＤ
ＲＡＭ１４７またはＳＲＡＭ１４８から読み出す。そし
て、メモリＩ／Ｆ回路１４４は、所定のインターリーブ
方式のアドレッシングに基づいてＤＲＡＭ１４７へのア
クセスを、書き込みを１６画素単位、読み出しを８画素
単位で行う。

【００５１】以下に、メモリＩ／Ｆ回路１４４の具体的
な構成例について、図２にを参照しながら説明する。

【００５２】メモリＩ／Ｆ回路１４４は、図２に示すよ
うに、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０、メモリコントローラ
３５０，３６０，３７０，３８０、読み出しコントロー
ラ３９０およびデータ並べ替え部４００を有する。

【００５３】〔ディストリビュータ３００〕ディストリ
ビュータ３００は、書き込み時に、データ並べ替え部４
００から８画素分のカラーデータｃｗｄおよび書き込み
アドレスＡＤＲＷ₂を入力し、これらから１６画素分の
カラーデータを生成した後に、各々４画素分のデータか
らなる４つの画像データＳ３０１，Ｓ３０２，Ｓ３０
３，Ｓ３０４に分割し、その画像データおよび書き込み
アドレスをそれぞれアドレスコンバータ３１０，３２
０，３３０，３４０に出力する。ここで、１画素分の
（Ｒ，Ｇ，Ｂ）データは各々３２ビット、ｚデータは３
２ビットからなる。

【００５４】〔アドレスコンバータ３１０，３２０，３
３０，３４０〕アドレスコンバータ３１０，３２０，３
３０，３４０は、書き込み時に、ディストリビュータ３
００から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータ
に対応したアドレスを、それぞれメモリモジュール２０
０，２１０，２２０，２３０内のアドレスに変換し、そ
れぞれ変換したアドレスＳ３１０，Ｓ３２０，Ｓ３３
０，Ｓ３４０と分割された画像データをメモリコントロ
ーラ３５０，３６０，３７０，３８０に出力する。

【００５５】図７は、このディストリビュータ３００の
画像データ処理（ピクセル処理）を模式的に示す図であ
る。この図は、前述した図３〜図６に対応するものであ
り、ディストリビュータ３００は、ＤＲＡＭ１４７に対
して、例えば２×８画素の１６画素についてのデータが
同時にアクセス可能になるように画像データ処理を行
う。そして、読み出し動作では、Ｘ方向について８の倍
数のバウンダリ、かつＹ方向について任意のバウンダリ
での領域でアクセスを行い、書き込み動作では、Ｘ方向
およびＹ方向について偶数のバウンダリの領域でアクセ
スを行うようなアドレッシングとなるように画像データ
の処理を行う。これによりＤＲＡＭ１４７は、アクセス
の先頭がメモリセル番号ＭＣＮ「１」，「２」，「３」
にはならず、必ずメモリセル番号ＭＣＮ「０」となり、
ページ違反の発生等が防止される。また、ディストリビ
ュータ３００は、各ＤＲＡＭモジュール２２０〜２３０
に対して、カラーデータを、表示領域において隣接した
部分は、異なるＤＲＡＭモジュールとなる配置するとな
るように画像データの処理を行う。これにより、三角形
のような平面を描画する場合には面で同時に処理できる
ことになるため、それぞれのＤＲＡＭモジュールの動作
確率は非常に高くなっている。

【００５６】〔メモリコントローラ３５０，３６０，３
７０，３８０〕メモリコントローラ３５０，３６０，３
７０，３８０は、それぞれ書き込み系配線群４０１Ｗ，
４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，
４３１Ｗ，４３２Ｗ、並びに読み出し系配線群４０１
Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１Ｒ，４２２
Ｒ，４３１Ｒ，４３２Ｒを介してメモリモジュール２０
０，２１０，２２０，２３０に接続されており、書き込
み時および読み出し時にメモリモジュール２００，２１
０，２２０，２３０に対してのアクセスを制御する。

【００５７】具体的には、書き込み時には、メモリコン
トローラ３５０，３６０，３７０，３８０は、ディスト
リビュータ３００から出力され、アドレスコンバータ３
５０，３６０，３７０，３８０から入力した４画素分の
（Ｒ，Ｇ，Ｂ）データおよびｚデータを、書き込み系配
線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１
Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介してメモリモジ
ュール２００，２１０，２２０，２３０に同時に書き込
む。このとき、例えば、メモリモジュール２００では、
前述したように、バンク２０１Ａ，２０１Ｂ，２０２
Ａ，２０２Ｂの各々に、１画素分の（Ｒ，Ｇ，Ｂ）デー
タおよびｚデータが記憶される。メモリモジュール２１
０，２２０，２３０についても同じである。

【００５８】また、各メモリコントローラ３５０，３６
０，３７０，３８０は、自身のステートマシンがいわゆ
るアイドル（ＩＤＬＥ）状態にあるときに、アイドル信
号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０を読み出し
コントローラ３９０にアクティブで出力し、このアイド
ル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答
した読み出しコントローラ３９０による読み出しアドレ
スおよび読み出し要求信号Ｓ３９１を受けて、読み出し
系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４
２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介してデータ
の読み出しを行い、読み出し系配線群３５１，３６１，
３７１，３８１、並びに配線群４４０を介して読み出し
コントローラ３９０に出力する。

【００５９】なお、本実施形態では、書き込み系配線群
４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，
４２２Ｗ，４３１Ｗ，４３２Ｗ、並びに読み出し系配線
群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１
Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒの配線本数は１２８
本（１２８ビット）、読み出し系配線群３５１，３６
１，３７１，３８１の配線本数は２５６本（２５６ビッ
ト）、ならびに読み出し系配線群４４０の配線本数は１
０２４本（１０２４ビット）である。

【００６０】〔読み出しコントローラ３９０〕読み出し
コントローラ３９０は、アドレスコンバータ３９１およ
びデータ演算処理部３９２により構成されている。アド
レスコンバータ３９１は、読み出しアドレスＡＤＲＲ₂
を受けた場合、メモリコントローラ３５０，３６０，３
７０，３８０からのアイドル信号Ｓ３５０，Ｓ３６０，
Ｓ３７０，Ｓ３８０をすべてアクティブで受けると、こ
のアイドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８
０に応答して、８画素単位で読み出しを行うように、読
み出しアドレスおよび読み出し要求信号Ｓ３９１を各メ
モリコントローラ３５０，３６０，３７０，３８０に出
力する。データ演算部３９２は、読み出しアドレスおよ
び読み出し要求信号Ｓ３９１に応答して各メモリコント
ローラ３５０，３６０，３７０，３８０で読み出された
８画素あるいは１６画素単位の、テクスチャデータ、
（Ｒ，Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラ
ールックアップテーブルデータを配線群４４０を介して
入力し、所定の演算処理を行って、データ並べ替え部４
００でデータ並べ替えを行った後に、要求先、例えばホ
ストインタフェース回路１４９に出力する。また、ＤＲ
ＡＭ１４７の記憶領域内において一の矩形領域からデー
タを読み出して他の矩形領域に書き込む場合にも、読み
出しコントローラ３９０、データ並べ替え部４００およ
びディストリビュータ３００を介してデータ転送が行わ
れる。

【００６１】読み出しコントローラ３９０は、上述した
ように、メモリコントローラ３５０，３６０，３７０，
３８０のすべてがアイドル状態にあるときに、読み出し
アドレスおよび読み出し要求信号Ｓ３９１をメモリコン
トローラ３５０，３６０，３７０，３８０に出力して読
み出しデータを受けることから、読み出すデータの同期
をとることができる。したがって、読み出しコントロー
ラ３９０は、データを一時的に保持するＦＩＦＯ(First
In First Out)回路等の保持回路を設ける必要がなく、
回路規模の縮小化が図られている。

【００６２】〔データ並べ替え部４００〕データ並べ替
え部４００は、「ＨｏｓｔｔｏＬｏｃａｌ」、「Ｌ
ｏｃａｌｔｏＨｏｓｔ」、「ＬｏｃａｌｔｏＬｏ
ｃａｌ」の３つの転送モードを有し、各々の転送モード
に応じてデータの並べ替えを行う。データ並べ替え部４
００は、例えば、テクスチャエンジン回路１４３から入
力した転送モード指示信号および画素データ長指示信号
に基づいて、転送モードおよび１画素のデータ長を判断
する。なお、１画素のデータ長としては、例えば、３２
ビット、１６ビット、８ビットおよび４ビットがある。
ここで、１画素のデータ長３２ビットおよび１６ビット
は、テクスチャデータなどに用いられ、１画素のデータ
長８ビットおよび４ビットは、インデックスデータなど
に用いられる。

【００６３】データ並べ替え部４００は、「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードにおいて、テクスチャエ
ンジン回路１４３から入力した６４ビット幅の転送デー
タｈｗｄ（カラーデータＳ１４３）と書き込みアドレス
ＡＤＲＷ₁とから、２５６ビット幅のカラーデータｃｗ
ｄと、代表点座標（ｂｔｒｘ，ｂｔｒｙ）およびバリッ
ドフラグｂｔｒｖｌｄを含むアドレスＡＤＲＷ₂とを生
成し、これらをディストリビュータ３００に出力する。

【００６４】また、データ並べ替え部４００は、「Ｌｏ
ｃａｌｔｏＨｏｓｔ」転送モードにおいて、ホスト
インタフェース回路１４９から入力したアドレスＡＤＲ
Ｒ₁に応じたアドレスＡＤＲＲ₂を生成し、当該アドレ
スＡＤＲＲ₂に基づいて行われた読み出し動作によっ
て、コントローラ３９０から入力した８画素分の２５６
ビットのカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒ
を、パッキングして６４ビット幅の転送データｈｒｄを
生成し、これをホストインタフェース回路１４９に出力
する。

【００６５】さらに、データ並べ替え部４００は、「Ｌ
ｏｃａｌｔｏＬｏｃａｌ」転送モードにおいて、Ｄ
ＲＡＭ１４７の記憶領域内で一の矩形記憶領域からデー
タを読み出して他の矩形記憶領域に転送する（書き込
む）際に、読み出しコントローラ３９０から８画素分の
２５６ビットのカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７
ｄｔｒを入力し、これを転送先の矩形記憶領域の起点座
標にあわせてシフトしてカラーデータｃｗｄを生成し、
当該カラーデータｃｗｄと、転送先の書き込み動作で使
用される代表点座標（ｂｔｒｘ，ｂｔｒｙ）およびバリ
ッドフラグｂｔｒｖｌｄを含むアドレスＡＤＲＷ₂とを
ディストリビュータ３００に出力する。

【００６６】図８は、図２に示すデータ並べ替え部４０
０の構成図である。図８に示すように、データ並べ替え
部４００は、ＦＩＦＯ(First In First Out)回路４１０
₁〜４１０₃、ラッチ回路４１０₄データ並べ替え回路
４２０、アドレス生成部４３０およびコントローラ４４
０を有する。

【００６７】ＦＩＦＯ回路４１０₁は、例えば、６４ビ
ット幅で深さ３段のＦＩＦＯ回路であり、コントローラ
４４０からの制御信号Ｓ４４０₁に基づいて、テクスチ
ャエンジン回路１４３から入力した６４ビット幅の転送
データｈｗｄをＦＩＦＯ方式でデータ並べ替え回路４２
０に出力する。ＦＩＦＯ回路４１０₂は、例えば、６４
ビット幅で深さ３段のＦＩＦＯ回路であり、コントロー
ラ４４０からの制御信号Ｓ４４０₂に基づいて、データ
並べ替え回路４２０から入力した６４ビット幅の転送デ
ータｈｒｄをＦＩＦＯ方式でホストインタフェース回路
１４９に出力する。

【００６８】ＦＩＦＯ回路４１０₃は、例えば、６４ビ
ット幅で深さ１６段のＦＩＦＯ回路であり、コントロー
ラ４４０からの制御信号Ｓ４４０₃に基づいて、読み出
しコントローラ３９０から入力した各々３２ビットの８
画素分のカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒ
をＦＩＦＯ方式でデータ並べ替え回路４２０に出力す
る。ＦＩＦＯ回路４１０₃へのカラーデータｍｃ＿０ｄ
ｔｒ〜ｍｃ＿７ｄｔｒの入力は、後述するように、コン
トローラ４４０によって制御される。ラッチ回路４１０
₄は、例えば、２５６ビット幅であり、コントローラ４
４０からの制御信号Ｓ４４０₄に基づいて、データ並べ
替え回路４２０から入力した２５６ビット幅のカラーデ
ータｃｗｄ＿ａを図２に示すディストリビュータ３００
に出力する。

【００６９】図９は、図８に示すデータ並べ替え回路４
２０の構成図である。図９に示すように、データ並べ替
え回路４２０は、シフト回路４５０₁，４５０₂、セレ
クタ４５１₀〜４５１₇、ラッチ回路４５２₀〜４５２
₇およびラッチ回路４５３₀〜４５３₇を有する。

【００７０】シフト回路４５０₁は、「Ｈｏｓｔｔｏ
Ｌｏｃａｌ」転送を行う場合に、コントローラ４４０
から入力した制御信号Ｓ４４０₆に基づいて、６４ビッ
ト幅の転送データｈｗｄ、すなわち２画素分のカラーデ
ータをＬＳＢ側に配置した２５６ビット（８画素）分の
カラーデータをテクスチャエンジン回路１４３から入力
し、当該カラーデータを３２ビット単位でシフト処理し
て生成した２５６ビットのカラーデータｍｃ＿０ａ〜ｍ
ｃ＿７ａを出力する。

【００７１】セレクタ４５１₀〜４５１₇は、制御信号
Ｓ４４０₆に基づいて、それぞれ入力端子ａを介して入
力した３２ビットのカラーデータｍｃ＿０ａ〜ｍｃ＿７
ａと、入力端子ｂを介して入力した３２ビットのカラー
データｍｃ＿０ａ〜ｍｃ＿７ａとのうち一方を選択し
て、出力端子ａからラッチ回路４５２₀〜４５２₇に出
力する。

【００７２】ラッチ回路４５２₀〜４５２₇は、制御信
号Ｓ４４０₆に基づいて、それぞれセレクタ４５１₀〜
４５１₇の出力端子ｃから出力した３２ビットのカラー
データを、図８に示すＦＩＦＯ回路４１０₂あるいはラ
ッチ回路４１０₄に出力する。ラッチ回路４５３₀〜４
５３₇は、制御信号Ｓ４４０₆に基づいて、それぞれシ
フト回路４５０₁から入力したカラーデータｍｃ＿０ａ
〜ｍｃ＿７ａを、シフト回路４５０₂と、図８に示すＦ
ＩＦＯ回路４１０₂あるいはラッチ回路４１０₄に出力
する。ここで、ラッチ回路４５２₀〜４５２₇の各々の
３２ビットの出力線は、それぞれラッチ回路４５３₀〜
４５３₇の各々の３２ビットの出力線と同じであり、そ
れぞれラッチ回路４５２₀〜４５２₇とラッチ回路４５
３₀〜４５３₇とのうち一方から３２ビットのカラーデ
ータが出力されるように制御される。

【００７３】シフト回路４５０₂は、ラッチ回路４５３
₀〜４５３₇から入力した２５６ビットのカラーデータ
を３２ビット単位でシフト処理して生成した各々３２ビ
ットのカラーデータｍｃ＿０ｂ〜ｍｃ＿７ｂを、それぞ
れセレクタ４５１₀〜４５１₇の入力端子ｂに出力す
る。

【００７４】以下、図８に示すデータ並べ替え部４００
におけるデータ並べ替え処理とアドレス生成部４３０に
おけるアドレス生成処理とを、各転送モードに分けて説
明する。なお、前述したように、ＤＲＡＭ１４７に対し
ての書き込みは、代表点を基準とした８画素（Ｘ方向）
×２画素（Ｙ方向）の１６画素のカラーデータが記憶さ
れている矩形記憶領域を単位として行われる。一方、Ｄ
ＲＡＭ１４７からの読み出しは、代表点を基準とした８
画素（Ｘ方向）×１画素（Ｙ方向）の８のカラーデータ
が記憶されている矩形記憶領域を単位として行われる。

【００７５】また、代表点のアドレスは、読み出し動作
では、Ｙ方向については任意のアドレスを指定できる
が、Ｘ方向について８の倍数のアドレスしか指定できな
い。一方、代表点のアドレスは、書き込み動作では、Ｘ
方向およびＹ方向の双方とも、２の倍数のアドレスしか
指定できない。

【００７６】以下に示す並べ替え処理では、ＤＲＡＭ１
４７の記憶領域における、図１０に示すような、幅
「３」、高さ「３」で起点座標が（５，５）の矩形記憶
領域５００に対してのカラーデータの読み出し動作およ
び書き込み動作を伴う場合を例示して説明する。

【００７７】＜「ＨｏｓｔｔｏＬｏｃａｌ」転送モ
ード＞以下、テクスチャエンジン回路１４３から入力し
た図１１に示す６４ビット幅の転送データｈｗｄ₀〜ｈ
ｗｄ₄に含まれる８画素分の各々３２ビット（１画素の
データ長が３２ビット）のカラーデータｐｉｘ₀〜ｐｉ
ｘ₈を、図１０に示す矩形記憶領域５００に転送して書
き込む場合の動作を説明する。

【００７８】この場合には、テクスチャエンジン回路１
４３から、転送データｈｗｄが、矩形記憶領域５００の
図１０中左上端点からスキャンライン方向にＸ座標が増
加する順番で与えられ、１スキャンライン終了後、次の
スキャンラインのデータがＸ座標が増加する順番で与え
られる。このとき、スキャンラインが異なるデータも６
４ビット内にパックされて与えられる。

【００７９】先ず、テクスチャエンジン回路１４３から
の図１１に示す各々６４ビット幅の転送データｈｗｄ₀
〜ｈｗｄ₄が、図８に示すＦＩＦＯ回路４１０₁を介し
て、データ並べ替え回路４２０に順に出力される。そし
て、転送データｈｗｄ₀のカラーデータｐｉｘ₀，ｐｉ
ｘ₁をＬＳＢから順に配置した２５６ビットのカラーデ
ータが、図９に示すシフト回路４５０₁において、図１
２（Ａ）に示すように、３２ビット単位でＭＳＢに向け
て「１」だけシフトされ、当該シフト後のカラーデータ
ｃｗｄ＿ａ₀が、図９に示すラッチ回路４５３₀〜４５
３₇から図１３（Ａ）に示すカラーデータｃｗｄ₀とし
て出力され、カラーデータｃｗｄ₀が図８に示すラッチ
回路４１０₄を介して図２に示すディストリビュータ３
００に出力される。

【００８０】次に、転送データｈｗｄ₁のカラーデータ
ｐｉｘ₂，ｐｉｘ₃をＬＳＢから順に配置した２５６ビ
ットのカラーデータが、図９に示すシフト回路４５０₁
において、図１２（Ｂ）に示すように、３２ビット単位
でＭＳＢに向けて「１」だけシフトされ、当該シフト後
のカラーデータｃｗｄ＿ａ₁が、図９に示すラッチ回路
４５３₀〜４５３₇から図１３（Ｂ）に示すカラーデー
タｃｗｄ₁として出力され、カラーデータｃｗｄ₁が図
８に示すラッチ回路４１０₄を介して図２に示すディス
トリビュータ３００に出力される。また、シフト後のカ
ラーデータｃｗｄ＿ａ₁は、セレクタ４５１₀〜４５１
₇およびラッチ回路４５２₀〜４５２₇を介して、シフ
ト回路４５０₂に出力される。

【００８１】次に、転送データｈｗｄ₂のカラーデータ
ｐｉｘ₄，ｐｉｘ₅をＬＳＢから順に配置した２５６ビ
ットのカラーデータが、図９に示すシフト回路４５０₁
において、図１２（Ｃ）に示すように、３２ビット単位
でＭＳＢに向けて「２」だけシフトされた後に、図９に
示すセレクタ４５１₀〜４５１₇を介してラッチ回路４
５３₀〜４５３₇に記憶される。このとき、カラーデー
タｐｉｘ₄，ｐｉｘ₅が、ラッチ回路４５３₂，４５３
₃に記憶される。また、前述したシフト回路４５０₂に
出力された、図１２（Ｂ）に示す２５６ビットのカラー
データｃｗｄ＿ａ₁が、ＬＳＢに向けて「１」だけシフ
トされた後に、セレクタ４５１₀〜４５１₇を介してラ
ッチ回路４５２₀〜４５２₇に記憶される。このとき、
カラーデータｐｉｘ₃が、ラッチ回路４５２₁に記憶さ
れる。そして、ラッチ回路４５３₀，４５２₁，４５３
₂〜４５３₇からの出力によって、図１３（Ｃ）に示す
ように、カラーデータｐｉｘ₃，ｐｉｘ₄，ｐｉｘ₅を
含むカラーデータｃｗｄ₂が、図８に示すラッチ回路４
１０₄を介して図２に示すディストリビュータ３００に
出力される。

【００８２】次に、転送データｈｗｄ₃のカラーデータ
ｐｉｘ₆，ｐｉｘ₇をＬＳＢから順に配置した２５６ビ
ットのカラーデータが、図９に示すシフト回路４５０₁
において、図１２（Ｄ）に示すように、３２ビット単位
でＭＳＢに向けて「１」だけシフトされ、当該シフト後
のカラーデータｃｗｄ＿ａ₃が、図９に示すラッチ回路
４５３₀〜４５３₇から図１３（Ｄ）に示すカラーデー
タｃｗｄ₃として出力され、カラーデータｃｗｄ₃が図
８に示すラッチ回路４１０₄を介して図２に示すディス
トリビュータ３００に出力される。

【００８３】次に、転送データｈｗｄ₄のカラーデータ
ｐｉｘ₈をＬＳＢから順に配置した２５６ビットのカラ
ーデータが、図９に示すシフト回路４５０₁において、
図１２（Ｅ）に示すように、３２ビット単位でＭＳＢに
向けて「１」だけシフトされ、当該シフト後のカラーデ
ータｃｗｄ＿ａ₄が、図９に示すラッチ回路４５３₀〜
４５３₇から図１３（Ｅ）に示すカラーデータｃｗｄ₄
として出力され、カラーデータｃｗｄ₄が図８に示すラ
ッチ回路４１０₄を介して図２に示すディストリビュー
タ３００に出力される。

【００８４】また、データ並べ替え部４００では、上述
したカラーデータｃｗｄ₀〜ｃｗｄ₄に対応する代表点
座標（ｂｔｒｘ，ｂｔｒｙ）およびバリッドフラグｂｔ
ｒｖｌｄをアドレス生成部４３０において生成する。代
表点座標（ｂｔｒｘ，ｂｔｒｙ）およびバリッドフラグ
ｂｔｒｖｌｄは、アドレスＡＤＲＷ₂内に含められ、デ
ィストリビュータ３００に出力される。ここで、カラー
データｃｗｄ₀〜ｃｗｄ₄に対応する、代表点座標を
（ｂｔｒｘ₀，ｂｔｒｙ₀）〜（ｂｔｒｘ₄，ｂｔｒｙ
₄）とし、バリッドフラグをｂｔｒｖｌｄ₀〜ｂｔｒｖ
ｌｄ₄とする。なお、アドレス生成部４３０における、
アドレスＡＤＲＷ₂の生成は、図８に示すコントローラ
４４０からの制御信号Ｓ４４０₅に基づいて行われる。

【００８５】また、バリッドフラグｂｔｒｖｌｄは、１
６ビットからなり、前述したように８画素（Ｘ方向）×
２画素（Ｙ方向）の１６画素分の矩形記憶領域（２５６
×２ビット）を単位としてＤＲＡＭ１４７に書き込みを
行う際に、記憶内容の書き換えを行うか否かを、各画素
の記憶領域毎に示している。バリッドフラグｂｔｒ座標
ｖｌｄの各ビットは、書き込みを行う単位である１６画
素分の記憶領域の各１画素分の記憶領域に対応してい
る。バリッドフラグｂｔｒｖｌｄの各ビットは、対応す
る記憶領域をマスクする場合（書き換えを行わない場
合）に論理値「０」を示し、マスクしない場合（書き換
えを行う場合）に論理値「１」を示している。

【００８６】ここで、１回の書き込みで使用されるカラ
ーデータは８画素分の２５６ビットのデータであるた
め、当該カラーデータを、書き込みを行う記憶領域のう
ちＹ方向のアドレスが偶数の記憶領域に書き込む場合に
は、１６ビットのバリッドフラグｂｔｒｖｌｄのうち上
位８ビットを論理値「０」にし、書き込みを行う記憶領
域のうちＹ方向のアドレスが奇数の記憶領域に書き込む
場合には、１６ビットのバリッドフラグｂｔｒｖｌｄの
うち下位８ビットを論理値「０」にする。

【００８７】図１３（Ａ）〜（Ｅ）に示すように、カラ
ーデータｃｗｄ₀〜ｃｗｄ₄のそれぞれについて、バリ
ッドフラグｂｔｒｖｌｄ₀〜ｂｔｒｖｌｄ₄が、アドレ
ス生成部４３０において生成される。ここで、例えば、
バリッドフラグｂｔｒｖｌｄ₀は、下位８ビットが論理
値「０」になっているため、カラーデータｃｗｄ₀は、
書き込みを行う記憶領域のうちＹ方向のアドレスが奇数
の記憶領域に書き込まれる。

【００８８】また、アドレス生成部４３０は、図１２
（Ａ）〜（Ｅ）に示すカラーデータｃｗｄ₀〜ｃｗｄ₄
のそれぞれを、前述した８画素（Ｘ方向）×２画素（Ｙ
方向）の１６画素分の矩形記憶領域を単位としてＤＲＡ
Ｍ１４７に書き込む際の図１３（Ａ）〜（Ｅ）に示す代
表点座標（ｂｔｒｘ₀，ｂｔｒｙ₀）〜（ｂｔｒｘ₄，
ｂｔｒｙ₄）をそれぞれ生成する。

【００８９】上述したように図２にデータ並べ替え部４
００の図８に示すデータ並べ替え回路４２０で生成され
た図１３（Ａ）〜（Ｅ）に示すカラーデータｃｗｄ₀〜
ｃｗｄ₄は、上述したように図８に示すアドレス生成部
４３０において生成されたアドレスＡＤＲＷ₂に含まれ
る図１３（Ａ）〜（Ｅ）に示す代表点座標（ｂｔｒ
ｘ ₀，ｂｔｒｙ₀）〜（ｂｔｒｘ₄，ｂｔｒｙ₄）およ
びバリッドフラグをｂｔｒｖｌｄ₀〜ｂｔｒｖｌｄ₄に
基づいた図２に示すディストリビュータ３００、アドレ
スコンバータ３１０およびメモリコントローラ３５０，
３６０，３７０，３８０の処理を経て、以下に示すよう
に、図２に示すＤＲＡＭ１４７に書き込まれる。

【００９０】先ず、図１４（Ａ）に示すように、代表点
座標（ｂｔｒｘ₀，ｂｔｒｙ₀）＝（４，４）によって
規定される１６画素分の矩形記憶領域５００内のＹ座標
が「５」（奇数）の記憶領域に、当該記憶領域内のＸ座
標が最も小さいアドレスに図１３（Ａ）に示すカラーデ
ータｃｗｄ₀のＬＳＢが書き込まれるように、カラーデ
ータｃｗｄ₀が書き込まれる。このとき、前述したよう
に、バリッドフラグｂｔｒｖｌｄ₀の下位８ビットが全
て論理値「０」の場合にはＹ座標が奇数の記憶領域にカ
ラーデータｃｗｄ₀が書き込まれ、バリッドフラグｂｔ
ｒｖｌｄ₀の上位８ビットが全て論理値「０」の場合に
はＹ座標が偶数の記憶領域にカラーデータｃｗｄ₀が書
き込まれる。また、カラーデータｃｗｄ₀の書き込み
は、バリッドフラグｂｔｒｖｌｄ₀のうち、論理値
「１」のビットに対応する各々３２ビットの記憶領域に
対してのみ行われる。この場合には、バリッドフラグｂ
ｔｒｖｌｄ₀は、「０ｘ０６００」、すなわち「０００
００１１０００００００００」であり、論理値「１」の
ビットは、（Ｘ，Ｙ）座標が（５，５）および（６，
５）の記憶領域に対応しているため、図１４（Ａ）に示
すように、当該記憶領域に対してのみカラーデータｐｉ
ｘ₀，ｐｉｘ₁が書き込まれる。

【００９１】次に、図１４（Ｂ）に示すように、代表点
座標（ｂｔｒｘ₁，ｂｔｒｙ₁）＝（６，４）によって
規定される１６画素分の矩形記憶領域５００内のＹ座標
が「５」（奇数）の記憶領域に、図１３（Ｂ）に示すカ
ラーデータｃｗｄ₁のカラーデータｐｉｘ₂が書き込ま
れる。書き込み方法は、前述した図１４（Ａ）に示す場
合と同じである。

【００９２】次に、同様に、図１４（Ｃ）に示すよう
に、代表点座標（ｂｔｒｘ₂，ｂｔｒｙ₂）＝（４，
６）によって規定される１６画素分の矩形記憶領域５０
０内のＹ座標が「６」（偶数）の記憶領域に、図１３
（Ｃ）に示すカラーデータｃｗｄ₂のカラーデータｐｉ
ｘ₃，ｐｉｘ₄，ｐｉｘ₅が書き込まれる。

【００９３】次に、同様に、図１５（Ｄ）に示すよう
に、代表点座標（ｂｔｒｘ₃，ｂｔｒｙ₃）＝（４，
６）によって規定される１６画素分の矩形記憶領域５０
０内のＹ座標が「７」（奇数）の記憶領域に、図１３
（Ｄ）に示すカラーデータｃｗｄ₃のカラーデータｐｉ
ｘ₆，ｐｉｘ₇が書き込まれる。

【００９４】次に、同様に、図１５（Ｆ）に示すよう
に、代表点座標（ｂｔｒｘ₄，ｂｔｒｙ₄）＝（６，
６）によって規定される１６画素分の矩形記憶領域５０
０内のＹ座標が「７」（奇数）の記憶領域に、図１３
（Ｅ）に示すカラーデータｃｗｄ₄のカラーデータｐｉ
ｘ₈が書き込まれる。

【００９５】これにより、テクスチャエンジン回路１４
３から入力した図１１に示す６４ビット幅の転送データ
ｈｗｄ₀〜ｈｗｄ₄に含まれる各々３２ビットの８画素
分のカラーデータｐｉｘ₀〜ｐｉｘ₈が、図１０に示す
矩形記憶領域５００に書き込まれる。

【００９６】なお、上述した図１１〜図１５に示す例で
は、１画素のデータ長が３２ビットのカラーデータｐｉ
ｘ₀〜ｐｉｘ₈を、テクスチャエンジン回路１４３から
入力して図１０に示す矩形記憶領域５００に書き込む場
合を例示したが、１画素のデータ長は任意であり、例え
ば１６ビットであってもよい。以下、１画素のデータ長
が１６ビットのカラーデータｐｉｘ₀〜ｐｉｘ₈を、テ
クスチャエンジン回路１４３から入力して図１０に示す
矩形記憶領域５００に書き込む場合の処理について説明
する。この場合には、図１６に示すように、テクスチャ
エンジン回路１４３から入力される６４ビット幅の転送
データには、各々４画素分のカラーデータが含まれる。
この場合には、図１６に示す転送データｈｗｄ₀に含ま
れるカラーデータｐｉｘ₀〜ｐｉｘ₃を含む２５６ビッ
トのカラーデータが、図９に示すデータ並べ替え回路４
２０のシフト回路４５０₁においてＭＳＢ方向に１ビッ
トだけシフトされ、図１７（Ａ）に示す２５６ビットの
カラーデータｃｗｄ＿ａ₀が生成され、当該カラーデー
タｃｗｄ＿ａ₀に応じてラッチ回路４５３₀〜４５３₇
から、図１８（Ａ）に示すカラーデータｃｗｄ₀がディ
ストリビュータ３００に出力される。次に、図１６に示
す転送データｈｗｄ₁に含まれるカラーデータｐｉｘ₄
〜ｐｉｘ₇を含む２５６ビットのカラーデータが、図９
に示すデータ並べ替え回路４２０のシフト回路４５０₁
においてＭＳＢ方向に２ビットだけシフトされ、さら
に、転送データｈｗｄ₀に含まれるカラーデータｐｉｘ
₃を追加することで、図１７（Ｂ）に示す２５６ビット
のカラーデータｃｗｄ＿ａ₁が生成され、当該カラーデ
ータｃｗｄ＿ａ₁に応じた図１８（Ｂ）に示すカラーデ
ータｃｗｄ₁がディストリビュータ３００に出力され
る。

【００９７】次に、図１６に示す転送データｈｗｄ₂に
含まれるカラーデータｐｉｘ₈を含む２５６ビットのカ
ラーデータが、図９に示すデータ並べ替え回路４２０の
シフト回路４５０₁においてＭＳＢ方向に３ビットだけ
シフトされ、さらに、転送データｈｗｄ₁に含まれるカ
ラーデータｐｉｘ₆、ｐｉｘ₇を追加することで、図１
７（Ｃ）に示す２５６ビットのカラーデータｃｗｄ＿ａ
₂が生成され、当該カラーデータｃｗｄ＿ａ₂に応じた
図１８（Ｃ）に示すカラーデータｃｗｄ₂がディストリ
ビュータ３００に出力される。

【００９８】また、カラーデータｃｗｄ₀〜ｃｗｄ₃に
対応する図１８（Ａ）〜（Ｃ）に示す代表点座標（ｂｔ
ｒｘ，ｂｔｒｙ）およびバリッドフラグｂｔｒｖｌｄ
が、アドレス生成部４３０において生成される。

【００９９】これにより、テクスチャエンジン回路１４
３から入力した図１６に示す６４ビット幅の転送データ
ｈｗｄ₀〜ｈｗｄ₂に含まれる各々１６ビットの８画素
分のカラーデータｐｉｘ₀〜ｐｉｘ₈が、図１０に示す
矩形記憶領域５００に書き込まれる。

【０１００】＜「ＬｏｃａｌｔｏＨｏｓｔ」転送モ
ード＞以下、ＤＲＡＭ１４７から読み出した８画素分の
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒを、６４
ビット幅の転送データにパッキングして、ホストインタ
フェース回路１４９に出力する場合の動作を説明する。
なお、前述したように、ＤＲＡＭ１４７からの読み出し
は、代表点を基準とした８画素（Ｘ方向）×１画素（Ｙ
方向）の８のカラーデータが記憶されている矩形記憶領
域を単位として行われる。また、代表点のアドレスは、
読み出し動作では、Ｙ方向については任意のアドレスを
指定できるが、Ｘ方向について８の倍数のアドレスしか
指定できない。

【０１０１】この場合に、図８に示すデータ並べ替え部
４００のアドレス生成部４３０は、、ホストインタフェ
ース回路１４９から入力したアドレスＡＤＲＲ₁に基づ
いて、ＤＲＡＭ１４７内の読み出しを行う矩形記憶領域
について、図１９に示すＸ，Ｙ座標系における図１９中
左上端からスキャンライン方向にＸ座標が増大する順番
で代表点座標（ｓｂｘ，ｓｂｙ）を算出する。そして、
当該代表点座標（ｓｂｘ，ｓｂｙ）を含むアドレスＡＤ
ＲＲ₂をディストリビュータ３００に出力する。

【０１０２】また、データ並べ替え回路４２０は、アド
レスＡＤＲＲ₂に応じてＤＲＡＭ１４７から読み出され
た８画素分のカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄ
ｔｒを、図２に示す読み出しコントローラ３９０から図
８に示すデータ並べ替え部４００のＦＩＦＯ回路４１０
₃を介して入力し、これを６４ビット幅の転送データｈ
ｗｄにパッキングして、ＦＩＦＯ回路４１０₁を介し
て、ホストインタフェース回路１４９に出力する。この
とき、カラーデータｍｃ＿０ｄｔｒが、当該読み出しを
行う矩形記憶領域の代表点座標に記憶されていたカラー
データであり、カラーデータｍｃ＿７ｄｔｒが、当該矩
形記憶領域内のＸ座標が最大の座標に記憶されていたカ
ラーデータである。

【０１０３】以下、一例として、図１９に示す幅１３、
高さ３、起点座標が（５，５）のＤＲＡＭ１４７内の矩
形記憶領域６００から読み出したカラーデータｐｉｘ₀
〜ｐｉｘ₃₈を、４画素分のカラーデータを含む６４ビッ
ト幅の転送データにパッキングしてホストインタフェー
ス回路１４９に出力する場合の動作を説明する。

【０１０４】先ず、アドレス生成部４３０に、アドレス
ＡＤＲＲ₁が、ホストインタフェース回路１４９から入
力される。そして、アドレス生成部４３０において、図
１９に示す矩形記憶領域６００の読み出し動作を行うた
めに、図１９および図２０（Ａ）〜（Ｉ）に示す代表点
座標（ｓｂｘ₀，ｓｂｙ₀）〜（ｓｂｘ₈，ｓｂｙ₈）
を含むアドレスＡＤＲＲ₂が、図２に示すディストリビ
ュータ３００に順に出力され、アドレスコンバータ３１
０およびおよびメモリコントローラ３５０，３６０，３
７０，３８０の処理を経て、図２０（Ａ）〜（Ｉ）に示
すカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図
２に示す読み出しコントローラ３９０から図８に示すデ
ータ並べ替え部４００のＦＩＦＯ回路４１０₃を介して
データ並べ替え回路４２０に順に出力される。

【０１０５】図９に示すデータ並べ替え回路４２０で
は、コントローラ４４０からの制御信号Ｓ４４０₆に基
づいて以下に示す処理が行われる。なお、図９に示すシ
フト回路４５０₁は、セレクタ４５１₀〜４５１₇の入
力端子ａに接続されている２５６（＝３２×８）ビット
の出力用記憶領域と、当該出力用記憶領域の上位ビット
に位置する２２４（＝３２×８）ビットの内部記憶領域
とを有し、３２ビット単位でシフト動作を行う。

【０１０６】先ず、図２０（Ａ）に示す２５６ビットの
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒがシフト
回路４５０₁に入力され、３２ビット単位で、ＬＳＢに
向けて「５」だけシフトされた後に、カラーデータｐｉ
ｘ₀〜ｐｉｘ₂が、ラッチ回路４５３₀〜４５３₂に記
憶される。

【０１０７】次に、図２０（Ｂ）に示す２５６ビットの
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、シフ
ト回路４５０₁に入力され、３２ビット単位で、ＭＳＢ
に向けて「３」だけシフトされ、出力用記憶領域に記憶
されているカラーデータｐｉｘ₃〜ｐｉｘ₇が、セレク
タ４５１₃〜４５１₇の入力端子ａおよび出力端子ｃを
介して、ラッチ回路４５２₃〜４５２₇に書き込まれ
る。これにより、ラッチ回路４５３₀〜４５３₇に、図
２１（Ｂ）の出力用記憶領域に対応する部分に示される
カラーデータｃｗｄ＿ｂ₁が記憶される。

【０１０８】そして、ラッチ回路４５３₀〜４５３₃に
記憶されているカラーデータｐｉｘ₀〜ｐｉｘ₃が、図
２２に示す６４ビットの転送データｈｒｄ₀として、図
８に示すＦＩＦＯ回路４１０₂を介して、ホストインタ
フェース回路１４９に出力される。次に、ラッチ回路４
５３₄〜４５３₇に記憶されているカラーデータｐｉｘ
₄〜ｐｉｘ₇が、図２２に示す６４ビットの転送データ
ｈｒｄ₁として、図８に示すＦＩＦＯ回路４１０₂を介
して、ホストインタフェース回路１４９に出力される。

【０１０９】また、シフト回路４５０₁の内部記憶領域
に記憶されているカラーデータｐｉｘ₈〜ｐｉｘ₁₀が、
３２ビット単位で、ＬＳＢに向けて「８」だけシフトさ
れた後に、ラッチ回路４５３₀〜４５３₂に書き込まれ
る。次に、図２０（Ｃ）に示すカラーデータｍｃ＿０ｄ
ｔｒ〜ｍｃ＿７ｄｔｒがシフト回路４５０₁に入力さ
れ、３２ビット単位で、ＭＳＢに向けて「３」だけシフ
トされた後に出力され、カラーデータｐｉｘ₁₁，ｐｉｘ
₁₂が、ラッチ回路４５３₃，４５３₄に書き込まれる。
次に、図２０（Ｄ）に示すカラーデータｍｃ＿０ｄｔｒ
〜ｍｃ＿７ｄｔｒが、シフト回路４５０₁に入力され、
シフトされずに出力され、カラーデータｐｉｘ₁₃〜ｐｉ
ｘ₁₅が、ラッチ回路４５３₅〜４５３₇に書き込まれ
る。これにより、ラッチ回路４５３₀〜４５３₇に、図
２１（Ｄ）の出力用記憶領域に対応する部分に示される
カラーデータｃｗｄ＿ｂ₃が記憶される。

【０１１０】そして、ラッチ回路４５３₀〜４５３₃に
記憶されているカラーデータｐｉｘ₈〜ｐｉｘ₁₁が、図
２２に示す６４ビットの転送データｈｒｄ₂として、図
８に示すＦＩＦＯ回路４１０₂を介して、ホストインタ
フェース回路１４９に出力される。次に、ラッチ回路４
５３₄〜４５３₇に記憶されているカラーデータｐｉｘ
₁₂〜ｐｉｘ₁₅が、図２２に示す６４ビットの転送データ
ｈｒｄ₃として、図８に示すＦＩＦＯ回路４１０₂を介
して、ホストインタフェース回路１４９に出力される。

【０１１１】また、次に、図２０（Ｅ）に示す２５６ビ
ットのカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒ
が、シフト回路４５０₁に入力され、シフトされずに出
力され、カラーデータｐｉｘ₁₆〜ｐｉｘ₂₃が、ラッチ回
路４５３₀〜４５３₇に書き込まれる。これにより、ラ
ッチ回路４５３₀〜４５３₇に、図２１（Ｅ）の出力用
記憶領域に対応する部分に示されるカラーデータｃｗｄ
＿ｂ₄が記憶される。

【０１１２】そして、ラッチ回路４５３₀〜４５３₃に
記憶されているカラーデータｐｉｘ₁₆〜ｐｉｘ₁₉が、図
２２に示す６４ビットの転送データｈｒｄ₄として、図
８に示すＦＩＦＯ回路４１０₂を介して、ホストインタ
フェース回路１４９に出力される。次に、ラッチ回路４
５３₄〜４５３₇に記憶されているカラーデータｐｉｘ
₂₀〜ｐｉｘ₂₃が、図２２に示す６４ビットの転送データ
ｈｒｄ₅として、図８に示すＦＩＦＯ回路４１０₂を介
して、ホストインタフェース回路１４９に出力される。

【０１１３】また、次に、図２０（Ｆ）に示す２５６ビ
ットのカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが
シフト回路４５０₁に入力され、シフトされずに、カラ
ーデータｐｉｘ₂₄，ｐｉｘ₂₅が、ラッチ回路４５３₀，
４５３₁に記憶される。

【０１１４】次に、図２０（Ｇ）に示す２５６ビットの
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、シフ
ト回路４５０₁に入力され、３２ビット単位で、ＬＳＢ
に向けて「３」だけシフトされ、カラーデータｐｉｘ₂₆
〜ｐｉｘ₂₈が、ラッチ回路４５３₂〜４５３₄に書き込
まれる。

【０１１５】次に、図２０（Ｈ）に示す２５６ビットの
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、シフ
ト回路４５０₁に入力され、３２ビット単位で、ＭＳＢ
に向けて「５」だけシフトされ、カラーデータｐｉｘ₂₉
〜ｐｉｘ₃₆のうち、出力用記憶領域に記憶されているカ
ラーデータｐｉｘ₂₉〜ｐｉｘ₃₁が、ラッチ回路４５３₅
〜４５３₇に書き込まれるこれにより、ラッチ回路４５
３₀〜４５３に、図２１（Ｈ）の出力用記憶領域に対応
する部分に示されるカラーデータｃｗｄ＿ｂ₇が記憶さ
れる。

【０１１６】そして、ラッチ回路４５３₀〜４５３₃に
記憶されているカラーデータｐｉｘ₂₄〜ｐｉｘ₂₇が、図
２２に示す６４ビットの転送データｈｒｄ₆として、図
８に示すＦＩＦＯ回路４１０₂を介して、ホストインタ
フェース回路１４９に出力される。次に、ラッチ回路４
５３₄〜４５３₇に記憶されているカラーデータｐｉｘ
₂₈〜ｐｉｘ₃₁が、図２２に示す６４ビットの転送データ
ｈｒｄ₇として、図８に示すＦＩＦＯ回路４１０₂を介
して、ホストインタフェース回路１４９に出力される。

【０１１７】次に、シフト回路４５０₁の内部記憶領域
に記憶されているカラーデータｐｉｘ₃₂〜ｐｉｘ₃₆が、
３２ビット単位で、ＬＳＢに向けて「８」だけシフトさ
れた後に、ラッチ回路４５３₀〜４５３₄に書き込まれ
る。次に、図２０（Ｉ）に示すカラーデータｍｃ＿０ｄ
ｔｒ〜ｍｃ＿７ｄｔｒがシフト回路４５０₁に入力さ
れ、３２ビット単位で、ＭＳＢに向けて「５」だけシフ
トされた後に出力され、カラーデータｐｉｘ₃₇，ｐｉｘ
₃₈が、ラッチ回路４５３₅，４５３₆に書き込まれる。
これにより、ラッチ回路４５３₀〜４５３₆に、図２１
（Ｉ）に示されるカラーデータｃｗｄ＿ｂ₈が記憶され
る。

【０１１８】そして、ラッチ回路４５３₀〜４５３₃に
記憶されているカラーデータｐｉｘ₃₂〜ｐｉｘ₃₅が、図
２２に示す６４ビットの転送データｈｒｄ₈として、図
８に示すＦＩＦＯ回路４１０₂を介して、ホストインタ
フェース回路１４９に出力される。次に、ラッチ回路４
５３₄〜４５３₆に記憶されているカラーデータｐｉｘ
₃₆〜ｐｉｘ₃₈が、図２２に示す６４ビットの転送データ
ｈｒｄ₉として、図８に示すＦＩＦＯ回路４１０₂を介
して、ホストインタフェース回路１４９に出力される。

【０１１９】以上説明したように、図１９に示す幅１
３、高さ３、起点座標が（５，５）のＤＲＡＭ１４７内
の矩形記憶領域６００から読み出したカラーデータｐｉ
ｘ₀〜ｐｉｘ₃₈が、図２２に示すように、４画素分のカ
ラーデータを含む６４ビット幅の転送データｈｒｄ₀〜
ｈｒｄ₉にパッキングされてホストインタフェース回路
１４９に出力される。

【０１２０】＜「ＬｏｃａｌｔｏＬｏｃａｌ」転送
モード＞この場合には、ＤＲＡＭ１４７内の転送元の記
憶領域から代表点座標（ｓｂｘ，ｓｂｙ）を基準として
読み出した８画素分のカラーデータｍｃ＿０ｄｔｒ〜ｍ
ｃ＿７ｄｔｒを、書き込み先（転送先）の記憶領域に、
代表点座標（ｂｔｒｘ，ｂｔｒｙ）を基準として書き込
む。このとき、転送元の矩形記憶領域の代表点座標の算
出順番は、前述した「ＨｏｓｔｔｏＬｏｃａｌ」転
送モードのように、一方向ではなく、指定された方向で
行われる。

【０１２１】以下、代表点座標（ｓｂｘ，ｓｂｙ）を右
から左、下から上に順に生成して、ＤＲＡＭ１４７の図
１９に示す矩形記憶領域６００から読み出したカラーデ
ータｐｉｘ₀〜ｐｉｘ₃₈を、幅１３、高さ３で起点座標
が（１０，７）の矩形記憶領域に、代表点座標（ｂｔｒ
ｘ，ｂｔｒｙ）を右から左、下から上に順に生成して書
き込む場合の動作を説明する。

【０１２２】先ず、図８に示すアドレス生成部４３０に
おいて、図１９に示す矩形記憶領域６００の読み出し動
作を行うために、図２３（Ａ）〜（Ｉ）に示す代表点座
標（ｓｂｘ₈，ｓｂｙ₈）〜（ｓｂｘ₀，ｓｂｙ₀）を
含むアドレスＡＤＲＲ₂が、図２に示すディストリビュ
ータ３００に順に出力され、アドレスコンバータ３１０
およびおよびメモリコントローラ３５０，３６０，３７
０，３８０の処理を経て、図２３（Ａ）〜（Ｉ）に示す
カラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図２
に示す読み出しコントローラ３９０から図８に示すデー
タ並べ替え部４００のＦＩＦＯ回路４１０₃を介してデ
ータ並べ替え回路４２０に順に出力される。すなわち、
前述した図２０に示す場合と比べて代表点座標が逆の順
序で、ディストリビュータ３００に出力される。

【０１２３】次に、図９に示すデータ並べ替え回路４２
０では、コントローラ４４０からの制御信号Ｓ４４０₆
に基づいて以下に示す処理が行われる。先ず、図２３
（Ａ）に示すカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄ
ｔｒが、図９に示すシフト回路４５０₁において、３２
ビット単位でＭＳＢに向けて「１」だけシフトされ、当
該シフト後のカラーデータが図９に示すラッチ回路４５
３ ₀〜４５３₇から図２４（Ａ）に示すカラーデータｃ
ｗｄ₀として出力され、カラーデータｃｗｄ₀が図８に
示すラッチ回路４１０₄を介して図２に示すディストリ
ビュータ３００に出力される。

【０１２４】次に、図２３（Ｂ）に示すカラーデータｍ
ｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図９に示すシフト回
路４５０₁においてシフトされずに、ラッチ回路４５３
₀〜４５３₇に書き込まれた後に、シフト回路４５０₂
に出力され、シフト回路４５０₂において、３２ビット
単位でＬＳＢに向けて「１」だけシフトされ、当該シフ
ト後のカラーデータが、セレクタ４５１₀〜４５１₇を
介して、ラッチ回路４５２₀〜４５２₇に書き込まれ
る。そして、ラッチ回路４５２₀〜４５２₇から、図２
４（Ａ）に示すカラーデータｃｗｄ₁が、図８に示すラ
ッチ回路４１０₄を介して、ディストリビュータ３００
に出力される。

【０１２５】次に、ラッチ回路４５３₀〜４５３₇に記
憶されている図２３（Ｂ）に示すカラーデータが、さら
に、シフト回路４５０₂に出力され、シフト回路４５０
₂において、３２ビット単位でＭＳＢに向けて「３」だ
けシフトされ、当該シフト後のカラーデータが、セレク
タ４５１₀〜４５１₇を介して、ラッチ回路４５２₀〜
４５２₇に書き込まれる。これにより、ラッチ回路４５
２₃に、カラーデータｐｉｘ₂₉が記憶される。また、図
２３（Ｃ）に示すカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿
７ｄｔｒが、図９に示すシフト回路４５０₁において、
ＬＳＢに向けて「５」だけシフトされ、ラッチ回路４５
３₀〜４５３₇に書き込まれる。これにより、ラッチ回
路４５３₀〜４５３₂に、カラーデータｐｉｘ₂₆〜ｐｉ
ｘ₂₈が記憶される。そして、ラッチ回路４５２₃，４５
３₀〜４５３₂から、図２４（Ｃ）に示すカラーデータ
ｃｗｄ₂が、図８に示すラッチ回路４１０₄を介して、
ディストリビュータ３００に出力される。

【０１２６】次に、図２３（Ｄ）に示すカラーデータｍ
ｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図９に示すシフト回
路４５０₁において、３２ビット単位でＭＳＢに向けて
「１」だけシフトされ、当該シフト後のカラーデータが
図９に示すラッチ回路４５３₀〜４５３₇から図２４
（Ｄ）に示すカラーデータｃｗｄ₃として出力され、カ
ラーデータｃｗｄ₃が図８に示すラッチ回路４１０₄を
介して図２に示すディストリビュータ３００に出力され
る。

【０１２７】次に、図２３（Ｅ）に示すカラーデータｍ
ｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図９に示すシフト回
路４５０₁においてシフトされずに、ラッチ回路４５３
₀〜４５３₇に書き込まれた後に、シフト回路４５０₂
に出力され、シフト回路４５０₂において、３２ビット
単位でＬＳＢに向けて「１」だけシフトされ、当該シフ
ト後のカラーデータが、セレクタ４５１₀〜４５１₇を
介して、ラッチ回路４５２₀〜４５２₇に書き込まれ
る。そして、ラッチ回路４５２₀〜４５２₇から、図２
４（Ｅ）に示すカラーデータｃｗｄ₄が、図８に示すラ
ッチ回路４１０₄を介して、ディストリビュータ３００
に出力される。

【０１２８】次に、ラッチ回路４５３₀〜４５３₇に記
憶されている図２３（Ｅ）に示すカラーデータが、さら
に、シフト回路４５０₂に出力され、シフト回路４５０
₂において、３２ビット単位でＭＳＢに向けて「３」だ
けシフトされ、当該シフト後のカラーデータが、セレク
タ４５１₀〜４５１₇を介して、ラッチ回路４５２₀〜
４５２₇に書き込まれる。これにより、ラッチ回路４５
２₃に、カラーデータｐｉｘ₁₆が記憶される。また、図
２３（Ｆ）に示すカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿
７ｄｔｒが、図９に示すシフト回路４５０₁において、
ＬＳＢに向けて「５」だけシフトされ、ラッチ回路４５
３₀〜４５３₇に書き込まれる。これにより、ラッチ回
路４５３₀〜４５３₂に、カラーデータｐｉｘ₁₃〜ｐｉ
ｘ₁₅が記憶される。そして、ラッチ回路４５２₃，４５
３₀〜４５３₂から、図２４（Ｆ）に示すカラーデータ
ｃｗｄ₅が、図８に示すラッチ回路４１０₄を介して、
ディストリビュータ３００に出力される。

【０１２９】次に、図２３（Ｇ）に示すカラーデータｍ
ｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図９に示すシフト回
路４５０₁において、３２ビット単位でＭＳＢに向けて
「１」だけシフトされ、当該シフト後のカラーデータが
図９に示すラッチ回路４５３₀〜４５３₇から図２４
（Ｇ）に示すカラーデータｃｗｄ₆として出力され、カ
ラーデータｃｗｄ₆が図８に示すラッチ回路４１０₄を
介して図２に示すディストリビュータ３００に出力され
る。

【０１３０】次に、図２３（Ｈ）に示すカラーデータｍ
ｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒが、図９に示すシフト回
路４５０₁においてシフトされずに、ラッチ回路４５３
₀〜４５３₇に書き込まれた後に、シフト回路４５０₂
に出力され、シフト回路４５０₂において、３２ビット
単位でＬＳＢに向けて「１」だけシフトされ、当該シフ
ト後のカラーデータが、セレクタ４５１₀〜４５１₇を
介して、ラッチ回路４５２₀〜４５２₇に書き込まれ
る。そして、ラッチ回路４５２₀〜４５２₇から、図２
４（Ｈ）に示すカラーデータｃｗｄ₇が、図８に示すラ
ッチ回路４１０₄を介して、ディストリビュータ３００
に出力される。

【０１３１】次に、ラッチ回路４５３₀〜４５３₇に記
憶されている図２３（Ｈ）に示すカラーデータが、さら
に、シフト回路４５０₂に出力され、シフト回路４５０
₂において、３２ビット単位でＭＳＢに向けて「３」だ
けシフトされ、当該シフト後のカラーデータが、セレク
タ４５１₀〜４５１₇を介して、ラッチ回路４５２₀〜
４５２₇に書き込まれる。これにより、ラッチ回路４５
２₃に、カラーデータｐｉｘ₃が記憶される。また、図
２３（Ｉ）に示すカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿
７ｄｔｒが、図９に示すシフト回路４５０₁において、
ＬＳＢに向けて「５」だけシフトされ、ラッチ回路４５
３₀〜４５３₇に書き込まれる。これにより、ラッチ回
路４５３₀〜４５３₂に、カラーデータｐｉｘ₀〜ｐｉ
ｘ₃が記憶される。そして、ラッチ回路４５２₃，４５
３₀〜４５３₂から、図２４（Ｉ）に示すカラーデータ
ｃｗｄ₈が、図８に示すラッチ回路４１０₄を介して、
ディストリビュータ３００に出力される。

【０１３２】また、データ並べ替え部４００では、図２
４（Ａ）〜（Ｉ）に示されるように、上述したカラーデ
ータｃｗｄ₀〜ｃｗｄ₈に対応する代表点座標（ｂｔｒ
ｘ₀，ｂｔｒｙ₀）〜（ｂｔｒｘ₈，ｂｔｒｙ₈）およ
びバリッドフラグｂｔｒｖｌｄ₀〜ｂｔｒｖｌｄ₈が、
アドレス生成部４３０において生成される。代表点座標
（ｂｔｒｘ₀，ｂｔｒｙ₀）〜（ｂｔｒｘ₈，ｂｔｒｙ
₈）およびバリッドフラグｂｔｒｖｌｄ₀〜ｂｔｒｖｌ
ｄ₈は、アドレスＡＤＲＷ₂内に含められ、ディストリ
ビュータ３００に出力される。

【０１３３】そして、代表点座標（ｂｔｒｘ₀，ｂｔｒ
ｙ₀）〜（ｂｔｒｘ₈，ｂｔｒｙ₈）およびバリッドフ
ラグｂｔｒｖｌｄ₀〜ｂｔｒｖｌｄ₈を基準として、８
画素（Ｘ方向）×２画素（Ｙ方向）の１６画素を単位と
して、図２４（Ａ）〜（Ｉ）に示すカラーデータｃｗｄ
₀〜ｃｗｄ₈に含まれるカラーデータｐｉｘ₀〜ｐｉｘ
₃₈が、ＤＲＡＭ１４７内の矩形記憶領域７００に書き込
まれる。これにより、ＤＲＡＭ１４７の図１９に示す矩
形記憶領域６００から読み出したカラーデータｐｉｘ₀
〜ｐｉｘ₃₈が、図２５に示す矩形記憶領域に７００に転
送される。以上が、図８に示すデータ並べ替え回路４２
０およびアドレス生成部４３０の説明である。

【０１３４】コントローラ４４０は、テクスチャエンジ
ン回路１４３から入力した転送モード指示信号Ｓ８００
および画素データ長指示信号Ｓ８０１に基づいて、制御
信号Ｓ４４０₁〜Ｓ４４０₆を生成する。コントローラ
４４０は、ＦＩＦＯ回路４１０₁〜４１０₃およびラッ
チ回路４１０₄をそれぞれ制御する制御信号Ｓ４４０₁
〜Ｓ４４０₄を出力する。また、コントローラ４４０
は、アドレス生成部４３０を制御する制御信号Ｓ４４０
₅を出力する。また、コントローラ４４０は、データ並
べ替え回路４２０を制御する制御信号Ｓ４４０₆を出力
する。

【０１３５】また、コントローラ４４０は、ＦＩＦＯ回
路４１０₃への入力、すなわちＤＲＡＭ１４７からのカ
ラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒの読み出し
を以下に示すようにして制御する。コントローラ４４０
は、ＦＩＦＯ回路４１０₃の記憶領域を監視し、各々６
４ビット幅の１６段の記憶回路のうち半分の８段の記憶
回路が空（有効データの未記憶状態）になったことを検
出すると、画素データ長指示信号Ｓ８０１に応じた回数
だけ連続して読み出しを行うことを指示する制御信号Ｓ
４４０₅をアドレス生成部４３０に出力する。ここで、
１回の読み出しによって、８画素分の２５６ビットのカ
ラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒがＤＲＡＭ
１４７から読み出される。

【０１３６】具体的には、コントローラ４４０は、画素
データ長指示信号Ｓ８０１が示す画素データ長に応じ
て、図２６に示す読み出し指示回数を示す制御信号Ｓ４
４０₅をアドレス生成部４３０に出力する。すなわち、
コントローラ４４０は、１画素のデータ長が３２ビッ
ト、１６ビット、８ビットおよび４ビットの場合に、そ
れぞれ２回、４回、８回および１６回の読み出し指示回
数を示す制御信号Ｓ４４０₅をアドレス生成部４３０に
出力する。

【０１３７】図２６に示す読み出し指示回数を示す制御
信号Ｓ４４０₅を出力することで、ＦＩＦＯ回路４１０
₃の空（未記憶）の８段の記憶回路に、ＤＲＡＭ１４７
から読み出されたカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿
７ｄｔｒを記憶させることができる。このとき、ＦＩＦ
Ｏ回路４１０₃の８段の記憶回路は、８×６４ビットの
カラーデータを記憶する。

【０１３８】すなわち、画素データ長が３２ビットの場
合には、１回の読み出し動作で読み出されるカラーデー
タｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒには、図２７（Ａ）
に示すように、３２×８ビットのカラーデータが含まれ
ているため、これを２回連続して読み出すことで、３２
×８×２（＝８×６４）ビットの読み出しを行うことが
できる。また、画素データ長が１６ビットの場合には、
１回の読み出し動作で読み出されるカラーデータｍｃ＿
０ｄｔｒ〜ｍｃ＿７ｄｔｒには、図２７（Ｂ）に示すよ
うに、１６×８ビットのカラーデータが含まれているた
め、これを４回連続して読み出すことで、１６×８×４
（＝８×６４）ビットの読み出しを行うことができる。
また、画素データ長が８ビットの場合には、１回の読み
出し動作で読み出されるカラーデータｍｃ＿０ｄｔｒ〜
ｍｃ＿７ｄｔｒには、図２７（Ｃ）に示すように、８×
８ビットのカラーデータが含まれているため、これを８
回連続して読み出すことで、８×８×８（＝８×６４）
ビットの読み出しを行うことができる。また、画素デー
タ長が４ビットの場合には、１回の読み出し動作で読み
出されるカラーデータｍｃ＿０ｄｔｒ〜ｍｃ＿７ｄｔｒ
には、図２７（Ｄ）に示すように、４×８ビットのカラ
ーデータが含まれているため、これを１６回連続して読
み出すことで、４×８×１６（＝８×６４）ビットの読
み出しを行うことができる。

【０１３９】以上説明したように、コントローラ４４０
が、ＦＩＦＯ回路４１０₃の記憶領域を監視し、各々６
４ビット幅の１６段の記憶回路のうち半分の８段の記憶
回路が空になったときに、画素データ長指示信号Ｓ８０
１に応じた回数だけ連続してＤＲＡＭ１４７から読み出
しを行うことで、コントローラ４４０によるＦＩＦＯ回
路４１０₃の制御を簡単にでき、コントローラ４４０の
負担を軽減できる。そのため、コントローラ４４０が行
うその他の処理が、ＦＩＦＯ回路４１０₃の制御に待た
される状態を回避できる。すなわち、上述したようなコ
ントローラ４４０による制御を行っていない一般的な従
来のＦＩＦＯ回路のでは、例えば、空き（未記憶）状態
の記憶回路が存在する間、メモリからの読み出しを連続
して行い、全ての記憶回路が記憶状態になったときに読
み出しを停止するように入力制御を行う。しかしなが
ら、このように制御を行うと、読み出しを停止したとき
に、１回の読み出しで読み出される８画素分のカラーデ
ータのうち一部のデータのみがＦＩＦＯ回路に書き込ま
れる状態が発生する。そのため、次に前回と同じ８画素
のカラーデータを読み出し、当該読み出した８画素のカ
ラーデータのうち前回にＦＩＦＯ回路に書き込まれなか
った画素のカラーデータを特定し、当該特定したカラー
データのみをＦＩＦＯ回路に書き込むように制御を行う
必要があり、制御が複雑になる。

【０１４０】ＣＲＴコントロール回路１４５ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１４６に、ＲＧＢのインデッ
クス値を出力する。

【０１４１】ＲＡＭＤＡＣ回路１４６ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【０１４２】以下、上述した３次元コンピュータグラフ
ィックシステム１０の全体動作について説明する。３次
元コンピュータグラフィックシステム１０において、グ
ラフィック描画等のデータは、メインプロセッサ１１の
メインメモリ１２、あるいは外部からのグラフィックス
データを受けるＩ／Ｏインタフェース回路１３からメイ
ンバス１５を介してレンダリング回路１４に与えられ
る。なお、必要に応じて、グラフィックス描画等のデー
タは、メインプロセッサ１１等において、座標変換、ク
リップ処理、ライティング処理等のジオメトリ処理が行
われる。ジオメトリ処理が終わったグラフィックスデー
タは、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、輝度値
Ｒ，Ｇ，Ｂ、描画しようとしている画素と対応するテク
スチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダリング
データＳ１１となる。

【０１４３】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【０１４４】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，
ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【０１４５】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【０１４６】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４に対して、アドレスＡＤＲＲ₁
を含む読み出し要求Ｓ１４３が出力され、メモリＩ／Ｆ
回路１４４を介して、ＤＲＡＭ１４７（ＳＲＡＭ１４
８）に記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み
出される。

【０１４７】次に、テクスチャエンジン回路１４３にお
いて、読み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１４２からのＤＤＡデータＳ１４２に含まれる
（Ｒ，Ｇ，Ｂ）データとが掛け合わされ、カラーデータ
Ｓ１４３として生成される。このカラーデータＳ１４３
は、テクスチャエンジン回路１４３からメモリＩ／Ｆ回
路１４４に出力される。

【０１４８】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【０１４９】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力したカラー
データＳ１４３に対応するｚデータと、ｚバッファ１４
７ｃに記憶されているｚデータとの比較が行われ、入力
したカラーデータＳ１２によって描画される画像が、前
回、ディスプレイバッファ２１に書き込まれた画像よ
り、手前（視点側）に位置するか否かが判断される。判
断の結果、手前に位置する場合には、画像データＳ１４
３に対応するｚデータでｚバッファ１４７ｃに記憶され
たｚデータが更新される。

【０１５０】次に、メモリＩ／Ｆ回路１４４において、
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ１４７ｂ
に書き込まれる。これら書き込む（更新も含む）べきデ
ータは、書き込み系回路である、図２に示すデータ並べ
替え部４００、ディストリビュータ３００、アドレスデ
コーダ３１０，３２０，３３０，３４０を介してメモリ
コントローラ３５０，３６０，３７０，３８０に供給さ
れ、メモリコントローラ３５０，３６０，３７０，３８
０によって、それぞれ書き込み系配線群４０１Ｗ，４０
２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，４３
１Ｗ，４３２Ｗを介し所定のメモリに対して並列的に書
き込まれる。

【０１５１】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしている画素におけるテクスチャアドレ
スに対応したテクスチャを格納しているメモリブロック
がそのテクスチャアドレスにより算出され、そのメモリ
ブロックにのみ読みだし要求が出され、テクスチャデー
タが読み出される。この場合、該当するテクスチャデー
タを保持していないメモリブロックにおいては、テクス
チャ読み出しのためのアクセスが行われないため、描画
により多くのアクセス時間を提供することが可能となっ
ている。

【０１５２】このとき、メモリＩ／Ｆ回路１４４におけ
る、テクスチャエンジン回路１４３からの画像データＳ
１４３をＤＲＡＭ１４７に書き込む処理は、例えば、図
１１〜図１８を参照して前述したように、６４ビット幅
の転送データｈｗｄを、２５６ビット幅のカラーデータ
ｃｗｄに変換して行われる。

【０１５３】また、描画においても同様に、今から描画
しようとしている画素アドレスに対応するカラーデータ
を格納しているメモリブロックに対して、該当アドレス
からカラーデータがモディファイ書き込み(Modify Writ
e)を行うために読み出され、モディファイ後、同じアド
レスへ書き戻される。

【０１５４】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしている画素アドレスに対応す
る奥行きデータを格納しているメモリブロックに対し
て、該当アドレスから奥行きデータがモディファイ書き
込み(Modify Write)を行うために読み出され、必要なら
ばモディファイ後、同じアドレスへ書き戻される。

【０１５５】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７とのデータのやり取りにおいては、そ
れまでの処理を複数並行処理することで、描画性能を向
上させることができる。特に、トライアングルＤＤＡ回
路１４２とテクスチャエンジン１４３の部分を並列実行
形式で、同じ回路に設ける（空間並列）か、または、パ
イプラインを細かく挿入する（時間並列）ことで、部分
的に動作周波数を増加させるという手段により、複数画
素の同時算出が行われる。

【０１５６】また、カラーデータは、メモリＩ／Ｆ回路
１４４の制御のもと、表示領域において隣接した部分
は、異なるＤＲＡＭモジュールとなるように配置され
る。これにより、三角形のような平面を描画する場合に
は面で同時に処理される。このため、それぞれのＤＲＡ
Ｍモジュールの動作確率は非常に高い。

【０１５７】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ(First In First Out)等にその表示データが
貯えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢの
インデックス値が転送される。

【０１５８】また、図１に示すホストインタフェース回
路１４９を介して、メインプロセッサ１１からメモリＩ
／Ｆ回路１４４に対してＤＲＡＭ１４７あるいはＳＲＡ
Ｍ１４８に格納されているデータの読み出し要求があっ
た場合、読み出しコントローラ３９０のアドレスコンバ
ータ３９１に読み出しアドレスＡＤＲＲ₂が入力され
る。このとき、アドレスコンバータ３９１ではメモリコ
ントローラ３５０，３６０，３７０，３８０からのアイ
ドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０をす
べてアクティブで入力された否かのチェックが行われ
る。そして、アイドル信号Ｓ３５０，Ｓ３６０，Ｓ３７
０，Ｓ３８０がすべてアクティブで入力されると、アイ
ドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応
答して、８画素あるいは１６画素単位で読み出しを行う
ように、読み出しアドレスおよび読み出し要求信号Ｓ３
９１が各メモリコントローラ３５０，３６０，３７０，
３８０に出力される。

【０１５９】読み出しアドレスおよび読み出し要求信号
Ｓ３９１を受けて、各メモリコントローラ３５０，３６
０，３７０，３８０で８画素あるいは１６画素単位の、
テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータお
よびテクスチャカラールックアップテーブルデータが読
み出し系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２
Ｒ，４２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介して
並列的に読み出され、さらに読み出し系配線群３５１，
３６１，３７１，３８１，配線群４４０を介してデータ
演算部３９２に入力される。そして、データ演算部３９
２で所定の演算処理が行われた後に、データ並べ替え部
４００において、２５６ビット幅のカラーデータｍｃ＿
０ｄｔｒ〜ｍｃ＿７ｄｔｒから６４ビット幅の転送デー
タｈｒｄに変換され、要求先、例えばメインプロセッサ
１１にホストインタフェース回路１４９を介して出力さ
れる。

【０１６０】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【０１６１】以上説明したように、本実施形態によれ
ば、図１に示すホストインタフェース回路１４９および
テクスチャエンジン回路１４３と、ＤＲＡＭ１４７との
間でのデタフォーマットが異なる場合でも、図２に示す
データ並べ替え部４００においてデータの並べ替えを行
うことで、テクスチャエンジン回路１４３およびホスト
インタフェース回路１４９とＤＲＡＭ１４７との間での
データ転送を正確に行うことができる。また、本実施形
態によれな、ＤＲＡＭ１４７に対してアクセスするアド
レスパターンに制限がある場合でも、データ並べ替え部
４００において当該制限を考慮してデータの並べ替えを
行うことで、ＤＲＡＭ１４７に対してのカラーデータの
書き込みおよび読み出しを正確に行うことができる。

【０１６２】また、本実施形態によれば、図８に示すデ
ータ並べ替え部４００において、コントローラ４４０
が、ＦＩＦＯ回路４１０₃の記憶領域を監視し、各々６
４ビット幅の１６段の記憶回路のうち半分の８段の記憶
回路が空になったときに、画素データ長指示信号Ｓ８０
１に応じた回数だけ連続してＤＲＡＭ１４７から読み出
しを行うことで、コントローラ４４０によるＦＩＦＯ回
路４１０₃の制御を簡単にでき、コントローラ４４０の
負担を軽減できる。そのため、コントローラ４４０が行
うその他の処理が、ＦＩＦＯ回路４１０₃の制御処理に
よって待たされる状態を回避できる。

【０１６３】また、本実施形態によれば、ＤＲＡＭ１４
７およびＳＲＡＭ１４８へのアクセス（書き込みまたは
読み出し）を行うメモリＩ／Ｆ回路１４４において、書
き込み経路と読み出し経路とを別経路として構成し、書
き込みの場合には書き込みアドレスＡＤＲＷとカラーデ
ータｃｗｄを書き込み系回路であるデータ並べ替え部４
００、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０およびメモリコントロ
ーラ３５０，３６０，３７０，３８０で処理してＤＲＡ
Ｍ１４７に書き込み、読み出しの場合には読み出し系回
路であるデータ並べ替え部４００、読み出しコントロー
ラ３９０、メモリコントローラ３５０，３６０，３７
０，３８０で処理してＤＲＡＭ１４７またはＳＲＡＭ１
４８から読み出すことから、例えば読み出しの割り込み
が入った時等に早いタイミングで切り替えることがで
き、読み出しの際の性能向上を図れる利点がある。

【０１６４】また、メモリＩ／Ｆ回路１４４は、所定の
インターリーブ方式のアドレッシングに基づいてＤＲＡ
Ｍ１４７へのアクセスを、例えば１６画素単位あるいは
８画素単位で行い、アクセスを行う領域に制限を加えて
いることから、ペ−ジ違反を起こさない画像処理装置を
実現できる。

【０１６５】さらに、本実施形態によれば、半導体チッ
プ内部に内蔵されたＤＲＡＭ１４７に、表示データと少
なくとも一つの図形要素が必要とするテクスチャデータ
を記憶させた構成を有することから、表示領域以外の部
分にテクスチャデータを格納できることになり、内蔵Ｄ
ＲＡＭの有効利用が可能となり、高速処理動作、並びに
低消費電力化を並立させるようにした画像処理装置が実
現可能となる。そして、単一メモリシステムを実現で
き、すべてが内蔵された中だけで処理ができる。その結
果、ア−キテクチャとしても大きなパラダイムシフトと
なる。また、メモリの有効利用ができることで、内部に
持っているＤＲＡＭのみでの処理が可能となり、内部に
あるがゆえのメモリと描画システムの間の大きなバンド
幅が、十分に活用可能となる。また、ＤＲＡＭにおいて
も特殊な処理を組み込むことが可能となる。

【０１６６】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【０１６７】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【０１６８】本発明は上述した実施形態には限定されな
い。例えば、ＤＲＡＭ１４７に対してのアクセスパター
ンの制限は、上述したものに制限されず、その他のアク
セスパターンの制限がある場合でも、本発明を適用可能
である。また、図８に示すデータ並べ替え部４００の構
成や、図９に示すデータ並べ替え回路４２０の構成も、
これらに限定されるものではない。

【０１６９】また、図８に示すＦＩＦＯ回路４１０₁〜
４１０₃の段数は任意である。また、コントローラ４４
０が、ＦＩＦＯ回路４１０₃の記憶状態を開始して読み
出し要求を出すタイミングは、空領域が半分になったと
き以外でもよい。

【０１７０】また、上述した図１に示す３次元コンピュ
ータグラフィックスシステム１０では、ＳＲＡＭ１４８
を用いる構成を例示したが、ＳＲＡＭ１４８を設けない
構成にしてもよい。

【０１７１】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【０１７２】

【発明の効果】以上説明したように、本発明の画像処理
装置によれば、記憶回路へのアクセス時のアドレス指定
に制限がある場合でも、画像処理回路と記憶回路の間の
データ送受信を正確に行うことができる。また、本発明
の画像処理装置によれば、記憶回路へのアクセス時のア
ドレス指定に制限がある場合でも、記憶回路の記憶領域
内でのデータ転送を正確に行うことができる。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るレンダリング回路におけるＤＲＡ
Ｍ、ＳＲＡＭ、並びに、ＤＲＡＭおよびＳＲＡＭへアク
セスするメモリＩ／Ｆ回路の具体的な構成例を示すブロ
ック図である。

【図３】本発明に係るＤＲＡＭバッファの構成例を示す
概略図である。

【図４】テクスチャデータに含まれる同時にアクセスが
行われるカラーデータを説明するための図である。

【図５】テクスチャデータを構成する単位ブロックを説
明するための図である。

【図６】テクスチャバッファのアドレス空間を説明する
するための図である。

【図７】本発明に係るメモリＩ／Ｆ回路におけるディス
トリビュータの画像データ処理を説明するための図であ
る。

【図８】図８は、図２に示すデータ並べ替え部４００の
構成図である。

【図９】図９は、図８に示すデータ並べ替え回路４２０
の構成図である。

【図１０】図１０は、図１に示すＤＲＡＭ内の記憶領域
を示す図である。

【図１１】図１１は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が３２ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１２】図１２は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が３２ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１３】図１３は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が３２ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１４】図１４は、図１３に示すカラーデータを図１
に示すＤＲＡＭに書き込む動作を説明するための図であ
る。

【図１５】図１５は、図１３に示すカラーデータを図１
に示すＤＲＡＭに書き込む動作を説明するための図であ
る。

【図１６】図１６は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が１６ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１７】図１７は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が１６ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１８】図１８は、図２に示すデータ並べ替え部にお
ける１画素のデータ長が１６ビットの場合の「Ｈｏｓｔ
ｔｏＬｏｃａｌ」転送モードの動作を説明するため
の図である。

【図１９】図１９は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＨｏｓｔ」転送モードの動作
を説明するための図である。

【図２０】図２０は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＨｏｓｔ」転送モードの動作
を説明するための図である。

【図２１】図２１は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＨｏｓｔ」転送モードの動作
を説明するための図である。

【図２２】図２２は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＨｏｓｔ」転送モードの動作
を説明するための図である。

【図２３】図２３は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＬｏａｃｌ」転送モードの動
作を説明するための図である。

【図２４】図２４は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＬｏｃａｌ」転送モードの動
作を説明するための図である。

【図２５】図２５は、図２に示すデータ並べ替え部にお
ける「ＬｏｃａｌｔｏＬｏｃａｌ」転送モードの動
作を説明するための図である。

【図２６】図２６は、図８に示すコントローラからアド
レス生成部に出力する制御信号の読み出し要求に示され
る読み出し指示回数と、１画素のデータ長との関係を説
明するための図である。

【図２７】図２７は、１画素のデータ長が３２ビット、
１６ビット、８ビットおよび４ビットの場合における、
１回の読み出し動作によってＤＲＡＭから読み出される
カラーデータを説明するための図である。

【図２８】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４５…ＣＲＴコントローラ回
路、１４６…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１
４７ａ…テクスチャバッファ、１４７ｂ…ディスプレイ
バッファ、１４７ｃ…ｚバッファ、１４７ｄ…テクスチ
ャＣＬＵＴバッファ、１４８…ＳＲＡＭ、２００，２１
０，２２０，２３０…メモリモジュール、３００…ディ
ストリビュータ、３１０，３２０，３３０，３４０…ア
ドレスデコーダ、３５０，３６０，３７０，３８０…メ
モリコントローラ、３９０…読み出しコントローラ、３
９１…アドレスデコーダ、３９２…データ演算処理部、
４００…データ並べ替え部、４１０₁〜４１０₃…ＦＩ
ＦＯ回路、４１０₄…ラッチ回路、４２０…データ並べ
替え回路、４３０…アドレス生成部、４４０…コントロ
ーラ

Claims

【特許請求の範囲】

【請求項１】所定の大きさのブロックを単位として画像
データの書き込みが行われ、記憶領域に規定された２次
元のアドレス空間における前記ブロックの代表点のアド
レスの指定に制限がある記憶回路と、所定の処理を行って画像データを生成する画像処理回路
と、前記画像処理回路から入力した画像データを含む前記ブ
ロックの前記代表点のアドレスを前記制限に基づいて指
定したときに、前記画像データが前記記憶回路内の所定
の記憶領域に書き込まれるように、前記画像データを並
べ替えるデータ並べ替え回路と、前記並べ替えられた前記画像データを含む前記ブロック
を、前記記憶回路に書き込む書き込み回路とを有する画
像処理装置。
【請求項２】前記記憶回路は、前記２次元のアドレス空
間内の直交する２方向のそれぞれについて、所定のアド
レス間隔で前記代表点のアドレスが指定される請求項１
に記載の画像処理装置。
【請求項３】前記第１の画像データは、複数の画素デー
タからなり、前記データ並べ替え回路は、前記画素データ単位で、前
記並べ替えを行う請求項１に記載の画像処理装置。
【請求項４】前記データ並べ替え回路は、前記画像処理回路から入力した第１のデータ長の第１の
画像データを第２のデータ長の第２の画像データ内に配
置し、前記第２の画像データを含む前記ブロックの前記
代表点のアドレスを前記制限に基づいて指定したとき
に、前記第１の画像データが前記記憶回路の所定の記憶
領域に書き込まれるように、前記第２の画像データを並
べ替え、前記書き込み回路は、前記並べ替えられた前記第２の画
像データを含む前記ブロックを、前記記憶回路に書き込
む請求項３に記載の画像処理装置。
【請求項５】前記ブロックは矩形であり、前記第２の画
像データの前記第２のデータ長は前記ブロックの一辺の
長さと同じであり、前記記憶回路の記憶領域における前
記ブロックの前記一辺の方向のアドレスをＸ方向のアド
レスとし、当該Ｘ方向と直交する方向のアドレスをＹ方
向のアドレスとした場合に、前記データ並べ替え回路は、同一の前記第１の画像デー
タに含まれる複数の画素データのうち、前記所定の記憶
領域における異なるＹ方向のアドレスに書き込まれる画
素データを、相互に異なる前記第２の画像データ内に配
置する請求項４に記載の画像処理装置。
【請求項６】前記データ並べ替え回路は、前記ブロック
内における有効な画素データを特定する有効性指示デー
タを生成する請求項３に記載の画像処理装置。
【請求項７】前記書き込み回路は、前記有効性指示デー
タに基づいて、前記ブロック内の有効性が指示されてい
る画素データで、前記記憶回路の対応する記憶内容を書
き換える請求項６に記載の画像処理装置。
【請求項８】前記記憶回路、前記画像処理回路、前記デ
ータ並べ替え回路および前記書き込み回路が一つの半導
体チップ内に混載されている請求項１に記載の画像処理
装置。
【請求項９】所定の大きさのブロックを単位として記憶
領域に記憶された画像データの読み出しが行われ、前記
記憶領域に規定された２次元のアドレス空間における前
記ブロックの代表点のアドレスの指定に制限がある記憶
回路と、第１のデータ長の第１の画像データを入力し、当該第１
の画像データを用いた処理を行う画像処理回路と、前記制限に基づいて代表点を指定して前記ブロック単位
で前記記憶回路から前記画像データを読み出す読み出し
回路と、前記読み出しによって得られた第２のデータ長の第２の
画像データを並べ替えて生成した前記第１の画像データ
を前記画像処理回路に出力するデータ並べ替え回路とを
有する画像処理装置。
【請求項１０】前記記憶回路は、前記２次元のアドレス
空間内の直交する２方向のそれぞれについて、所定のア
ドレス間隔で前記代表点のアドレスが指定される請求項
９に記載の画像処理装置。
【請求項１１】前記第１の画像データおよび前記第２の
画像データは、複数の画素データからなり、前記データ並べ替え回路は、前記画素データ単位で、前
記並べ替えを行う請求項９に記載の画像処理装置。
【請求項１２】前記記憶回路、前記読み出し回路および
データ並べ替え回路が一つの半導体チップ内に混載され
ている請求項９に記載の画像処理装置。
【請求項１３】所定の大きさのブロックを単位として記
憶領域に対しての画像データの読み出しおよび書き込み
が行われ、前記記憶領域に規定された２次元のアドレス
空間における前記ブロックの代表点のアドレスの指定に
制限がある記憶回路と、前記制限に基づいて代表点を指定して前記ブロックを単
位として前記記憶回路から前記画像データを読み出す読
み出し回路と、前記読み出された画像データを含む前記ブロックの前記
代表点のアドレスを前記制限に基づいて指定したとき
に、前記読み出された画像データが前記記憶回路内の所
定の記憶領域に書き込まれるように、前記読み出された
画像データを並べ替えるデータ並べ替え回路と、前記制限に基づいて代表点を指定して、前記並べ替えら
れた画像データを含む前記ブロックを前記記憶回路に書
き込む書き込み回路とを有する画像処理装置。
【請求項１４】前記記憶回路は、前記２次元のアドレス
空間内の直交する２方向のそれぞれについて、所定のア
ドレス間隔で前記代表点のアドレスが指定される請求項
１３に記載の画像処理装置。
【請求項１５】前記記憶回路は、前記読み出しと前記書
き込みとで、前記ブロックの大きさおよび前記代表点の
アドレスの指定の制限が異なる請求項１３に記載の画像
処理装置。
【請求項１６】前記第１の画像データは、複数の画素デ
ータからなり、前記データ並べ替え回路は、前記画素データ単位で、前
記並べ替えを行う請求項１３に記載の画像処理装置。
【請求項１７】前記データ並べ替え回路は、書き込みを
行う前記ブロック内の有効な画素データを特定する有効
性指示データを生成する請求項１６に記載の画像処理装
置。
【請求項１８】前記書き込み回路は、前記有効性指示デ
ータに基づいて、前記ブロック内の有効性が指示されて
いる画素データで、前記記憶回路の対応する記憶内容を
書き換える請求項１７に記載の画像処理装置。
【請求項１９】前記記憶回路、前記読み出し回路、前記
データ並べ替え回路および前記書き込み回路が一つの半
導体チップ内に混載されている請求項１３に記載の画像
処理装置。
【請求項２０】単位図形の頂点について、３次元座標
（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
タ、テクスチャ同次座標（ｓ，ｔ）および同次項ｑを含
むポリゴンレンダリングデータを用いてレンダリング処
理を行う画像処理装置であって、表示データと少なくとも一つの図形要素が必要とするテ
クスチャデータとを記憶し、所定の大きさのブロックを
単位として書き込みが行われ、記憶領域に規定された２
次元のアドレス空間における前記ブロックの代表点のア
ドレスの指定に制限がある記憶回路と、前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成回路と、前記補間データに含まれるテクスチャ同次座標（ｓ，
ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
を生成し、当該「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
クスチャアドレスを用いて、前記記憶回路からテクスチ
ャデータを読み出し、図形要素の表面への前記読み出し
たテクスチャデータの張り付け処理を行って表示データ
を生成するテクスチャ処理回路と、前記テクスチャ処理回路から入力した表示データを含む
前記ブロックの前記代表点のアドレスを前記制限に基づ
いて指定したときに、前記表示データが前記記憶回路内
の所定の記憶領域に書き込まれるように、前記表示デー
タを並べ替えるデータ並べ替え回路と、前記並べ替えられた前記表示データを含む前記ブロック
を、前記記憶回路に書き込む書き込み回路とを有する画
像処理装置。
【請求項２１】単位図形の頂点について、３次元座標
（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
タ、テクスチャ同次座標（ｓ，ｔ）および同次項ｑを含
むポリゴンレンダリングデータを用いてレンダリング処
理を行う画像処理装置であって、表示データと少なくとも一つの図形要素が必要とするテ
クスチャデータとを記憶し、所定の大きさのブロックを
単位として書き込みが行われ、記憶領域に規定された２
次元のアドレス空間における前記ブロックの代表点のア
ドレスの指定に制限がある記憶回路と、前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成回路と、前記補間データに含まれるテクスチャ同次座標（ｓ，
ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
を生成し、当該「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
クスチャアドレスを用いて前記記憶回路から読み出され
たテクスチャデータを、図形要素の表面への張り付け処
理を行って表示データを生成するテクスチャ処理回路
と、前記制限に基づいて代表点を指定して前記ブロック単位
で前記記憶回路から前記テクスチャデータを読み出す読
み出し回路と、インタフェース回路と、前記読み出されたテクスチャデータを、前記インタフェ
ース回路の出力フォーマットに応じて並べ替えて、前記
インタフェース回路に出力するデータ並べ替え回路とを
有する画像処理装置。