WO2012108411A1 - 符号化／復号化処理プロセッサ、および無線通信装置 - Google Patents

符号化／復号化処理プロセッサ、および無線通信装置 Download PDF

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WO2012108411A1
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decoding
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俊樹 竹内
裕之 井倉
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日本電気株式会社
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    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors

Definitions

  • the present invention relates to an encoding / decoding processor and a wireless communication apparatus, and more particularly to an encoding / decoding processor that can perform various encoding / decoding processes in a plurality of wireless systems with a high-speed and simple circuit configuration. .
  • encoding / decoding processing of a transmission / reception data signal is necessary. More specifically, the transmission side requires encoding processing such as CRC code addition, scrambling processing, convolutional encoding, and interleaving (data rearrangement) processing for the transmission data signal. Decoding processing such as deinterleaving (reverse of interleaving) processing, Viterbi decoding, descrambling processing, CRC determination processing, and the like is necessary.
  • Japanese Patent Application Laid-Open No. H10-228561 described below has a configuration in which a dedicated hardware circuit can be set according to various parameters so as to support a plurality of radio systems, thereby achieving high speed and power efficiency.
  • a dedicated processing engine is configured to be resettable so as to be compatible with a plurality of baseband processes, thereby flexibly supporting a plurality of wireless systems.
  • Patent Document 1 describes a technique in which a dedicated hardware circuit can be set in an operation mode and can be flexibly adapted to a system change or the like by being controlled from a central overall control processor. Has been.
  • Patent Document 7 describes a technique in which encoding / decoding processing corresponding to a plurality of wireless systems is processed by software using a processor such as a dedicated signal processor (DSP).
  • a processor such as a dedicated signal processor (DSP).
  • DSP dedicated signal processor
  • a common signal processor and a DMA controller for speeding up memory access are used to implement communication processing, thereby flexibly supporting various communication methods. It is.
  • Patent Document 2 describes a technique for reducing the memory access latency of the processor by providing a dedicated memory controller outside the signal processor.
  • Patent Document 3 describes a signal processing apparatus for image processing that can incorporate a scaling function while suppressing an increase in circuit scale using a single memory port.
  • Patent Document 4 describes a logic integrated circuit that can save space in arithmetic logic by configuring so that addition processing and multiplication processing can be executed in parallel.
  • Patent Document 5 describes a communication method for setting parameters related to communication using a forward pilot tone and a reverse pilot tone.
  • Patent Document 6 describes a multiprocessor system in which data is efficiently compressed between a plurality of processors by locally compressing data before transferring it to a shared memory.
  • Patent Document 8 describes a processor design tool including an address generation unit that calculates an address every time according to an instruction.
  • Patent Document 9 describes a communication system using a processor having a register file for calculation inside.
  • the first problem is that various encoding / decoding processes in a plurality of wireless communication systems cannot be flexibly handled in the encoding / decoding process (bit / byte operation process) in the wireless communication device.
  • the second problem is that, when encoding / decoding processing (bit / byte operation processing) in a wireless communication system is realized by software processing by a processor with emphasis on flexibility, a plurality of bits (bytes) are simultaneously processed. It cannot be processed at high speed including memory access latency, such as computation.
  • the processing amount of encoding / decoding processing in wireless communication depends on a generally required data transfer rate.
  • the required data transfer rate is increasing, and further reduction in power consumption is desired. Therefore, it is important that high-speed communication is possible with lower power consumption.
  • Patent Document 1 has a problem that it cannot easily cope with changes in the detailed processing order and the processing order between the processes (dedicated hardware circuits).
  • Patent Document 2 also improves the throughput at the time of data writing in which the address and data are transferred together while simply incrementing the address to the external memory, but the transfer cycle of the data corresponding to the address is increased. Since they are different (two or more cycles are required for reading), there is a problem that the throughput at the time of reading data is not improved. In addition, since the address is simply incremented, there is a problem that it is not possible to deal with a special address order that is not a simple increment, such as interleaving / deinterleaving processing in wireless communication encoding / decoding processing. .
  • Patent Documents 3 to 6 and Patent Documents 8 to 9 all perform encoding / decoding processing capable of supporting a plurality of wireless communication systems at high speed and with a simple circuit configuration. This problem is not solved because it is not intended to be realized and does not have a configuration for that purpose.
  • An object of the present invention is to provide an encoding / decoding processor and a wireless communication apparatus capable of realizing various encoding / decoding processes in a plurality of wireless communication schemes at high speed with a simple circuit configuration. is there.
  • an encoding / decoding processor is an encoding / decoding processor that is incorporated in a wireless communication device and performs encoding and decoding processing of communication data.
  • an arithmetic circuit that performs a plurality of bits in parallel in one cycle for an operation necessary for the decoding process.
  • a wireless communication apparatus includes an encoding / decoding process (codec) module that performs encoding processing of transmission data to be transmitted to the outside and decoding processing of reception data received from the outside. And an encoding / decoding processing (codec) module that performs error correction decoding processing circuit, which is dedicated hardware for performing error correction decoding of received data, and processing other than error correction decoding of received data
  • codec encoding / decoding process
  • codec an encoding / decoding processing module that performs error correction decoding processing circuit, which is dedicated hardware for performing error correction decoding of received data, and processing other than error correction decoding of received data
  • the present invention includes a programmable arithmetic unit in which a coprocessor dedicated to encoding and decoding processing performs a plurality of bits in parallel in one cycle based on an externally given operation mode and generator polynomial. Since the configuration is adopted, the encoding / decoding process can be performed at high speed, and the contents of the process can be easily changed from the outside. Accordingly, an encoding / decoding processor and a wireless communication device having an excellent feature that various encoding / decoding processes in a plurality of wireless communication systems can be realized at high speed with a simple circuit configuration. Can be provided.
  • FIG. 4 is an explanatory diagram showing a more detailed configuration of the encoding / decoding processor shown in FIG. 3. It is explanatory drawing shown about the more detailed structure of the coprocessor shown in FIG. It is explanatory drawing which shows the structure of the radio
  • FIG. 4A is an explanatory diagram showing an example of the register configuration of the register file of the coprocessor shown in FIG. 4B is an explanatory diagram showing the bit format of each register of the coprocessor shown in FIG.
  • FIG. 3 is an explanatory diagram illustrating a configuration example of an instruction code of a coprocessor instruction in the coprocessor illustrated in FIG. 2.
  • FIG. 4A is an explanatory diagram showing an example of the register configuration of the register file of the coprocessor shown in FIG. 4B is an explanatory diagram showing the bit format of each register of the coprocessor shown in FIG.
  • FIG. 3 is an explanatory
  • FIG. 3 is an explanatory diagram showing a configuration example of a scrambling circuit (SCRAM) in the dedicated arithmetic unit (ALU) shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing a configuration example of a convolutional encoder (CONV) in the dedicated arithmetic unit (ALU) shown in FIG. 2.
  • FIG. 3 is an explanatory diagram illustrating a configuration example of a CRC encoder (CRC) in the dedicated arithmetic unit (ALU) illustrated in FIG. 2.
  • FIG. 3 is a diagram illustrating a configuration example of a bit concatenation / sorting circuit (PERM) in the dedicated arithmetic unit (ALU) illustrated in FIG. 2.
  • FIG. 3 is an explanatory diagram showing a configuration example of a scrambling circuit (SCRAM) in the dedicated arithmetic unit (ALU) shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing a configuration example of a convolutional encoder
  • FIG. 3 is an explanatory diagram showing a more detailed configuration and operation of a write address generator, a write data FIFO circuit, and a write data packing circuit in the memory controller shown in FIG. 2.
  • FIG. 11 is an explanatory diagram illustrating an example of an operation sequence when data is written from the coprocessor to the memory via the CR2 or CR3 register in each memory writing circuit of the memory controller illustrated in FIG. 10.
  • FIG. 3 is an explanatory diagram showing a more detailed configuration and operation of a read address generator, a read data FIFO circuit, and a read data packing circuit in the memory controller shown in FIG. 2.
  • FIG. 13 is an explanatory diagram showing a more detailed configuration of an offset address generator in the read address generator shown in FIG. 12.
  • FIG. 11 is an explanatory diagram illustrating an example of an operation sequence when data is written to the memory via the CR2 or CR3 register in each memory reading circuit of the memory controller illustrated in FIG. 10.
  • FIG. 16A is an explanatory diagram illustrating an example of an encoding process in the encoding / decoding processor illustrated in FIGS. 1 and 3.
  • FIG. 16B is an explanatory diagram illustrating an example of a decoding process in the encoding / decoding processor illustrated in FIGS. 1 and 3.
  • FIG. 16A is an explanatory diagram illustrating an example of an encoding process in the encoding / decoding processor illustrated in FIGS. 1 and 3.
  • FIG. 16B is an explanatory diagram illustrating an example of a decoding process in the encoding / decoding processor illustrated in FIGS. 1 and 3.
  • FIG. 16 is a sequence diagram showing in more detail an example of a processing sequence of the encoding process shown in steps S301 to S304 when the encoding / decoding processor shown in FIGS. 1 and 3 performs the process shown in FIG. 16A.
  • FIG. 16 is a sequence diagram showing in more detail a processing sequence example of the decoding processing shown in steps S311 to S314 when the processing shown in FIG. 16B is performed by the encoding / decoding processing processor shown in FIG. 1 and FIG. .
  • FIG. 23 is an explanatory diagram showing a more detailed configuration of the coprocessor shown in FIG. 22.
  • FIG. 24 is an explanatory diagram showing a more detailed configuration of a local memory controller (LMC) and a shared memory controller (SMC) shown in FIG. 23.
  • LMC local memory controller
  • SMC shared memory controller
  • the encoding / decoding processor 100 is an encoding / decoding processor that is incorporated in the wireless communication device 1 and performs communication data encoding and decoding processing.
  • the encoding / decoding processor 100 has a coprocessor 11 dedicated to encoding and decoding processing.
  • the coprocessor 11 operates based on the parameter mode 60 for storing the operation mode and generator polynomial given from the outside, and the operation mode and generator polynomial, and performs operations necessary for encoding and decoding processes as 1 And an arithmetic circuit 22a that performs a plurality of bits in a cycle in parallel.
  • the coprocessor 11 includes memory controllers 20 to 21 for accessing a built-in or externally connected storage device, and the memory controllers 20 to 21 independently read and write data according to parameters given from the outside.
  • Address generator circuits 30 and 40 that perform an operation of outputting an address on the storage device, and a FIFO (First In First) that temporarily stores data to be written to or read from the output address on the storage device Out) circuits 31 and 41, and data packing circuits 32 and 42 for outputting data to be written to an address output on the storage device or data read from the address in a predetermined number of bits.
  • Each of these circuits is provided for data reading (40, 41, 42) and data writing (30, 31, 32), respectively.
  • the address generator circuit 30 for writing data has a control register 30a1 for storing each of the initial pointer, the number of steps, and the memory length, and the value of the number of steps every time an address is issued with the value of the initial pointer as an initial value.
  • an address calculator 30a2 that outputs a result obtained by performing a remainder operation on the added value using a memory length value as a next address pointer.
  • the data read address generator circuit 40 includes a plurality of offset address calculation modules 80 and an adder 40a4 that adds the issued addresses from the offset address calculation modules to obtain an actual offset address.
  • the module 80 includes first and second address calculators 81 to 82.
  • the address pointer 81a of the first address calculator 81 is set to the second address calculation at a predetermined number of times with a count value given from the outside. The value is updated to the value of the address pointer 82 a calculated by the device 82.
  • the data read address generator circuit 40 acquires a desired bit position from the data read out from the memory, and a shift circuit 40a2 that shifts the issued offset address to the memory address unit according to the external address unit setting.
  • a bit shift data FIFO circuit 40a3 is also provided.
  • the normal access function (CR2 to 3) in which the memory controllers 20 to 21 read the data stored in the designated register access number of the storage device and update the stored contents of the register access number from the programmable arithmetic unit side.
  • a peep function (CR4 to CR5) for reading the data stored in the designated register access number of the storage device without updating from the programmable arithmetic unit side.
  • the arithmetic circuit 22a can select any one of the scrambling process 50, the convolutional encoding process 51, the CRC encoding process 52, and the bit concatenation / reordering process 53 according to the operation mode and generator polynomial given from the outside. Or a function of performing one or more processes.
  • the wireless communication device 1 incorporating the encoding / decoding processor 100 encodes / decodes (codec) an encoding process for transmission data to be transmitted to the outside and a decoding process for reception data received from the outside.
  • a module 200 is provided.
  • This encoding / decoding processing (codec) module 200 includes error correction decoding processing circuits (Viterbi processing circuit 104a and turbo processing circuit 104b), which are dedicated hardware for performing error correction decoding of received data, and received data
  • the encoding / decoding processor 100 that performs processing other than error correction decoding is provided.
  • the encoding / decoding processor 100 can realize various encoding / decoding processes in a plurality of wireless communication schemes at high speed with a simple circuit configuration. Hereinafter, this will be described in more detail.
  • FIG. 3 is an explanatory diagram showing a configuration of the wireless communication device 1 using the encoding / decoding processor 100 according to the first embodiment of the present invention.
  • the wireless communication device 1 can support a plurality of wireless communication methods including a wireless LAN (IEEE802.11a) method and a WiMAX (IEEE802.16e) method that are standardized by IEEE (Institute of Electrical and Electronic Engineers).
  • the encoding / decoding processing processor 100 is applied to the encoding / decoding processing (codec) module 200.
  • the wireless communication device 1 is a module that performs baseband processing of wireless communication, a search module 205 that performs synchronization establishment and timing search between a base station and a terminal, and a modem module 206 that performs transmission data modulation processing and reception data demodulation processing.
  • An encoding / decoding process (codec) module 200 that performs encoding processing of transmission data and decoding processing of received data, and a general-purpose processor (CPU) 201 that processes communication data related to an upper layer (layer 2 or layer 3)
  • a resource manager 202 that controls execution between the wireless communication modules, and a shared memory 203 for transferring data between the wireless communication modules.
  • An encoding / decoding process (codec) module 200 includes an encoding / decoding processor 100, an instruction memory 101, a data memory 102, an interface control circuit 103, a Viterbi processing circuit 104a, a turbo processing circuit 104b, and an encoding / decoding process.
  • a shared memory 105 for sharing data between the processor 100 and the Viterbi processing circuit 104 is provided.
  • the error correction decoding here refers to one or more processes of Viterbi decoding and turbo decoding.
  • FIG. 1 is an explanatory diagram showing a more detailed configuration of the encoding / decoding processor 100 shown in FIG.
  • the encoding / decoding processor 100 has a configuration in which a coprocessor dedicated to encoding / decoding processing (bit / byte arithmetic processing) is connected to the control processor 10.
  • the encoding / decoding processor 100 has, as an interface, a processor control interface 111a for performing boot control and interrupt signal input from the outside, and an access for accessing the instruction memory 101 from the encoding / decoding processor 100.
  • a shared memory interface 111e for stream access to the shared memory is provided.
  • the inside of the encoding / decoding processor 100 is connected to a general control processor 10 (for example, a Harvard architecture type 32-bit RISC processor) provided with a coprocessor interface 112a via the coprocessor interface 112a.
  • a general control processor 10 for example, a Harvard architecture type 32-bit RISC processor
  • a coprocessor 11 dedicated to encoding / decoding processing which is a feature of the embodiment, is connected.
  • the coprocessor 11 includes a local memory interface 112b and a shared memory interface 112c, and stream access (burst access that supports split transactions) can be made to the local memory (data memory 102) or the shared memory 105 via each of them. It is.
  • the memory selector (MUX type bus controller) 12 is used for arbitration / selection control of data access from the control processor 10 and local memory access from the coprocessor 11, and the local memory (data memory 102). Are connected to the local memory interface 111c from the memory selector 12.
  • the instruction memory 101 is directly connected to the instruction memory interface 111 b of the control processor 10.
  • the processor controller 13 is a block that performs external boot control, interrupt control, etc., and external access to the local memory (data memory 102) and the instruction memory 101 is directly accessible from the outside to each memory ( It may be configured to be bypassed) or may be accessed via the processor control interface 111a.
  • FIG. 2 is an explanatory diagram showing a more detailed configuration of the coprocessor 11 shown in FIG.
  • the coprocessor 11 includes a local memory controller (LMC) 20 capable of stream access to the local memory (data memory 102) and the shared memory interface 112c via the local memory interface 112b in order to conceal the latency at the time of memory access. And a shared memory controller (SMC) 21 capable of stream access to the external shared memory.
  • LMC local memory controller
  • SMC shared memory controller
  • the local memory controller (LMC) 20 and the shared memory controller (SMC) 21 are connected to each other in order to access the local memory (data memory 102) and the external shared memory in parallel with the arithmetic processing in the processor and coprocessor. Further, a write address generator 30, a write data FIFO circuit (First In First Out) 31, a write data packing circuit 32, a read address generator 40, a read data FIFO circuit 41, and a read data packing circuit 42 are provided.
  • those provided in the local memory controller 20 include a write address generator (AG (W)) 30a, a write data FIFO circuit 31a, a write data packing circuit (PACKER) 32a, a read address generator (AG (R)) 40a, These are called a read data FIFO circuit 41a and a read data packing circuit (PACKER) 42a.
  • the shared memory controller (SMC) 21 includes a write address generator 30b, a write data FIFO circuit 31b, a write data packing circuit 32b, a read address generator 40b, a read data FIFO circuit 41b, and a read data packing circuit 42b.
  • the local memory controller 20 and the shared memory controller 21 also have a split transaction function for speculatively issuing an address when reading.
  • the local memory controller 20 and the shared memory controller 21 are shown as being mounted one by one in FIG. 1 or FIG. 2, but this number is not particularly limited in the present embodiment.
  • the coprocessor 11 includes an ALU (Arithmetic Logic Unit) 22 dedicated to encoding / decoding processing (bit / byte arithmetic processing) (hereinafter simply referred to as arithmetic unit 22).
  • the arithmetic unit 22 is commonly used in encoding / decoding processing in a plurality of wireless communication systems, and is generally used as a scrambling circuit (SCRAM) 50, a convolutional encoder (CONV) 51, a CRC encoder (CRC). 52, a bit concatenation / reordering circuit (PERM) 53, and an arithmetic circuit 22a that can operate as another arithmetic circuit 54 (others). These configurations will be described later.
  • SCRAM scrambling circuit
  • CONV convolutional encoder
  • CRC CRC encoder
  • PROM bit concatenation / reordering circuit
  • parameters relating to the operation mode are set by the parameter register 60 provided in the coprocessor 11. As a result, it has a programmable configuration that can flexibly cope with each encoding / decoding process in various wireless systems.
  • the scrambling circuit (SCRAM) 50 is used for scrambling / descrambling processing in the encoding / decoding processing
  • the convolutional encoder (CONV) 51 is used for convolutional encoding processing
  • the CRC encoder (CRC) 52 is used.
  • a bit concatenation / reordering circuit (PERM) 53 is used for bit repetition (repeat) processing, puncturing / depuncturing processing, simple bit interleaving / bit deinterleaving processing, etc. .
  • the coprocessor 11 includes a coprocessor register file (REG) 23 that can be used by a coprocessor instruction. This is different from the register originally provided in the control processor 10.
  • REG register file
  • general-purpose registers in the register file (REG) 23 for example, 16 32-bit registers (CR0 to CR15) are provided.
  • CR2, CR3 two general purpose registers (CR2, CR3) out of 16 are operated as special registers.
  • one for example, CR2
  • one for example, CR3
  • CR3 is assigned for data exchange with the shared memory controller 21. This operation will be described in detail later.
  • This configuration makes it possible to use general-purpose registers, which are these special registers, for accessing the local memory (data memory 102) and the external shared memory.
  • stream data access to the local memory (data memory 102) or the external shared memory can be processed with the same instruction mapping and processing cycle number as the general-purpose registers in the coprocessor 11.
  • the coprocessor 11 also includes a coprocessor controller 24.
  • the coprocessor controller 24 decodes the coprocessor instructions and controls the arithmetic unit 22, the register file 23, the local memory controller 20, and the shared memory controller 21. . Then, an interrupt process for the control processor 10 is performed via the processor controller 13.
  • the encoding / decoding processor 100 reads an instruction code from the instruction memory 101 when the control processor 10 is activated from the outside using the processor control interface 111a or the interrupt interface 111f.
  • the processor process is executed while accessing the data memory (local memory) 102. If necessary, the shared memory 105 and external peripheral devices are also accessed via the memory selector 12.
  • a coprocessor instruction of a control processor is used as an instruction code.
  • the control processor 10 reads a coprocessor instruction from the instruction memory 101, the control processor 10 causes the coprocessor 11 to execute this coprocessor process via the coprocessor interface 112a.
  • the coprocessor 11 side shown in FIG. 2 decodes the coprocessor instruction received via the coprocessor interface 112a by the coprocessor controller 24, and the decoded coprocessor instruction is operated by an arithmetic unit 22, a register file 23, and a local memory controller. 20 and the shared memory controller 21 are executed.
  • FIG. 4A is an explanatory diagram illustrating an example of a mapping configuration of the register file (REG) 23 of the coprocessor 11 illustrated in FIG. 4B is an explanatory diagram showing the bit format of each register of the coprocessor 11 shown in FIG.
  • the coprocessor 11 includes, for example, 16 32-bit registers (CR0 to CR15) as general-purpose registers in the register file (REG) 23.
  • the coprocessor arithmetic instruction and control processor-coprocessor Executes interprocessor arithmetic instructions.
  • registers operate as dedicated registers.
  • one register (CR0) operates as a zero register (write access is invalid, read access value is always 0).
  • two general-purpose registers (CR2, CR3) out of 16 are operated as special special registers for memory access.
  • one for example, CR2 is allocated for local memory access, and the other (for example, CR3) is allocated for external shared memory access.
  • the local memory (data memory 102) is passed through the write data packing circuit 32 and the write data FIFO circuit 31 in the local memory controller (LMC) 20.
  • the data is written in The write address at this time is an address designated by the write address generator 30 in the local memory controller (LMC) 20.
  • the next coprocessor instruction can be executed only by writing to the CR2 register.
  • the local operation is performed with a write throughput of 1 [data / cycle].
  • Processing result data can be written in the memory (data memory 102).
  • the read address generator 40 in the local memory controller (LMC) 20 is operated in advance to start reading the stream data on the local memory (data memory 102).
  • the dedicated arithmetic unit (ALU) 22 reads the data on the local memory (data memory 102) only by reading and accessing the CR2 register, and the read data FIFO circuit 41 and the read data packing circuit in the local memory controller (LMC) 20. 42 can be read out.
  • the operations of the dedicated arithmetic unit (ALU) 22 and the coprocessor controller 24 are as follows. Read access to the CR2 register is possible without waiting time, and as a result, processing data can be read from the local memory (data memory 102) with a read throughput of 1 [data / cycle].
  • FIG. 4A shows an example in which the other two registers (CR4 to CR5) are operated as peep (PEEP) processing registers by setting parameter registers.
  • the CR2 register and the CR3 register are registers for accessing the local memory (data memory 102) and the shared memory, respectively.
  • the states of the read data FIFO circuit 41 and the read data packing circuit 42 are updated.
  • the CR4 register and the CR5 register are operated as registers for peep processing and the register is read and accessed
  • the CR4 register (LMP) receives the same data as the CR2 register (LM), and the CR5 register (SMP). Can read the same data as the CR3 register (SM), and the states of the read data FIFO circuit 41 and the read data packing circuit 42 are not updated.
  • the data read from the CR4 register can be read again from the CR2 register thereafter.
  • the data read from the CR5 register can be read again from the CR3 register thereafter. Therefore, this peep register function is useful when the same data is used a plurality of times.
  • the CR4 register and the CR5 register can be selected to be used as a peep function register or a normal general-purpose register by parameter setting.
  • the bit format of each register is 32 bits, and this is used as 1 bit ⁇ 32 data or 1 byte (8 bits) ⁇ 4 data.
  • “LSB first” and little endian bit format is used, and in the case of bit / byte arithmetic processing, data processing is performed in order from the LSB (Least Significant Bit). .
  • each of the 16-bit registers may be a register configuration.
  • 8 or 32 register file configurations may be used.
  • FIG. 5 is an explanatory diagram showing a configuration example of an instruction code of a coprocessor instruction in the coprocessor 11 shown in FIG.
  • an arithmetic instruction in the coprocessor is shown as an example of a part of the coprocessor instruction.
  • a parameter register 60 setting instruction for example, by setting the 21st to 22nd fixed bits in the instruction code to other than “11”, an operation instruction between the control processor and the coprocessor, a parameter register 60 setting instruction, and the like may be provided. Good.
  • the 23rd to 31st bits and the 8th to 11th bits are fixed values.
  • the 12th to 15th bits indicate the operation code (OP: Operation Code, instruction type).
  • OP 0
  • SCRAM is a scrambling instruction, which is an instruction that performs scrambling (SCRAM) on the data in the input register (crs) and outputs it to the output register (crd).
  • crs of the 4th to 7th bits and crd of the 0th to 3rd bits are general register numbers in the register file (REG) 23 of the coprocessor 11, and an immediate value (imm5) of the 16th to 20th bits is This shows that scrambling is performed in parallel (at a time) by the number of bits described by the immediate value (im5) (1 to 8) from the LSB side. Parallel processing for up to 8 bits (1 byte) is possible with one instruction.
  • the operation mode setting, TAP initial value setting, and generator polynomial specification setting necessary to support scrambling processing in a plurality of wireless systems can be realized by setting in the parameter register 60 in advance.
  • OP 1 (CONV) is a convolutional coding process.
  • the number of output data bits changes according to the coding rate set in the parameter register, the number of output data bits is twice that of the input data bit number (1 to 8) set by the immediate value (imm5). Or triple (maximum 24 bits).
  • OP 2 (CRC) is a CRC encoding processing instruction.
  • SCRAM scrambling process
  • the number of output data bits is the number of input data bits specified by the immediate value (imm5) of the 16th to 20th bits. Matches.
  • CONV convolutional encoding processing instruction
  • CRC CRC encoding processing instruction
  • SCRAM scrambling processing instruction
  • SCRAMs each have dedicated parallel arithmetic circuits 50, 51, and 52, which will be described later, mounted in the dedicated arithmetic unit (ALU) 22, so that 1-bit processing is performed in normal processor processing. It is possible to process a plurality of bits in one cycle.
  • ALU dedicated arithmetic unit
  • OP 5 (PERM) is a bit concatenation / reordering operation instruction, and performs concatenation / reordering for up to 16 bits from the LSB (least significant bit) side of the input register (crs). , Output to the output register (crd).
  • the order of the output data for the maximum 16-bit output data is set using the parameter register for 64 bits (32-bit register x 2 pairs), and which parameter is used It is specified by the register number (cp).
  • This bit concatenation / reordering operation instruction also includes a dedicated arithmetic circuit 53 in the dedicated arithmetic unit (ALU) 22 so that a plurality of bits can be processed in parallel with one instruction.
  • the immediate value (imm5) portion of each instruction that uses the immediate value (imm5) in the example of FIG. 5 is set as the general-purpose register number (rs) in the control processor 11. It is also possible to use a variable instead of an immediate value. Further, by designating general-purpose registers (rs, rd) in the control processor 11 as input registers and output registers for register transfer instructions, an inter-register transfer instruction between the control processor and the coprocessor is also possible.
  • the parameter register 60 setting instruction is an instruction that can set an immediate value or a general-purpose register value in the control processor in various parameter registers in the dedicated arithmetic unit (ALU) 22 and the memory controllers (LMC, SMC) 20-21.
  • ALU dedicated arithmetic unit
  • LMC memory controllers
  • FIG. 6 is an explanatory diagram showing a configuration example of the scrambling circuit (SCRAM) 50 in the dedicated arithmetic unit (ALU) 22 shown in FIG.
  • the scrambling circuit (SCRAM) 50 includes, as its interfaces, input data (crs), output data (crd), operation mode (mode), generator polynomial (poly), number of operation bits (imm5), TAP initial value (tap). And TAP output value (o_tap).
  • the number of operation bits (imm5) is output to the write data packing circuit 32 as the write data size (wssize).
  • the scrambling circuit (SCRAM) 50 can programmably set the operation mode (mode) and the generator polynomial (poly) by using the parameter register 60, so that the scrambling circuit (SCRAM) 50 can be scrambled in various radio systems.
  • the scrambling circuit (SCRAM) 50 can designate the number of bits to be processed by one instruction by the number of operation bits (imm5).
  • the TAP initial value (tap) can also be specified using the parameter register 60.
  • the TAP value (o_tap) updated by the number of operation bits specified by the operation bit number (imm5). ) Is selected and output, the value of the parameter register is also updated.
  • the updated TAP value is used as the TAP initial value at the time of the next scrambling processing instruction. Therefore, by repeatedly executing the scrambling processing instruction, the scrambling circuit (SCRAM) 50 can generate a long stream data sequence of 8 bits or more. Can be scrambled (descrambled).
  • the scrambling circuit (SCRAM) 50 is realized by connecting a plurality of scrambling computing units 70 that process one bit. In the example shown in FIG. 6, there are eight, and in this case, a maximum of eight bits can be processed with one instruction. Since the operation mode setting (Mode) and the generator polynomial setting (Poly) are basically static parameters, they are input to each scrambling calculator 70 in parallel, and the input data (crs) is [7]. : 0] is input to each scrambling calculator 70.
  • the TAP output value (TapO) of the previous stage scrambling calculator 70 is connected as the TAP input value (Tap) of the subsequent stage scrambling calculator 70. To do.
  • the scrambling calculator 70 for 1 bit the logical product (AND) of the input TAP value (Tap) and the generator polynomial (Poly) is executed, and then the exclusive OR (XOR) of each bit is performed.
  • An exclusive OR (XOR) of the value (o_xor) with the input bit is output as an output bit.
  • the input TAP value (Tap) other than the most significant bit is shifted and output, and for the most significant bit, o_xor is output as it is, the input bit value is output, or o_xor is input. Since whether to output an exclusive OR (XOR) value of bits differs depending on various wireless systems, it is selected and output by an operation mode setting (Mode).
  • XOR exclusive OR
  • LSB in FIG. 6 means “Least Significant Bit”, that is, “least significant bit”.
  • pad means padding, for example, a process of adding “0” for the upper 24 bits to 8-bit data and outputting it as 32-bit data.
  • the operation mode (mode) and the generator polynomial (poly) are set using the parameter register 60, and the TAP value (tap) is calculated and the parameter concerned is calculated.
  • the register is updated, it is possible to cope with scrambling processing / descrambling processing in various wireless systems in a programmable manner.
  • the scrambling processing instruction (SCRAM) is repeatedly executed using a for statement or the like, thereby being stored in the local memory or the external shared memory.
  • scrambling processing for a long stream data sequence can be executed with a throughput of 8 bits / cycle.
  • FIG. 7 is an explanatory diagram showing a configuration example of the convolutional encoder (CONV) 51 in the dedicated arithmetic unit (ALU) 22 shown in FIG. Similar to the scrambling circuit (SCRAM) 50 shown in FIG. 6, the convolutional encoder (CONV) 51 has as its interface input data (crs), output data (crd), operation mode (mode), and generator polynomial. (Poly), the number of operation bits (imm5), a TAP initial value (tap), and a TAP output value (o_tap). In addition, a value obtained by multiplying the number of operation bits (imm5) and the operation mode (mode) is output to the write data packing circuit 32 as the write data size (wssize).
  • the convolutional encoder (CONV) 51 can programmatically correspond to the convolutional encoding algorithms in various wireless systems by allowing the operation mode (mode) and the generator polynomial (poly) to be parameterized using the parameter register 60.
  • the operation mode corresponds to the coding rate (1, 1/2, 1/3)
  • the generator polynomial is 8 bits each according to the coding rate, and poly [7 : 0], [15: 8], and [23:16], respectively.
  • the convolutional encoder (CONV) 51 can specify the number of input bits to be processed by the one instruction with the number of operation bits (imm5).
  • the TAP initial value (tap) can also be specified using the parameter register 60. After processing for one instruction, the TAP value (o_tap) updated by the number of operation bits specified by the operation bit number (imm5). ) Is also updated.
  • the updated TAP value is used as the TAP initial value at the time of the next convolution encoding processing instruction, it is possible to perform convolution encoding processing for a stream data sequence of 8 bits or more by repeatedly executing the convolution encoding processing instruction. It becomes.
  • the convolutional encoder (CONV) 51 is realized by connecting a plurality of convolutional code arithmetic units 71 that process one bit.
  • the number is 8, and in this case, input data for a maximum of 8 bits can be processed with one instruction.
  • the operation mode setting (Mode) and generator polynomial setting (Poly) for specifying the coding rate are basically static parameters, they are input in parallel to each convolutional code calculator 71, and the input data (Crs) is input to each convolutional code calculator 71 for each bit of [7: 0].
  • each convolutional code calculator 71 outputs 1 to 3 bits corresponding to each coding rate. Since the TAP value (Tap) is updated by the operation result of the previous stage bit, the TAP output value (TapO) of the previous stage convolutional code computing unit 71 is connected as the TAP input value (Tap) of the subsequent stage convolutional code computing unit 71. To do.
  • the configuration and operation of a 1-bit convolutional code calculator 71 includes three code calculators (Masked XOR) inside, and the logical product (AND) of the input TAP value (Tap) and each generator polynomial (Poly) Then, a value (o_xor) obtained by exclusive OR (XOR) of each bit and the input bit is output as an output bit.
  • TAP output (TapO) is output in a form in which the input bit is the most significant bit and the TAP value (Tap) is shifted.
  • “pad” in FIG. 7 means “padding” as in FIG.
  • the operation mode (mode) that is the coding rate and the generator polynomial (poly) are set using the parameter register 60, and the TAP value (tap) is set.
  • the memory controllers 20 to 21 (CR2, CR3 registers, etc.) and executing a convolutional coding processing instruction (CONV) using a for statement, etc., it is stored in the local memory or the external shared memory.
  • CONV convolutional coding processing instruction
  • FIG. 8 is an explanatory diagram showing a configuration example of the CRC encoder (CRC) 52 in the dedicated arithmetic unit (ALU) 22 shown in FIG. Similar to the scrambling circuit (SCRAM) 50 and the like, the CRC encoder (CRC) 52 has an input data (crs), an output data (crd), an operation mode (mode), a generator polynomial (poly), It has the number of operation bits (im5), a TAP initial value (tap), and a TAP output value (o_tap). The number of operation bits (imm5) is output to the write data packing circuit 32 as the write data size (wssize).
  • wssize write data size
  • the CRC encoder (CRC) 52 can be set to parameters for the operation mode (mode) and the generator polynomial (poly) by using the parameter register 60, so that the CRC encoder 52 can programmably correspond to CRC encoding processing algorithms in various wireless systems.
  • the CRC encoder (CRC) 52 can designate the number of bits to be processed by the one instruction with the number of operation bits (imm5).
  • the TAP initial value (tap) can also be specified using the parameter register 60.
  • the TAP value (o_tap) updated by the number of operation bits specified by the operation bit number (imm5). ) Is selected and output, the value of the parameter register is also updated.
  • LSB in FIG. 8 means “least significant bit” as in FIG. 6, and “pad” means “padding” as in FIG. “MSB” means “Most Significant Bit”, that is, “most significant bit”.
  • the CRC encoder processing for a stream data sequence of 8 bits or more can be performed by repeatedly executing the CRC encoding processing instruction. It becomes possible.
  • the CRC encoder (CRC) 52 is realized by connecting a plurality of CRC code calculators 72 that process one bit. In the example shown in FIG. 8, there are eight, and in this case, a maximum of eight bits can be processed with one instruction. Since the operation mode setting (Mode) and the generator polynomial setting (Poly) are basically static parameters, they are input to each CRC code calculator 72 in parallel, and the input data (crs) is [7 : 0] is input to each CRC code calculator 72.
  • Mode operation mode setting
  • Poly generator polynomial setting
  • the TAP output value (TapO) of the CRC code calculator 72 at the previous stage is connected as the TAP input value (Tap) of the CRC code calculator 72 at the subsequent stage. Is done.
  • the one selected by the operation mode setting (Mode) is output as an output bit.
  • the least significant bit of the input TAP value (Tap) or the exclusive OR (XOR) of the bit and the input bit is selected by the operation mode setting (Mode) (o_sel).
  • Mode operation mode setting
  • Data obtained by performing an exclusive logical sum (XOR) of data obtained by performing logical product (AND) of a bit sequence and a generator polynomial (Poly) and data obtained by shifting the input TAP value (Tap) is output.
  • the operation mode (mode) and the generator polynomial (poly) are set using the parameter register 60, and the TAP value (tap) is calculated and calculated.
  • CRC CRC encoding processing instruction
  • FIG. 9 is a diagram showing a configuration example of the bit concatenation / sorting circuit (PERM) 53 in the dedicated arithmetic unit (ALU) 22 shown in FIG.
  • the bit concatenation / reordering circuit (PERM) 53 has input data (crs), output data (crd), and bit selection setting parameters (cp_L, cp_H) as its interface. Further, the number of operation bits can be controlled by being fixedly set by a write data packing circuit 32 described later.
  • Bit selection setting parameters (cp_L, cp_H) are set for which bit of input data bits (for 16 bits) is selected and output for each output bit. Each output bit is provided with a 16-input 1-output multiplexer (MUX), and the bit selection is set by using 4 bits. Therefore, in the bit concatenation / reordering circuit (PERM) 53, a total of 64 bits of parameters are set by combining 16 multiplexers (MUX) for a total of 16 bits and two 32-bit registers cp_L and cp_H. .
  • MUX 16-input 1-output multiplexer
  • bit concatenation / reordering circuit (PERM) 53 can arbitrarily set the output bit order with respect to 16 bits of input data. It is possible to cope with bit repetition processing and bit puncture (deletion) processing in a programmable manner.
  • bit concatenation / reorder command (PERM) is executed using a for statement or the like.
  • bit concatenation / reordering process, the bit repetition process, and the bit puncture (deletion) process for the long stream data sequence stored in the local memory or the external shared memory can be maximized in the case of the circuit configuration of FIG. It can be executed with a throughput of 16 bits / cycle.
  • the memory controllers 20 to 21 are memory controllers for accessing the local memory (data memory 102) and the external shared memory in parallel with the arithmetic processing of the processor 10 and the coprocessor 11, and in the inside thereof, the write address generator 30 is provided.
  • each element will be described.
  • FIG. 10 is an explanatory diagram showing more detailed configurations and operations of the write address generator 30, the write data FIFO circuit 31, and the write data packing circuit 32 in the memory controllers 20 to 21 shown in FIG.
  • the write address generator 30, the write data FIFO circuit 31, and the write data packing circuit 32 in the memory controllers 20 to 21 are used. .
  • the write address generator 30 calculates numerical values such as a start register (w_start), a base address register (w_base), an initial pointer register (w_ptr), a step register (w_step), a memory length register (w_len), and an access count register (w_cnt).
  • w_start a start register
  • base a base address register
  • w_ptr initial pointer register
  • step register a step register
  • w_len a memory length register
  • w_cnt access count register
  • the write address generator 30 automatically generates an address for each data output request from the write data FIFO circuit 31 when values are set in these control registers by a parameter setting instruction of the coprocessor 11 and is activated. It has an address calculator 30a2 to be issued.
  • the address calculator 30a2 basically issues an address obtained by adding the current address pointer to the base address (w_base).
  • the current address pointer 30a3 is updated each time an address is output with the value of the initial pointer (w_ptr) as an initial value.
  • the address calculator 30a2 adds the number of steps (w_step) in units of 32 bits to the current address, and performs a remainder (Modulo) operation with a memory length size (w_len). Data of the current address pointer 30a3.
  • the write address generator 30 includes, in addition to the control register 30a1, a current address pointer register 30a3, an adder (two), a remainder calculator (comparator and subtractor), a comparator for counting the number of accesses, a subtraction Equipped with containers.
  • the write data output from the dedicated arithmetic unit (ALU) 22 to the CR2 register or CR3 register is output to the memory via the write data packing circuit 32 and the write data FIFO circuit 31.
  • the write data packing circuit 32 is a circuit for packing write data in units of 32 bits.
  • the write data packing circuit 32 includes data (WDAT) for the write data size (WSIZE) designated from the dedicated arithmetic unit (ALU) 22 side, and the data size (data size) currently remaining in the write data packing circuit 32. Register) data (remaining data register).
  • the write data packing circuit 32 converts the input data (WDAT) into the remaining effective data size ( The data is shifted to the left by the data size register) and ORed with the remaining data (remaining data register) to connect to the MSB side.
  • the number of valid bits of the combined data is less than 32 bits, it is stored in the data register (remaining data register) as it is, and no data is output.
  • the combined data is 32 bits or more, the 32 bits on the LSB side are output to the write data FIFO circuit 31, and the remaining 32 bits ([63:32]) are left in the data register (remaining) Data register).
  • the dedicated arithmetic unit (ALU) 22 side Even if the data processing unit (output data size) is other than the 32-bit unit, stream data processing can be performed without the overhead of the number of processing cycles.
  • the fixed size may be set using a fixed size setting register (w_mode, w_size). Is possible.
  • the write data FIFO circuit 31 cooperates with the write address generator 30 to sequentially store the data at addresses indicated by the write address generator 30 on the memory.
  • the memory processor can access the memory in parallel with the operation instruction of the control processor 10 or the coprocessor 11, and the operation instruction is affected even when the memory side waits (waits for processing). Therefore, the memory access latency of the write data can be hidden.
  • the dedicated arithmetic unit (ALU) 22 side via the write data packing circuit 32 and the register file (REG) 23.
  • the coprocessor instruction processing can be normally continued by providing a wait control mechanism that waits for the coprocessor instruction.
  • FIG. 11 is an explanatory diagram showing an example of an operation sequence when data is written from the coprocessor 11 to the memory via the CR2 or CR3 register in each memory writing circuit of the memory controllers 20 to 21 shown in FIG.
  • FIG. 11 shows an example of the case where the scrambling process is performed on the stream data on the memory (repetition process in units of 8 bits).
  • parameter setting for the processing is performed in the parameter register 60 in the dedicated arithmetic unit (ALU) 22, and each address generator 30 in the memory controllers 20 to 21 (LMC, SMC) Parameter setting and activation are performed at 40 (step S101).
  • ALU dedicated arithmetic unit
  • the memory controller on the reading side independently reads data from the memory, and the processing data is sequentially stored in the read data FIFO circuit 41 (split transaction, step S102).
  • SCRAM scrambling processing command
  • the dedicated arithmetic unit (ALU) 22 reads out the data by 8 bits from the data of 32 bits by the function of the read data packing circuit 42 described later (step S103).
  • the dedicated arithmetic unit (ALU) 22 repeats the 8-bit scrambling process (step S104), and continuously outputs the processing result data to the memory controllers 20 to 21 via the CR2 (3) register (step S105). ).
  • the write data packing circuit 32 performs packing processing while shifting the processing result data, and outputs data to a desired memory in order via the write data FIFO circuit 31 when it becomes a 32-bit unit. (Step S106).
  • the coprocessor 11 of the present embodiment has a processing throughput of 8 bits / cycle. Encoding / decoding processing such as scrambling processing (descrambling processing) can be performed.
  • FIG. 12 is an explanatory diagram showing more detailed configurations and operations of the read address generator 40, the read data FIFO circuit 41, and the read data packing circuit 42 in the memory controllers 20 to 21 shown in FIG.
  • the read address generator 40 When the coprocessor 11 reads stream data from the memory via the CR2 or CR3 register, the read address generator 40, the read data FIFO circuit 41, and the read data packing circuit 42 in the memory controllers 20 to 21 are used.
  • the read address generator 40 includes a start register (r_start), a base address register (r_base), an offset address unit register (r_unit), an initial pointer register (r_ptr_xx), a step register (r_step_xx), a memory length register (r_len_xx), and an access count register.
  • a control register 40a1 for storing each numerical value such as (r_cnt) is provided.
  • the read address generator 40 When the read address generator 40 is activated with values set in these control registers 40a1 by the parameter setting instruction of the coprocessor 11, the read address generator 40 issues the read address independently and continuously for the number of times of access (r_cnt). Then, the data is read from the memory. By sequentially issuing read addresses speculatively, it corresponds to a split transaction at the time of reading.
  • the read address generator 40 basically issues an address obtained by adding the offset address from the offset address generator 80 to the base address (r_base) by the adder 40a4.
  • the offset address generator 80 which will be described later, corresponds to the bit interleaving process in the encoding / decoding process. It can be calculated.
  • the read address generator 40 includes a shift circuit 40a2 that outputs the data after shaping (shifting) it into memory address units using the value of the offset address unit register (r_unit) at the time of output. At this time, if the offset address is generated in bit units or byte units, a bit shift is performed to store bit position information indicating where the desired bit (byte) is mapped in the read 32-bit data.
  • a FIFO 40a3 is also provided.
  • the data (RDAT) read from the memory is transferred to the dedicated ALU (arithmetic unit) side via the read data FIFO circuit 41 and the read data packing circuit 42.
  • the data (RDAT) read from the memory is sequentially stored in the read data FIFO circuit 41, and the shift circuit 40a2 uses the value of the bit position information of the bit shift FIFO to arrange desired bits on the LSB side.
  • the bit-shifted data is transferred to the read data packing circuit 42.
  • the read access issue timing on the address generator 40 side is controlled according to the capacity of each FIFO so that the bit shift FIFO 40a3 and the read data FIFO do not overflow.
  • the read data packing circuit 42 when data is read from the dedicated arithmetic unit (ALU) 22 using the CR2 or CR3 register, the read data packing circuit is currently read according to the value of the designated read data size (RSIZE). The data remaining in (the remaining data register) is shifted to the right.
  • the data is removed by the read data size (RSIZE), and the remaining data is stored on the LSB side.
  • the number of effective bits of the remaining data is 32 bits or more based on the difference between the data size (data size register) currently remaining in the read data packing circuit and the read data size (RSIZE), the read data Read data from the FIFO circuit 41 side is not acquired.
  • the next read data is acquired from the read data FIFO circuit 41 side.
  • the acquired read data is shifted to the left by the remaining data size and combined with the MSB side of the remaining data so that the combined data can be read from the dedicated arithmetic unit (ALU) 22 side in the next cycle.
  • ALU dedicated arithmetic unit
  • the fixed size may be set using a fixed size setting register (r_mode, r_size). Is possible.
  • the read data packing circuit 42 If the desired data does not yet exist in the read data packing circuit 42 due to the memory-side wait (Wait) or the like (the read data FIFO circuit 41 is also empty), the read data packing circuit 42 or the register file ( By providing a wait control mechanism that waits for the coprocessor instruction on the dedicated arithmetic unit (ALU) 22 side via the (REG) 23, the coprocessor instruction processing can be normally continued.
  • FIG. 13 is an explanatory diagram showing a more detailed configuration of the offset address generator 80 in the read address generator 40 shown in FIG.
  • the offset address generator 80 internally includes two offset address calculation blocks (A, B) in order to realize various bit interleaving processes (block interleaving processes) in various wireless encoding / decoding processes at high speed and easily. And one adder for adding the two outputs.
  • Each offset address calculation block (A, B) of the offset address generator 80 further includes two address calculators 81 to 82 (A1, A2) and 83 to 84 (B1, B2). . That is, the offset address generator 80 includes a total of four address calculators 81 to 84 (A1, A2, B1, B2).
  • Each of the address calculators 81 to 84 controls an initial pointer register (r_ptr_xx), a step register (r_step_xx), a memory length register (r_len_xx), a count number register (r_cnt_xx), etc.
  • a register is provided.
  • the value of the initial pointer (r_ptr_X1) is set as an initial value every time an address is output. Is updated. Normally, each time an address is output, the number of steps (r_step_X1) is added to the current address, and a remainder (Modulo) operation is performed with the memory length size (r_len_X1) as the value of the next address pointer 81a, 83a. Become.
  • the values of the address pointers 81a and 83a are updated to the addresses calculated by the address calculators (A2 and B2) on the sub side instead of the main side. .
  • each of the sub-side address calculators 82 and 84 (A2, B2) first uses the value of the initial pointer (r_ptr_X2) as an initial value, and the sub-side outputs addresses for the number of times of the count number register (r_cnt_X2). The value is updated.
  • the number of steps (r_step_X2) is added to the current address, and the remainder (Modulo) is calculated with the memory length size (r_len_X1) to be the values of the address pointers 82a and 84a on the next sub-side.
  • each offset address calculation block A, B
  • two address calculators are provided for each offset address calculation block (A, B) so that the address pointer on the main side can be updated to a value calculated on the sub side for each arbitrary access. This is to cope with changing the offset to the next column and accessing again, for example, when the address output for one column is completed and returned in block interleaving processing described later.
  • the offset address generator 80 has two address calculation blocks (A, B) provided with such two address calculators and can add the output addresses of both, thereby providing 1 bit / cycle. With this processing throughput, it becomes possible to generate a two-dimensional address that can cope with various bit interleaving processes and block interleaving processes.
  • Two address calculation blocks (A, B) can be used for two-dimensional address generation, for example, one is used for calculating the row address of the block interleave processing and the other is used for calculating the column address. is there.
  • FIG. 14 is an explanatory diagram showing an example of a general interleaving process in the encoding / decoding process of wireless communication performed by the offset address generator 80 shown in FIG.
  • general interleaving processing first, as bit interleaving processing, an input data sequence is divided into a plurality of blocks, and an output data sequence is configured to output data in order from different blocks. Prevent nearby data from being output continuously.
  • the data output order from each block is made different between the input data order and the output data order in the block by performing block interleaving processing in each block.
  • block interleaving processing for example, for the data block for a certain M rows and N columns, the input (write) side writes for each row and the output (read) side reads for each column to arrange the data order. It is a process to change.
  • the randomness is improved by changing the write start row and read start column of M rows and N columns for each block, or from each block at the time of the last output series
  • the output order is cyclic (cyclic shift processing).
  • the values of M and N in M rows and N columns vary depending on the wireless system and its internal parameters.
  • the read address generator 40 corresponding to the split transaction shown in FIG. 12 and FIG. 13 is used in the bit interleaving process (block interleaving process) in the encoding process as shown in FIG.
  • Address patterns corresponding to bit deinterleave processing can be generated continuously, and can be handled with a processing throughput of 1 bit / cycle.
  • the address calculation block A side shown in FIG. This is realized by calculating the column address of the input sequence on the address calculation block B side. Specifically, for example, the address calculator A1 calculates a row address between blocks, and the address calculator A2 calculates a row address offset in the block.
  • the number of steps (r_step_A1) and memory length (r_len_A1) for the address calculator A1 are set so that the number of addresses for one block can be jumped per cycle, and all blocks are generated and returned to the first block.
  • Each count value (r_cnt_A1, r_cnt_A2) and the number of steps on the address calculator A2 side (r_step_A2) are set so as to advance one row out of the M rows of block interleaving at the next timing.
  • the control register on the address calculation block B side is set so as to advance one column at a time among the N columns of the block interleave at the timing when one column of all blocks is generated.
  • FIG. 15 is an explanatory diagram showing an example of an operation sequence in the case where data is written to the memory via the CR2 or CR3 register in each of the memory read circuits of the memory controllers 20 to 21 shown in FIG.
  • FIG. 15 an example of reading data from the coprocessor 11 via the CR2 or CR3 register from the memory in the bit order of the interleave processing, shaping the data in the read order, and writing the data to the memory via the CR2 or CR3 register Is shown.
  • step S201 parameter setting and activation are performed for each of the address generators 30 and 40 in the memory controllers 20 to 21 (LMC, SMC) by a coprocessor parameter register setting instruction (step S201).
  • the control registers for the address calculators (A1, A2, B1, B2) are set in the memory controller on the reading side so as to be compatible with the address pattern of the interleaving process.
  • the memory controller on the reading side independently reads data from the memory with the set address generation pattern, and sequentially stores the processing data in the read data FIFO circuit 41 (step S202). At this time, where the desired bit in the read 32-bit data is mapped is stored in the bit shift FIFO at the same time as the address issuance, the desired bit data is arranged on the LSB side using the value. Data shift processing is performed by the output of the read data FIFO circuit 41 (step S203).
  • the data necessary for transfer is stored only on the LSB side in the 32 bits of the read data, so the read side sets the immediate value (imm5) of the inter-register transfer instruction to 32.
  • the fixed size is set to 1 bit by using the w_mode and w_size registers of the write data packing circuit 32 so that the write side performs packing processing one bit at a time with a data size of 32 bits (step S205).
  • the operation sequence as shown in FIG. 15 is obtained by repeating the inter-register transfer command between the memory controllers after setting the data size in this way.
  • the write data packing circuit 32 performs the packing process while shifting the transfer data, and when the data becomes a 32-bit unit, the data is sequentially output to the desired memory via the write data FIFO circuit 31 ( Step S206).
  • the coprocessor 11 of this embodiment has a processing throughput of 1 bit / cycle. Interleaving processing (deinterleaving processing) can be performed.
  • data in the memory can be prefetched in a pipeline manner without depending on the arithmetic processing in the control processor 10 or the coprocessor 11, and various kinds of data can be read.
  • the ability to issue addresses in the order of addresses corresponding to interleave patterns is the key to realizing flexible and high-speed interleaving processing.
  • FIG. 16A is an explanatory diagram illustrating an example of an encoding process in the encoding / decoding processor 100 illustrated in FIGS. 1 and 3.
  • the encoding processing on the transmission side includes scrambling (step S301), convolutional encoding (step S301) for the transmission data sequence transferred from the general-purpose processor 201 that performs Layer2 (MAC) processing. S302), puncturing (bit removal, step S303), and interleaving processing (step S304) are performed in this order, and the encoded data sequence is transferred to the modem module 206 that performs modulation processing via the shared memory. .
  • FIG. 16B is an explanatory diagram illustrating an example of a decoding process in the encoding / decoding processor 100 illustrated in FIGS. 1 and 3.
  • Decoding processing in the case of the example shown here includes deinterleaving processing (step S311) and depuncturing (bit addition, step S312) on the demodulated received data sequence transferred from the modem module 206. , Viterbi decoding (step S313) and descrambling (step S314) are performed in this order, and the decoded data sequence is transferred to the general-purpose processor 201 that performs Layer2 (MAC) processing via the shared memory 203. .
  • MAC Layer2
  • FIG. 17 shows a processing sequence example of the encoding process shown in steps S301 to S304 when the encoding / decoding processor 100 shown in FIGS. 1 and 3 performs the process shown in FIG. 16A.
  • FIG. 17 shows a processing sequence example of the encoding process shown in steps S301 to S304 when the encoding / decoding processor 100 shown in FIGS. 1 and 3 performs the process shown in FIG. 16A.
  • the encoding / decoding processing processor 100 when receiving a processing activation command from the general-purpose processor (CPU) 201 or the resource manager 202 (step S401), the encoding / decoding processing processor 100 performs encoding using the shared memory controller 21.
  • the dedicated arithmetic unit (ALU) 22 performs a scrambling process while reading the input data series from the shared memory 203 outside the encoding / decoding process (codec) module (step S402). Data is stored in the (local memory) 102 (step S403).
  • the encoding / decoding processor 100 performs a convolutional encoding process in the dedicated arithmetic unit (ALU) 22 while reading data from the data memory (local memory) 102 using the local memory controller 20 (step S404).
  • the data of the processing result is stored again in the data memory (local memory) 102 (step S405).
  • the encoding / decoding processor 100 performs the puncturing process using the local memory controller 20 and the bit concatenation / reordering instruction (PERM) (step S406), and the processing result data Is again stored in the data memory (local memory) 102 (step S407).
  • PEM bit concatenation / reordering instruction
  • the encoding / decoding processor 100 performs the interleaving process shown in FIG. 15 by sequentially reading the data using the local memory controller 20 (step S408), and after the interleaving using the shared memory controller 21 Is stored in the shared memory 203 outside the encoding / decoding processing (codec) module (step S409).
  • the encoding / decoding processor 100 After completion of the above processing, the encoding / decoding processor 100 notifies the general-purpose processor (CPU) 201 or the resource manager 202 of a processing completion notification (step S410).
  • the encoding / decoding processor 100 can realize the encoding process for the transmission data sequence by repeating the above processing sequence.
  • FIG. 18 shows in more detail a processing sequence example of the decoding process shown in steps S311 to S314 when the encoding / decoding processor 100 shown in FIGS. 1 and 3 performs the process shown in FIG. 16B.
  • FIG. 18 shows in more detail a processing sequence example of the decoding process shown in steps S311 to S314 when the encoding / decoding processor 100 shown in FIGS. 1 and 3 performs the process shown in FIG. 16B.
  • step S451 when a process activation command is received from the general-purpose processor (CPU) 201 or the resource manager 202 (step S451), the encoding / decoding process processor 100 performs encoding using the shared memory controller 21.
  • the deinterleaving process is performed by sequentially reading the input data series from the shared memory 203 outside the encoding / decoding process (codec) module (step S452).
  • the encoding / decoding processor 100 performs a depuncture (bit addition) process using the local memory controller 20 and the bit concatenation / reordering instruction (PERM) (step S454). Then, the processed data is stored in the shared memory 105 inside the encoding / decoding process (codec) module using the shared memory controller 21 (step S455).
  • the encoding / decoding processor 100 performs parameters such as a memory address and a generator polynomial for the Viterbi processing circuit 104 for Viterbi decoding processing, and activates the Viterbi processing circuit 104 (step S456).
  • the Viterbi processing circuit 104 performs Viterbi decoding processing while reading data from the shared memory 105 inside the encoding / decoding processing (codec) module in accordance with the set parameters (step S457), and the processed result data is the same. Is stored in the shared memory 105 (step S458).
  • the completion of the Viterbi decoding process is notified to the encoding / decoding processor 100 by a process completion interrupt (step S459).
  • the encoding / decoding processor 100 reads the data from the shared memory 105 in the encoding / decoding process (codec) module using the shared memory controller 21 (step S460), and uses the dedicated arithmetic unit (ALU). ) 22, the descrambling process is performed, and the data is stored in the shared memory 203 outside the encoding / decoding process (codec) module (step S461).
  • the encoding / decoding processor 100 After the above processing is completed, the encoding / decoding processor 100 notifies the general-purpose processor (CPU) 201 or the resource manager 202 of a processing completion notification (step S462). The encoding / decoding processor 100 can realize the decoding process for the received data sequence by repeating the above processing sequence.
  • mapping configuration of dedicated arithmetic unit (ALU) 19 maps the convolutional coding process and the scrambling (descrambling) process in the coding / decoding processor 100 shown in FIGS. 1 and 3 to the dedicated arithmetic unit (ALU) 22 in the coprocessor 11.
  • 6 is an explanatory diagram illustrating a mapping configuration example when processing is performed, that is, a setting example of a parameter register 60.
  • the convolutional encoder 51 shown in FIG. 7 is operated as the convolutional encoder 501 corresponding to this standard.
  • 0x2 (coding rate 1/2 setting) is set as the operation mode (mode)
  • 0x6CE4 is set as the generator polynomial (poly).
  • the convolutional encoder 51 can be operated as the convolutional encoder 501 corresponding to the IEEE 802.16e (WiMAX) standard.
  • the operation mode (mode) is set to 0x2.
  • the generator polynomial (poly) may be set to 0x1200. Accordingly, the scrambling circuit 50 operates as a scrambling circuit 502 corresponding to the IEEE 802.11a (wireless LAN) standard.
  • each arithmetic unit in the dedicated arithmetic unit (ALU) 22 can cope with encoding / decoding processes in various wireless systems that have already been standardized by simply changing the parameter setting. It also has the flexibility to cope with specification changes predicted in the future.
  • FIG. 20 is an explanatory diagram showing a description example of the processor processing program when the convolutional encoding process and the scrambling (descrambling) process in the encoding / decoding processor 100 shown in FIGS. 1 and 3 are performed.
  • step S401a the setting of the read address generator 40 to the shared memory controller 21 and the setting of the write address generator to the local memory controller 20 are performed using the parameter register setting instruction. Setting is performed (step S401a).
  • a value obtained by dividing the processing data bit size (num_bit_size) by 32 (num1) is the number of times the addresses are generated.
  • 0x218000 indicates an example of the start address of the shared memory 203 to be read
  • 0x118000 indicates an example of the start address of the data memory (local memory) 102 to be written.
  • step S401b As setting of the parameter register 60 for the scrambling circuit 50 of the dedicated arithmetic unit (ALU) 22, operation mode setting, TAP initial value setting, and generation polynomial (poly) setting are performed (parameter register setting instruction, step S401b). Thereafter, in this example, the shared memory controller 21 and the local memory controller 20 that have been set with parameters are activated (step S401c).
  • ALU dedicated arithmetic unit
  • step S401d the 8-bit scrambling instruction (SCRAM), which is an arithmetic instruction between coprocessors, is repeated four times, that is, the 32-bit scrambling instruction (SCRAM) is repeated by the for statement for the processing data bit size.
  • SCRAM 8-bit scrambling instruction
  • FIG. 20 shows an example of scrambling (descrambling) processing, but other convolution encoding processing, bit concatenation / reordering processing, interleaving processing, and the like are described in the same manner. Is possible.
  • the wireless communication device 301 is dedicated hardware that performs interleaving / deinterleaving processing of transmission data and reception data in addition to the configuration of the wireless communication device 1 of the first embodiment.
  • An interleave processing circuit 404c is provided.
  • the encoding / decoding processor 400 performs processing other than error correction decoding of received data and interleaving / deinterleaving processing of transmission data and received data.
  • FIG. 21 is an explanatory diagram showing a configuration of the wireless communication device 301 using the encoding / decoding processor 400 according to the second embodiment of the present invention. Except for the point that the encoding / decoding process (codec) module 200 of the wireless communication apparatus 1 shown in FIG. 3 is replaced with another encoding / decoding process (codec) module 220, the wireless communication apparatus 301 of FIG. The configuration is the same as that of the wireless communication device 1.
  • the processor 100 of the encoding / decoding process (codec) module 200 shown in FIG. 3 is replaced with another encoding / decoding process processor 400.
  • the encoding / decoding processing (codec) module 200 has the same configuration except that the interleaving processing circuit 404c (DMA controller) is provided in parallel with the Viterbi processing circuit 104a and the turbo processing circuit 104b.
  • the interleave processing circuit 404c is a circuit for realizing various interleaving processing and deinterleaving processing (hereinafter referred to as interleaving / deinterleaving processing) in various wireless systems. That is, in the encoding / decoding processor 400, among the encoding / decoding processes, Viterbi decoding, turbo decoding, and interleaving / decoding in which parallel processing is difficult are difficult because the processing amount is enormous and the processor processing is insufficient. Each interleave process is performed using a Viterbi processing circuit 104a, a turbo processing circuit 104b, and an interleave processing circuit 404c, which are dedicated hardware.
  • the interleaving process in the encoding process and the deinterleaving process in the decoding process can be performed using a dedicated interleave processing circuit (DMA controller).
  • DMA controller dedicated interleave processing circuit
  • the interleaving / deinterleaving processing which is difficult to perform the parallel operation for each bit and has a processing throughput of 1 bit / cycle at the maximum, is a dedicated hardware process. While performing the interleaving process for the previous data block, the convolutional encoding process for the next data block can be executed simultaneously by the encoding / decoding processor, so that the speed of parallel processing can be increased. The maximum processing throughput can be improved by load balancing.
  • FIG. 22 is an explanatory diagram showing a more detailed configuration of the encoding / decoding processor 400 shown in FIG.
  • the encoding / decoding processor 400 is an encoding / decoding processor except that the coprocessor 11 of the encoding / decoding processor 100 shown in FIG. 1 is replaced with another coprocessor 411. 100 has the same configuration.
  • FIG. 23 is an explanatory diagram showing a more detailed configuration of the coprocessor 411 shown in FIG.
  • the local memory controller (LMC) 20 and the shared memory controller (SMC) 21 of the coprocessor 11 are replaced with different local memory controllers (LMC) 420 and shared memory controllers (SMC) 421, respectively.
  • LMC local memory controller
  • SMC shared memory controller
  • FIG. 24 is an explanatory diagram showing a more detailed configuration of the local memory controller (LMC) 420 and the shared memory controller (SMC) 421 shown in FIG.
  • the local memory controller (LMC) 420 and the shared memory controller (SMC) 421 include the read address generator 40 and the read data FIFO circuit 41 of the local memory controller (LMC) 20 and the shared memory controller (SMC) 21 in the first embodiment.
  • the second embodiment is the same as the first embodiment except that the read address generator 44 and the read data FIFO circuit 45 are replaced.
  • the local memory controller (LMC) 20 and the interleaving / deinterleaving processing in various wireless communication systems can be handled with a processing throughput of 1 bit / cycle.
  • the read address generator 40 provided in each of the shared memory controller (SMC) 21 includes two offset address calculation blocks each including two address calculators, and a desired bit position in the 32-bit data is placed on the LSB side. A bit shift FIFO for shifting, a shift circuit, and the like were provided.
  • the interleaving process and the deinterleaving process are processed by the dedicated interleave processing circuit 404c, so that the encoding / decoding processor 400 does not need to perform the process. Therefore, in the local memory controller (LMC) 420 and the shared memory controller (SMC) 421, the configuration of the read address generator 44 on the read side is different from that of the read address generator 40 in the first embodiment.
  • the configuration and operation of the write address generator 30, write data FIFO circuit 31, and write data packing circuit 32 on the write side are the same as in the first embodiment.
  • the read address generator 44 in the second embodiment has substantially the same configuration as the write address generator 30, and includes a start register (r_start), a base address register (r_base), an initial pointer register (r_ptr), and a step register (r_step). And a control register 44a1 such as a memory length register (r_len) and an access count register (r_cnt).
  • a current address pointer register 44a3 an adder (two), a remainder calculator (comparator and subtractor), a comparator for counting the number of accesses, a subtractor, etc., for actually calculating an address A container 44a2.
  • the read address generator 44 in the second embodiment uses a base address register (r_base), an initial pointer register (r_ptr), a step register (r_step), a memory length register (r_len), and the number of accesses in response to a parameter setting instruction of the coprocessor.
  • a value is set in the control register 44a1 such as a register (r_cnt) and the control register 44a1 is activated by setting the start register (r_start), a read address to the memory is independently generated, and the access count register (r_cnt) is continuously generated. Issue.
  • the read address generator 44 responds to a split transaction at the time of reading by issuing a read address speculatively. Basically, an address obtained by adding the current address pointer to the base address (r_base) is issued.
  • the current address pointer register 44a3 uses the value of the initial pointer (r_ptr) as an initial value and is updated each time an address is output. Each time an address is output, the address calculator 44a2 adds the number of steps (r_step) in 32-bit address units to the current address, and performs a remainder (Modulo) operation with the memory length size (r_len). The current address pointer.
  • Data (RDAT) read from the memory is transferred to the dedicated arithmetic unit (ALU) 22 side via the read data FIFO circuit 45 and the read data packing circuit 42.
  • Data (RDAT) read from the memory is sequentially stored in the read data FIFO circuit 45 and sequentially transferred to the read data packing circuit 42.
  • the address generation unit in the read address generator 44 is a 32-bit unit that is the same as the memory address, the bit shift process for shifting a desired bit to the LSB side is not performed.
  • the read data packing circuit 42 when data is read from the dedicated arithmetic unit (ALU) 22 by using the CR2 or CR3 register, as in the first embodiment, the read data packing circuit 42 has a specified read data size (RSIZE). According to the value, the data currently remaining in the read data packing circuit (remaining data register) is right-shifted, and if the number of effective bits of the remaining data is 32 bits or more, the read data from the read data FIFO circuit 45 side Do not get.
  • RSIZE read data size
  • the read data packing circuit 42 acquires the next read data from the read data FIFO circuit 45 side.
  • the acquired read data is shifted to the left by the remaining data size and coupled to the MSB side of the remaining data.
  • the combined data is stored in the data register (remaining data register) so that it can be read from the dedicated arithmetic unit (ALU) 22 side.
  • the fixed size may be set using a fixed size setting register (r_mode, r_size). Is possible.
  • the first effect is that the encoding / decoding processing module in the wireless communication system can flexibly cope with various encoding / decoding processes in a plurality of wireless communication systems.
  • the encoding / decoding processing processors 100 and 400 connect a coprocessor 11 or 411 dedicated to encoding / decoding processing (bit / byte arithmetic processing) to a general control processor,
  • the scrambling circuit 50, the convolutional code, and the logic unit (ALU) 22 of the coprocessor 11 can set processing parameters such as operation mode (programmable) and can process a plurality of bits in parallel in one cycle. This is because it includes an encoder 51, a CRC encoder 52, a bit concatenation (rearrangement) circuit 53, and the like.
  • the encoding / decoding processing processors 100 and 400 thus realize a plurality of encoding / decoding processing arithmetic units that can be parameter-set as a coprocessor of a control processor that can be processed flexibly. Therefore, it is possible to respond flexibly and at high speed to various encoding / decoding processes (bit / byte arithmetic processes) in the wireless system.
  • the coprocessor 11 includes memory controllers 20 to 21 for accessing the memory, and each memory controller makes a coprocessor operation instruction for performing encoding / decoding processing independent of a cycle for actually accessing the memory.
  • Data packing circuits 32 and 42 that perform packing processing of read data and write data according to the number of processing bits in each of the data FIFO circuits 31 and 41 and the logical operation unit (ALU) 22 of the coprocessor 11. This is also one of the reasons why the encoding / decoding processor 100 and 400 can improve the flexibility to cope with various encoding / decoding processes.
  • the encoding / decoding processor 100 and 400 can specify the number of processing bits in the logic unit (ALU) 22 by a coprocessor operation instruction dedicated to the encoding / decoding processing, and the data packing circuits 32 and 42. Because it is possible to absorb the change in the number of processing bits when reading or writing data without cycle overhead, it can flexibly support encoding / decoding processing (bit / byte arithmetic processing) in various wireless systems. It becomes possible.
  • the read address generator 40 in the memory controllers 20 to 21 in the first embodiment it is possible to flexibly with 1 bit / cycle processing throughput for various interleaving processes (deinterleaving processes) in various wireless systems. There is also an advantage of being able to cope.
  • the read address generator 40 has two offset address calculation blocks each including two address calculators, and adds the output addresses of the two addresses to output them, thereby performing various block interleaving processes. This occurs because a two-dimensional interleaved address pattern including it can be flexibly accommodated by a single control register setting.
  • the read address generator 40 is provided with a mode setting register which can change the address unit such as 1 bit, 8 bits, 32 bits, etc., so that 1-bit / data interleaving processing on the transmission side and 8-bit / data on the reception side are provided. It is also possible to obtain the advantage of being able to flexibly handle data deinterleaving processing and the like.
  • the second effect is realized in the encoding / decoding module 200 in the wireless communication apparatus 1 by the software processing by the encoding / decoding processing processors 100 and 400 with emphasis on flexibility in the encoding and decoding processing. Even in such a configuration, encoding / decoding processing including memory access latency can be realized at high speed, such as simultaneous calculation of a plurality of bits (bytes).
  • a coprocessor 11 dedicated to encoding / decoding processing (bit / byte arithmetic processing) is connected to a general control processor, and the coprocessor to the memory is connected.
  • the access includes the memory controllers 20 to 21 having an address generation function, a FIFO function, and a data packing function that can conceal the memory access latency.
  • the operation mode and the like can be set (programmable), and a plurality of bits can be processed in parallel in one cycle. It is one of the reasons why it is possible to increase the speed of the device 51, the CRC encoder 52, the bit concatenation (reordering) circuit 53, and the like.
  • the encoding / decoding processors 100 and 400 use, for example, 8 bits / cycle by using a coprocessor processing instruction utilizing the coprocessor logic unit (ALU) 22 and the memory controllers 20 to 21.
  • ALU coprocessor logic unit
  • interleaving processing in various wireless systems is 1 bit / cycle. There is also an advantage that it can be realized with a processing throughput of.
  • the number of processing cycles of about 10 cycles is required to calculate an interleave address for 1 bit, and the number of processing cycles corresponding to memory access latency is also required for data copy processing between memories.
  • the realization of various interleaving processes at 1 bit / cycle is a great advantage of this embodiment.
  • the greatest effect of this embodiment is that it has the advantage of flexibility corresponding to a plurality of wireless systems as the first effect, and the encoding / decoding process as the second effect is 8 bits / cycle or 1 bit / cycle. Two advantages of high speed realized by the processing throughput of the cycle can be realized simultaneously.
  • the first point includes a plurality of encoding / decoding processing circuits such as a convolutional encoder capable of setting parameters and processing a plurality of bits in one cycle as a logical processor (ALU) 22 of the coprocessor.
  • ALU logical processor
  • memory controllers 20 to 21 are premised on stream access that operates in parallel independently of coprocessor arithmetic processing, and the memory access latency of processors that are generally difficult to increase in speed can be hidden. Is a point.
  • the third point is that the data bus width on the memory side and the instruction on the dedicated ALU (arithmetic unit) side are set so that processing overhead does not occur between the logic unit (ALU) 22 operating in parallel and the memory controllers 20 to 21.
  • the data packing circuits 32 and 42 for shifting and packing data according to the number of processing bits, FIFOs 31 and 41 for temporarily storing data, and processing on the coprocessor side even when this FIFO is empty or full This is because a wait control mechanism is provided so that the system does not fail. Due to the synergistic effect of the above three points, the encoding / decoding processor 100 and 400 can achieve both flexibility and high speed.
  • a third effect is that various encoding / decoding processes in a plurality of wireless systems can be realized with lower power consumption, that is, with high power efficiency.
  • each arithmetic circuit such as the circuit 53 can be parameterized (programmable) in the operation mode, and can process multiple bits in parallel in one cycle, but the circuit configuration is almost the same as that of dedicated hardware This is because the configuration is realized.
  • these arithmetic circuits are configured to be flexible enough to support a plurality of radio systems, but are dedicated arithmetic units that can be realized with a processing throughput of 8 bits / cycle or 1 bit / cycle, for example. It is configured. As a result, it is possible to realize an encoding / decoding processing module with high power efficiency and excellent balance between processing performance and power consumption.
  • the Viterbi decoding process and the turbo decoding process which have a larger amount of processing and are more dedicated hardware, are realized by the Viterbi processing circuit 104a and the turbo processing circuit 104b, which are dedicated hardware, respectively.
  • the overall system configuration can be selected depending on the trade-off, such as being realized by an encoding / decoding processor with emphasis on flexibility, and power efficiency can be reduced. It is an advantage of the present invention that it can be improved.
  • the interleaving process may be insufficient.
  • the deinterleaving process is realized by using the interleave processing circuit 404c which is a dedicated hardware circuit, thereby further improving the power efficiency.
  • the write address generator 30 and the read address generator 44 are realized with substantially the same configuration as shown in the second embodiment. Therefore, the circuit scale can be reduced as compared with the encoding / decoding processor 100 according to the first embodiment, and the encoding / decoding processor 400 and the interleave processing circuit 404c can be operated in parallel. There is an advantage that it can be operated at a low clock frequency.
  • the fourth effect is that it is possible to flexibly cope with future specification changes and specification expansions in various encoding / decoding processes in a plurality of wireless systems.
  • the encoding / decoding processors 100 and 400 do not have a configuration in which a control processor and a dedicated hardware circuit are combined, but an encoding / decoding process (bit / byte operation) with respect to a general control processor 10. This is because processing (instructions) can be specified by software in units of one cycle by realizing by connecting the dedicated coprocessor 11.
  • the processor software description can be changed even when the processing order and processing parameters are changed due to the specification change of the encoding / decoding processing in the existing wireless system, or when the processing is added due to the specification extension. And has the advantage of being flexible.
  • the arithmetic unit portion of the encoding / decoding process (bit / byte processing) in the coprocessor 11 is a dedicated circuit capable of setting parameters, but the processing data unit and the number of loops in a series of encoding / decoding processes Are handled by a loop instruction (loop circuit) in the control processor 10, the change of the processing data unit, the number of loops, etc. can be sufficiently handled by the original function of the control processor 10.
  • An encoding / decoding processor that is incorporated in a wireless communication device and performs communication data encoding and decoding processing, Having a coprocessor dedicated to the encoding and decoding processes;
  • the coprocessor is A parameter register that stores settings for the operation mode and generator polynomial given from the outside;
  • An encoding / decoding comprising: an arithmetic circuit that operates based on the operation mode and a generator polynomial, and performs arithmetic operations necessary for the encoding and decoding processes in parallel for a plurality of bits in one cycle Processing processor.
  • the coprocessor includes a memory controller for accessing an internal or external storage device, This memory controller An address generator circuit that performs an operation of outputting an address on the storage device that independently reads and writes data according to a parameter given from the outside; and A FIFO (First In First Out) circuit for temporarily storing data to be written to the output address on the storage device or data read from the address;
  • Decryption processor decryption processor.
  • the data write address generator circuit includes: A control register for storing each of the initial pointer, the number of steps, and the memory length; An address calculator that outputs a result obtained by performing a remainder operation on a memory length value obtained by adding the value of the number of steps each time an address is issued, with the value of the initial pointer as an initial value.
  • the data read address generator circuit includes: Multiple offset address calculation modules; With an adder that adds the issued address from the offset address calculation module to the actual offset address,
  • the offset address calculation module includes first and second address calculators, and the address pointer of the first address calculator is set to the second address every fixed number of times with a count value given from outside. 4.
  • the data read address generator circuit includes: A shift circuit that shifts the issued offset address to the memory address unit according to the address unit setting given from the outside; 6.
  • the memory controller is From the arithmetic circuit side, a normal access function for reading the data stored in the designated register access number of the storage device and updating the stored contents of the register access number; 3.
  • the encoding / decoding processor according to appendix 2 further comprising a peep function for reading data stored in a specified register access number of the storage device without updating from the arithmetic circuit side. .
  • the said arithmetic circuit is according to the said operation mode and generator polynomial given from the outside,
  • the encoding / decoding according to appendix 1 characterized by having a function of performing any one or more of a scrambling process, a convolutional encoding process, a CRC encoding process, and a bit concatenation / reordering process Processing processor.
  • An encoding / decoding process (codec) module that performs encoding processing of transmission data to be transmitted to the outside and decoding processing of reception data received from the outside is provided.
  • the encoding / decoding process (codec) module is At least one of a Viterbi processing circuit and a turbo processing circuit, which are dedicated hardware for performing Viterbi decoding and turbo decoding of the received data;
  • a wireless communication apparatus comprising: the encoding / decoding processor according to any one of supplementary notes 1 to 8 that performs processing other than Viterbi decoding and turbo decoding of the received data.
  • the encoding / decoding process (codec) module is An interleave processing circuit that is dedicated hardware for performing interleaving / deinterleaving processing of the transmission data and the reception data; Appendix 9 characterized in that the encoding / decoding processor performs processes other than Viterbi decoding and turbo decoding of the received data and interleaving / deinterleaving processing of the transmission data and the received data.
  • it is suitable for a wireless communication apparatus that supports a plurality of wireless systems with one apparatus.
  • a wireless communication device is also effective in reducing the size and weight, reducing the cost, and increasing the communication speed.

Abstract

【課題】複数の無線通信方式における種々の符号化／復号化処理を高速に、かつ簡単な回路構成によって実現しうる符号化／復号化処理プロセッサ等を提供する。 【解決手段】符号化／復号化処理プロセッサ１００は、符号化および復号化処理専用のコプロセッサ１１を有すると共に、コプロセッサが、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタ６０と、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路２２ａとを備える。また、記憶装置のアドレスを出力するアドレスジェネレータ回路３０，４０と、データを一時的に格納するＦＩＦＯ回路３１，４１と、データを予め定められたビット数に揃えて出力するデータパッキング回路３２，４２とを備えるメモリコントローラ２０～２１を有する。

Description

符号化／復号化処理プロセッサ、および無線通信装置
　本発明は、符号化／復号化処理プロセッサ、および無線通信装置に関し、特に複数の無線方式における種々の符号化／復号化処理を高速かつ簡単な回路構成で行える符号化／復号化処理プロセッサ等に関する。
　デジタルデータを送受信する無線通信システムにおいては、一般的に、送受信データ信号の符号化／復号化処理が必要である。より具体的には、送信側では、送信データ信号に対するＣＲＣコード付加、スクランブリング処理、畳み込み符号化、インタリーブ（データ並べ替え）処理などの符号化処理が必要であり、受信側では、受信データ信号に対するデインタリーブ（インタリーブの逆）処理、ビタビ復号化、デスクランブリング処理、ＣＲＣ判定処理などの復号化処理が必要である。
　これらの符号化／復号化処理は、ビット単位やバイト単位で演算が実施されるため、ビット／バイト演算処理とも呼ばれることもある。従来は、単一の無線通信方式の符号化／復号化処理に高速かつ低消費電力に対応するために、それぞれ処理ごとに専用のハードウェア回路を実装することにより、これらの符号化／復号化処理が実現されてきた。
　また、近年、複数の無線方式に１つの装置で対応できるようなソフトウェア無線技術への期待が高まっている。規格化や標準化されている種々の無線方式間においては、これらの符号化／復号化処理の内容はそれぞれ類似しているものの、処理データ単位や演算式中の一部の処理パラメータ、および演算順序等が異なるという性質がある。
　ただし、無線通信方式ごとに専用のハードウェア回路を実装する手法では、複数の無線方式における符号化／復号化処理に対応しようとした場合、対応する無線方式の数だけ、専用ハードウェア回路が必要となってしまうため、必要とされる回路の面積やコストが大きくなるという問題がある。また、処理の変更や拡張に対する柔軟性が低いという点も問題となる。
　この問題を解決しうる技術として、後述の特許文献１０には、専用ハードウェア回路を種々のパラメータによって設定可能な構成とすることで複数の無線方式に対応させて、これによって高速性と電力効率を両立するという技術が記載されている。これは、専用の処理エンジンを複数のベースバンド処理に対応できるように再設定可能な構成にすることで、柔軟に複数の無線方式に対応させるものである。
　また、これに類似する技術として、特許文献１には、専用のハードウェア回路を動作モード設定可能にし、中央の全体制御用プロセッサから制御することでシステム変更等に柔軟に対応するという技術が記載されている。
　また、特許文献７には、専用の信号処理プロセッサ（ＤＳＰ）などのプロセッサを用いて複数の無線方式に対応する符号化／復号化処理をソフトウェアによって処理するという技術が記載されている。これは、柔軟性を確保するために一般的な信号処理プロセッサと、メモリアクセスを高速化するためのＤＭＡコントローラを用いて通信処理を実現することにより、種々の通信方式に柔軟に対応するというものである。
　また、これに類似する技術として、特許文献２には、信号処理プロセッサの外部に専用のメモリコントローラを備えることで、プロセッサのメモリアクセスレイテンシを削減するという技術が記載されている。
　これら以外の先行技術として、特許文献３には、シングルメモリポートを利用して回路規模の増加を抑えつつ、変倍機能を内蔵可能な画像処理用信号処理装置が記載されている。特許文献４には、加算処理と乗算処理とを並列実行可能なように構成することにより、演算ロジックの省スペース化を可能であるという論理集積回路が記載されている。
　また、特許文献５には、フォワードパイロットトーンとリバースパイロットトーンによって通信に係るパラメータを設定する通信方式が記載されている。特許文献６には、データを共有メモリに転送する前にローカルで圧縮することによって、複数のプロセッサ間でのデータ転送を効率化するというマルチプロセッサシステムが記載されている。
　特許文献８には、命令によって毎回アドレスを計算するアドレス生成部を含むプロセッサの設計ツールなどが記載されている。特許文献９には、内部に演算用のレジスタファイルを備えるプロセッサを利用した通信システムが記載されている。
特開２０００－２９５３０９号公報 特開２００１－０３４５７３号公報 特開２００６－１５５６３７号公報 特開２００７－２９５１２８号公報 特開２００８－１８７７２２号公報 特開２０１０－０９２４９９号公報 特表２００２－５４１６９３号公報 特表２００３－５１８２８０号公報 特表２００５－５１６４３２号公報 特表２００９－５０５６０８号公報
　第１の課題は、無線通信機器における符号化／復号化処理（ビット／バイト演算処理）において、複数の無線通信方式における種々の符号化／復号化処理に柔軟に対応できないことである。
　その理由は、一般的に符号化／復号化処理の内容は、複数の無線方式間にて各々の処理は類似した処理が多いものの、一部の処理パラメータや演算順序は各々の無線方式の仕様に大きく依存しており、かつ、必要演算量も比較的大きいため、従来は、無線方式ごとに専用のハードウェア回路を実装することによって実現してきたためである。
　しかしながら、近年のシステムＬＳＩの大規模化、高速化などによる処理能力向上に伴い、同一の符号化／復号化処理回路にて複数の無線方式に対応できるような、マルチモード無線機やソフトウェア無線機（ＳＤＲ: Software Defined Ratio）と呼ばれる無線通信機器の実現が望まれている。更に、将来の仕様変更や機能拡張にも柔軟に対応できるものである必要もある。
　第２の課題は、無線通信システムにおける符号化／復号化処理（ビット／バイト演算処理）において、柔軟性を重視してプロセッサによるソフトウェア処理で実現した場合に、複数のビット（バイト）分を同時に演算するなど、メモリアクセスレイテンシも含めて高速に処理できないことである。
　その理由は、一般的に、無線通信における符号化／復号化処理では、１つのビットを処理するために前後の複数のビット情報を必要とするため、専用のハードウェア回路で並列に実現する場合はそれほど問題ないが、柔軟性や拡張性を重視してプロセッサによるソフトウェア処理で実現しようとした場合、一般的なプロセッサでは、複数のビット／バイト分の符号化／復号化処理を同時に演算するのは困難であるからである。
　また、プロセッサによるソフトウェア処理の場合には、一般的にはプロセッサがメモリにアクセスするために一定のレイテンシ（サイクル数、もしくは遅延時間）が必要となるため、その分だけ演算器の稼働率が低下して処理時間が増加するので、高速化できないという問題があるからでもある。
　ここで、無線通信における符号化／復号化処理の処理量は、一般的に要求されるデータ転送レートに依存するものである。近年の無線方式においては要求されるデータ転送レートが増加し、さらに低消費電力化も望まれているため、より低消費電力にて高速通信が可能であることが重要となっている。
　以上の課題を達成しうる技術は、前述の各特許文献には記載されていない。特許文献１０に記載の技術では、演算式の一部の処理パラメータの変更には再設定により比較的容易に対応できるものの、処理データ単位や繰り返し回数、細かい演算順序や各処理エンジン（専用ハードウェア回路）間の処理順序等の変更には簡単には対応できないという問題がある。
　これを処理順序等も可変にできるように構成するには、各専用ハードウェア回路間の接続構成が非常に複雑化し、装置の面積や必要なコストがさらに大きくなるという問題や、今後予想される処理エンジン内における演算順序変更等の仕様拡張にはいずれにしても柔軟に対応できないという問題がある。
　また、特許文献１に記載の技術も、これと同様に細かい処理順序や各処理（専用ハードウェア回路）間の処理順序等の変更には簡単には対応できないという問題がある。
　一方、特許文献７に記載の技術では、無線通信の符号化／復号化処理はビット単位やバイト単位での特殊なビット処理となるため、一般的な信号処理プロセッサでは、複数のビットを並列に演算可能な専用ハードウェア構成に比べて処理サイクル数が大幅に増加するという問題がある。また、処理変更に対する柔軟性は非常に高いものの、例えばプロセッサからメモリへのアクセスレイテンシが性能オーバヘッドとなるため、やはり高速化が難しいという課題もある。
　これを、メモリアクセスにＤＭＡコントローラを用いるようにしたとしても、プロセッサによるソフトウェア処理の場合、メモリのロード／ストア命令と演算処理命令とに別々のサイクルを必要とするため、専用ハードウェア処理に比べて低速であるという問題や、プロセッサで処理するデータ単位とメモリ上に格納されるデータ単位が異なる場合はビットシフト処理等の性能オーバヘッドが必要であるという問題もある。その上で更に高速化しようとする場合は、クロック周波数を高速にする必要があり、消費電力や発熱量の増加を招くという問題がある。
　また、特許文献２に記載の技術も、外部メモリに対して単純にアドレスをインクリメントしながらアドレスとデータを一緒に転送するデータ書き込み時のスループットは向上するものの、アドレスと対応するデータの転送サイクルが異なる（読み出しに２サイクル以上必要とする）ので、データ読み出し時のスループットが向上しないという問題がある。また、アドレスも単純にインクリメントするだけのものであるため、無線通信の符号化／復号化処理におけるインタリーブ／デインタリーブ処理のような、単純なインクリメントではない特殊なアドレス順には対応できないという問題もある。
　これら以外の、特許文献３～６、および特許文献８～９に記載の技術は、いずれも、複数の無線通信方式に対応しうる符号化／復号化処理を高速に、かつ簡単な回路構成によって実現するということを目的としておらず、またそのための構成も備えていないので、当然ながらこの問題を解決することはできない。
　本発明の目的は、複数の無線通信方式における種々の符号化／復号化処理を高速に、かつ簡単な回路構成によって実現しうる符号化／復号化処理プロセッサ、および無線通信装置を提供することにある。
　上記目的を達成するため、本発明に係る符号化／復号化処理プロセッサは、無線通信装置に内蔵され、通信データの符号化および復号化処理を行う符号化／復号化処理プロセッサであって、符号化および復号化処理専用のコプロセッサを有すると共に、コプロセッサが、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタと、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路とを備えることを特徴とする。
　上記目的を達成するため、本発明に係る無線通信装置は、外部に送信する送信データの符号化処理および外部から受信した受信データの復号化処理を行う符号化／復号化処理（コーデック）モジュールを備えると共に、符号化／復号化処理（コーデック）モジュールが、受信データの誤り訂正復号化を行う専用ハードウェアである誤り訂正復号化処理回路と、受信データの誤り訂正復号化以外の処理を行う請求項１ないし請求項８のうちいずれか１項に記載の符号化／復号化処理プロセッサとを備えたことを特徴とする。ここでいう誤り訂正復号化とは、ビタビ復号化およびターボ復号化のうちいずれか１つ以上の処理をいう。
　本発明は、上述したように、符号化および復号化処理専用のコプロセッサが、外部から与えられた動作モードおよび生成多項式に基づいて１サイクルで複数のビット分を並列に行うプログラマブル演算器を備える構成としたので、符号化／復号化処理を高速に行うことができ、この処理内容について外部から容易に変更することが可能となる。これによって、複数の無線通信方式における種々の符号化／復号化処理を高速に、かつ簡単な回路構成によって実現可能であるという優れた特徴を持つ符号化／復号化処理プロセッサ、および無線通信装置を提供することができる。
図３に示した符号化／復号化処理プロセッサのより詳しい構成について示す説明図である。 図１に示したコプロセッサのより詳しい構成について示す説明図である。 本発明の第１の実施形態に係る符号化／復号化処理プロセッサを利用した無線通信装置の構成を示す説明図である。 図４Ａは図２に示したコプロセッサのレジスタファイルのマッピング構成例について示す説明図である。図４Ｂは図２に示したコプロセッサの各レジスタのビットフォーマットについて示す説明図である。 図２に示したコプロセッサにおけるコプロセッサ命令の命令コードの構成例を示す説明図である。 図２に示した専用演算器（ＡＬＵ）内のスクランブリング回路（ＳＣＲＡＭ）の構成例を示す説明図である。 図２に示した専用演算器（ＡＬＵ）内の畳み込み符号化器（ＣＯＮＶ）の構成例を示す説明図である。 図２に示した専用演算器（ＡＬＵ）内のＣＲＣ符号化器（ＣＲＣ）の構成例を示す説明図である。 図２に示した専用演算器（ＡＬＵ）内のビット連接／並び替え回路（ＰＥＲＭ）の構成例を示す図である。 図２に示したメモリコントローラで、書き込みアドレスジェネレータ、書き込みデータＦＩＦＯ回路、および書き込みデータパッキング回路のより詳しい構成および動作について示す説明図である。 図１０に示したメモリコントローラのメモリ書き込み用各回路で、コプロセッサからＣＲ２またはＣＲ３レジスタを介してメモリにデータを書き込む場合の動作シーケンス例を示す説明図である。 図２に示したメモリコントローラで、読み出しアドレスジェネレータ、読み出しデータＦＩＦＯ回路、読み出しデータパッキング回路のより詳しい構成および動作について示す説明図である。 図１２に示した読み出しアドレスジェネレータ内のオフセットアドレスジェネレータのより詳しい構成について示す説明図である。 図１３に示したオフセットアドレスジェネレータによって行われる、無線通信の符号化／復号化処理における一般的なインタリーブ処理の例を示す説明図である。 図１０に示したメモリコントローラのメモリ読み出し用各回路で、ＣＲ２またはＣＲ３レジスタを介してメモリにデータを書き込む場合の動作シーケンス例を示す説明図である。 図１６Ａは図１および図３に示した符号化／復号化処理プロセッサにおける符号化処理の一例を示す説明図である。図１６Ｂは図１および図３に示した符号化／復号化処理プロセッサにおける復号化処理の一例を示す説明図である。 図１および図３に示した符号化／復号化処理プロセッサで図１６Ａに示した処理を行う場合の、ステップＳ３０１～３０４に示した符号化処理の処理シーケンス例をより詳細に示すシーケンス図である。 図１および図３に示した符号化／復号化処理プロセッサで図１６Ｂに示した処理を行う場合の、ステップＳ３１１～３１４に示した復号化処理の処理シーケンス例をより詳細に示すシーケンス図である。 図１および図３に示した符号化／復号化処理プロセッサにおける畳み込み符号化処理やスクランブリング（デスクランブリング）処理を、コプロセッサ内の専用演算器（ＡＬＵ）にマッピングして処理する場合のマッピング構成例、すなわち、パラメータレジスタの設定例を示す説明図である。 図１および図３に示した符号化／復号化処理プロセッサにおける畳み込み符号化処理やスクランブリング（デスクランブリング）処理を行う場合のプロセッサ処理プログラムの記述例を示す説明図である。 本発明の第２の実施形態に係る符号化／復号化処理プロセッサを利用した無線通信装置の構成を示す説明図である。 図２１で示した符号化／復号化処理プロセッサのより詳しい構成について示す説明図である。 図２２で示したコプロセッサのより詳しい構成について示す説明図である。 図２３に示したローカルメモリコントローラ（ＬＭＣ）および共有メモリコントローラ（ＳＭＣ）のより詳しい構成について示す説明図である。
（第１の実施形態）
　以下、本発明の第１の実施形態の構成について添付図１～３、１０、および１２～１３に基づいて説明する。
　最初に、本実施形態の基本的な内容について説明し、その後でより具体的な内容について説明する。
　本実施形態に係る符号化／復号化処理プロセッサ１００は、無線通信装置１に内蔵され、通信データの符号化および復号化処理を行う符号化／復号化処理プロセッサである。符号化／復号化処理プロセッサ１００は、符号化および復号化処理専用のコプロセッサ１１を有する。そしてコプロセッサ１１は、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタ６０と、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路２２ａとを備える。
　また、コプロセッサ１１は、内蔵もしくは外部に接続された記憶装置にアクセスするためのメモリコントローラ２０～２１を備え、このメモリコントローラ２０～２１が、外部から与えられたパラメータによって自立的にデータの読み書きを行う記憶装置上のアドレスを出力する動作を行うアドレスジェネレータ回路３０，４０と、記憶装置上の出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを一時的に格納するＦＩＦＯ（First In First Out）回路３１，４１と、記憶装置上の出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを予め定められたビット数に揃えて出力するデータパッキング回路３２，４２とを備える。これらの各々の回路は、データ読み出し用（４０，４１，４２）とデータ書き込み用（３０，３１，３２）に各々備えられている。
　さらに、データ書き込み用アドレスジェネレータ回路３０は、初期ポインタ、ステップ数、およびメモリ長の各々を記憶する制御レジスタ３０ａ１と、初期ポインタの値を初期値として、アドレスを発行するたびにステップ数の値を加算したものをメモリ長の値で剰余演算した結果を次のアドレスポインタとして出力するアドレス演算器３０ａ２とを備える。
　そして、データ読み出し用アドレスジェネレータ回路４０は、複数のオフセットアドレス計算モジュール８０と、そのオフセットアドレス計算モジュールからの発行アドレスを加算することで実際のオフセットアドレスとする加算器４０ａ４とを備え、オフセットアドレス計算モジュール８０が、第１および第２のアドレス演算器８１～８２を備え、第１のアドレス演算器８１のアドレスポインタ８１ａを外部から与えられたカウント数の値で一定回数ごとに第２のアドレス演算器８２で計算しているアドレスポインタ８２ａの値に更新する。
　さらに、データ読み出し用アドレスジェネレータ回路４０は、発行したオフセットアドレスを外部から与えられたアドレス単位設定に従ってメモリアドレス単位にシフトするシフト回路４０ａ２と、メモリから読み出したデータ中から所望のビット位置を取得するビットシフトデータ用ＦＩＦＯ回路４０ａ３も備える。
　そして、メモリコントローラ２０～２１が、プログラマブル演算器側から、記憶装置の指定されたレジスタアクセス番号に記憶されたデータを読み出すと共に当該レジスタアクセス番号の記憶内容を更新する通常アクセス機能（ＣＲ２～３）と、プログラマブル演算器側から、記憶装置の指定されたレジスタアクセス番号に記憶されたデータを更新せずに読み出すピープ機能（ＣＲ４～５）とを備える。
　その一方で、演算回路２２ａが、外部から与えられた動作モードおよび生成多項式に応じて、スクランブリング処理５０、畳み込み符号化処理５１、ＣＲＣ符号化処理５２およびビット連接／並び替え処理５３のうちいずれか１つ以上の処理を行う機能を備える。
　この符号化／復号化処理プロセッサ１００を内蔵する無線通信装置１は、外部に送信する送信データの符号化処理および外部から受信した受信データの復号化処理を行う符号化／復号化処理（コーデック）モジュール２００を備える。この符号化／復号化処理（コーデック）モジュール２００は、受信データの誤り訂正復号化を行う専用ハードウェアである誤り訂正復号化処理回路（ビタビ処理回路１０４ａおよびターボ処理回路１０４ｂ）と、受信データの誤り訂正復号化以外の処理を行う上記の符号化／復号化処理プロセッサ１００とを備える。
　この構成を備えることにより、符号化／復号化処理プロセッサ１００は、複数の無線通信方式における種々の符号化／復号化処理を高速に、かつ簡単な回路構成によって実現することが可能となる。
　以下、これをより詳細に説明する。
　図３は、本発明の第１の実施形態に係る符号化／復号化処理プロセッサ１００を利用した無線通信装置１の構成を示す説明図である。無線通信装置１は、ＩＥＥＥ（Institute of Electrical and Electronic Engineers）にて規格化されている無線ＬＡＮ（ＩＥＥＥ８０２．１１ａ）方式やＷｉＭＡＸ（ＩＥＥＥ８０２．１６ｅ）方式などを含む複数の無線通信方式に対応可能な符号化／復号化処理（コーデック）モジュール２００の中に、符号化／復号化処理プロセッサ１００を適用したものである。
　無線通信装置１は、無線通信のベースバンド処理を行うモジュールとして、基地局と端末間の同期確立やタイミング探査を行うサーチモジュール２０５、送信データの変調処理や受信データの復調処理を行うモデムモジュール２０６、送信データの符号化処理や受信データの復号化処理を行う符号化／復号化処理（コーデック）モジュール２００、上位レイヤ（レイヤ２またはレイヤ３）に係る通信データを処理する汎用プロセッサ（ＣＰＵ）２０１、各無線通信モジュール間の実行制御を行うリソースマネージャ２０２、各無線通信モジュール間でデータを転送するための共有メモリ２０３を備える。
　符号化／復号化処理（コーデック）モジュール２００は符号化／復号化処理プロセッサ１００、命令メモリ１０１、データメモリ１０２、インタフェース制御回路１０３、ビタビ処理回路１０４ａ、ターボ処理回路１０４ｂ、符号化／復号化処理プロセッサ１００とビタビ処理回路１０４間でデータを共有する共有メモリ１０５などを備える。
　すなわち、符号化／復号化処理のうち、その処理量が膨大でプロセッサ処理では処理能力が不足する誤り訂正復号化処理について専用ハードウェアであるビタビ処理回路１０４ａおよびターボ処理回路１０４ｂを用いて処理を実施し、それ以外の複数の符号化／復号化処理については符号化／復号化処理プロセッサ１００を用いて処理を実施するものである。ここでいう誤り訂正復号化とは、ビタビ復号化およびターボ復号化のうちいずれか１つ以上の処理をいう。
　図１は、図３に示した符号化／復号化処理プロセッサ１００のより詳しい構成について示す説明図である。符号化／復号化処理プロセッサ１００は、制御用プロセッサ１０に、符号化／復号化処理（ビット／バイト演算処理）専用のコプロセッサを接続した構成である。
　本発明における符号化／復号化処理プロセッサ１００は、インタフェースとして、外部からブート制御や割り込み信号入力を行うためのプロセッサ制御インタフェース１１１ａ、符号化／復号化処理プロセッサ１００から命令メモリ１０１にアクセスするための命令メモリインタフェース１１１ｂ、ローカルメモリ（データメモリ）１０２にアクセスするためのローカルメモリインタフェース１１１ｂ、共有メモリ１０５または２０３にアクセスするための共有メモリインタフェース１１１ｃ、外部装置に制御アクセスするためのＤＳＰインタフェース１１１ｄ、外部共有メモリにストリームアクセスするための共有メモリインタフェース１１１ｅなどを備える。
　符号化／復号化処理プロセッサ１００内部は、コプロセッサインタフェース１１２ａを備えた一般的な制御用プロセッサ１０（例えば、ハーバードアーキテクチャ型の３２ビットＲＩＳＣプロセッサ）に対して、そのコプロセッサインタフェース１１２ａを介して本実施形態の特徴である符号化／復号化処理専用のコプロセッサ１１が接続されている構成である。
　コプロセッサ１１はローカルメモリインタフェース１１２ｂと共有メモリインタフェース１１２ｃとを備え、これらの各々を介してローカルメモリ（データメモリ１０２）または共有メモリ１０５のそれぞれにストリームアクセス（スプリットトランザクションをサポートするバーストアクセス）が可能である。
　ここで、メモリセレクタ（ＭＵＸ型バスコントローラ）１２は、制御用プロセッサ１０からのデータアクセスと、コプロセッサ１１からのローカルメモリアクセスを調停／選択制御するために用いられ、ローカルメモリ（データメモリ１０２）はこのメモリセレクタ１２からのローカルメモリインタフェース１１１ｃに接続される。そして、命令メモリ１０１は制御用プロセッサ１０の命令メモリインタフェース１１１ｂに直接接続される。
　なお、プロセッサコントローラ１３は、外部からのブート制御、割り込み制御などを行うブロックであり、外部からのローカルメモリ（データメモリ１０２）や命令メモリ１０１へのアクセスは、外部から各メモリへ直接アクセス可能な（バイパスする）構成にしてもよいし、プロセッサ制御インタフェース１１１ａを介してアクセスする形としてもよい。
　図２は、図１に示したコプロセッサ１１のより詳しい構成について示す説明図である。コプロセッサ１１は、メモリアクセスの際のレイテンシを隠蔽するために、ローカルメモリインタフェース１１２ｂを介してローカルメモリ（データメモリ１０２）にストリームアクセス可能なローカルメモリコントローラ（ＬＭＣ）２０と、共有メモリインタフェース１１２ｃを介して外部の共有メモリにストリームアクセス可能な共有メモリコントローラ（ＳＭＣ）２１とを備える。
　ローカルメモリコントローラ（ＬＭＣ）２０および共有メモリコントローラ（ＳＭＣ）２１は、プロセッサやコプロセッサ内の演算処理とは並列にローカルメモリ（データメモリ１０２）や外部の共有メモリにアクセスするために、各々の内部に、書き込みアドレスジェネレータ３０、書き込みデータＦＩＦＯ回路（First In First Out）３１、書き込みデータパッキング回路３２、読み出しアドレスジェネレータ４０、読み出しデータＦＩＦＯ回路４１、読み出しデータパッキング回路４２を備える。
　以後、ローカルメモリコントローラ２０内部に備えられたものを書き込みアドレスジェネレータ（ＡＧ（Ｗ））３０ａ、書き込みデータＦＩＦＯ回路３１ａ、書き込みデータパッキング回路（ＰＡＣＫＥＲ）３２ａ、読み出しアドレスジェネレータ（ＡＧ（Ｒ））４０ａ、読み出しデータＦＩＦＯ回路４１ａ、読み出しデータパッキング回路（ＰＡＣＫＥＲ）４２ａと各々いう。また、共有メモリコントローラ（ＳＭＣ）２１に備えられたものを書き込みアドレスジェネレータ３０ｂ、書き込みデータＦＩＦＯ回路３１ｂ、書き込みデータパッキング回路３２ｂ、読み出しアドレスジェネレータ４０ｂ、読み出しデータＦＩＦＯ回路４１ｂ、読み出しデータパッキング回路４２ｂと各々いう。
　また、ローカルメモリコントローラ２０および共有メモリコントローラ２１は、読み出し時はアドレスを投機的に発行するスプリットトランザクション機能も備える。ここで、ローカルメモリコントローラ２０および共有メモリコントローラ２１は、図１または図２では各１個ずつ実装した例を示しているが、本実施形態としてはこの個数は特に問わない。
　また、コプロセッサ１１は、符号化／復号化処理（ビット／バイト演算処理）専用のＡＬＵ（Arithmetic Logic Unit、算術論理演算器）２２を備える（以後、単に演算器２２という）。演算器２２は、複数の無線通信方式における符号化／復号化処理にて一般的によく用いられる、スクランブリング回路（ＳＣＲＡＭ）５０、畳み込み符号化器（ＣＯＮＶ）５１、ＣＲＣ符号化器（ＣＲＣ）５２、ビット連接／並べ替え回路（ＰＥＲＭ）５３、およびその他の演算回路５４（ｏｔｈｅｒｓ）として動作しうる演算回路２２ａを備える。これらの構成については後述する。
　そして、演算回路２２ａは、コプロセッサ１１内に備えられているパラメータレジスタ６０によってその動作モードに係るパラメータが設定されている。このことによって、様々な無線方式における各符号化／復号化処理に柔軟に対応できるプログラマブルな構成となっている。
　ここで、スクランブリング回路（ＳＣＲＡＭ）５０は符号化／復号化処理におけるスクランブリング／デスクランブリング処理に、畳み込み符号化器（ＣＯＮＶ）５１は畳み込み符号化処理に、ＣＲＣ符号化器（ＣＲＣ）５２はＣＲＣ符号化処理とＣＲＣ判定処理に、ビット連接／並べ替え回路（ＰＥＲＭ）５３は、ビットの繰り返し（リピティション）処理、パンクチャ／デパンクチャ処理、簡単なビットインタリーブ／ビットデインタリーブ処理などに各々用いられる。
　また、本発明におけるコプロセッサ１１は、コプロセッサ命令にて使用可能なコプロセッサ用のレジスタファイル（ＲＥＧ）２３を備える。制御用プロセッサ１０内に元々備えるレジスタとは別のものである。レジスタファイル（ＲＥＧ）２３内の汎用レジスタとしては、例えば、３２ビットレジスタを１６個（ＣＲ０～ＣＲ１５）備える。
　ただし、このうち、例えば、１６個中の２つの汎用レジスタ（ＣＲ２，ＣＲ３）については特殊レジスタとして動作させる。たとえば、１つ（例えばＣＲ２）はローカルメモリコントローラ２０とのデータ授受用として割り当て、１つは（例えばＣＲ３）は共有メモリコントローラ２１とのデータ授受用として割り当てる。この動作について、詳しくは後述する。
　この構成により、ローカルメモリ（データメモリ１０２）及び外部共有メモリへのアクセスにこれらの特殊レジスタである汎用レジスタを使用することができる。すなわち、ローカルメモリ（データメモリ１０２）や外部共有メモリへのストリームデータアクセスが、コプロセッサ１１内の汎用レジスタと同様の命令マッピングや処理サイクル数で処理可能という特徴を持つ。
　また、コプロセッサ１１は、コプロセッサコントローラ２４も備え、コプロセッサコントローラ２４はコプロセッサ命令のデコード処理を実施し、演算器２２やレジスタファイル２３、ローカルメモリコントローラ２０および共有メモリコントローラ２１に対する制御を行う。そして、プロセッサコントローラ１３を介して制御用プロセッサ１０に対する割り込み処理を行う。
（本実施形態に係る同期処理の基本的な動作）
　図１に示した本実施形態に係る符号化復号化処理プロセッサ１００は、プロセッサ制御インタフェース１１１ａや割り込みインタフェース１１１ｆを用いて外部から制御用プロセッサ１０が起動されると、命令メモリ１０１から命令コードを読み出し、データメモリ（ローカルメモリ）１０２にアクセスしながら、プロセッサ処理を実行する。また、必要に応じて、メモリセレクタ１２を経由して、共有メモリ１０５や外部の周辺機器にもアクセスする。
　ここで、本発明の特徴である符号化／復号化処理コプロセッサ１１を用いて処理実行するためには、命令コードとして制御用プロセッサのコプロセッサ命令を使用する。制御用プロセッサ１０が命令メモリ１０１からコプロセッサ命令を読み出した場合、制御用プロセッサ１０はコプロセッサインタフェース１１２ａを介して、コプロセッサ１１にこのコプロセッサ処理を実行させる。
　図２に示すコプロセッサ１１側は、コプロセッサインタフェース１１２ａを介して受け取ったコプロセッサ命令をコプロセッサコントローラ２４でデコードし、デコードされたコプロセッサ命令を、演算器２２、レジスタファイル２３、ローカルメモリコントローラ２０や共有メモリコントローラ２１を制御して実行する。
　（コプロセッサ内の汎用レジスタ構成とその動作の説明）
　図４Ａは、図２に示したコプロセッサ１１のレジスタファイル（ＲＥＧ）２３のマッピング構成例について示す説明図である。図４Ｂは、図２に示したコプロセッサ１１の各レジスタのビットフォーマットについて示す説明図である。コプロセッサ１１は、レジスタファイル（ＲＥＧ）２３内の汎用レジスタとして、例えば、３２ビットレジスタを１６個（ＣＲ０～ＣＲ１５）備え、この汎用レジスタを用いて、コプロセッサ内演算命令や、制御プロセッサ－コプロセッサ間演算命令などを実行する。
　このうち、いくつかのレジスタは専用レジスタとして動作する。例えば、１つのレジスタ（ＣＲ０）はゼロレジスタ（書き込みアクセスは無効、読み出しアクセスの値は常に０）として動作する。また、１６個中の２つの汎用レジスタ（ＣＲ２，ＣＲ３）についてはメモリアクセス用の特殊な特殊レジスタとして動作させる。例えば、１つ（例えばＣＲ２）はローカルメモリアクセス用として割り当て、もう１つ（例えばＣＲ３）は外部共有メモリアクセス用として割り当てる。
　即ち、この場合でいえば、演算器２２からＣＲ２レジスタに書き込みアクセスすると、ローカルメモリコントローラ（ＬＭＣ）２０内の書き込みデータパッキング回路３２および書き込みデータＦＩＦＯ回路３１を経由してローカルメモリ（データメモリ１０２）に当該データが書き込まれる。この時の書き込みアドレスはローカルメモリコントローラ（ＬＭＣ）２０内の書き込みアドレスジェネレータ３０が指定するアドレスとなる。
　この時、演算器２２やコプロセッサコントローラ２４の動作としては、ＣＲ２レジスタへの書き込みだけで、次のコプロセッサ命令を実行可能であるため、結果として、１［データ／サイクル］の書き込みスループットでローカルメモリ（データメモリ１０２）に処理結果データを書き込むことができる。
　一方、事前にローカルメモリコントローラ（ＬＭＣ）２０内の読み出しアドレスジェネレータ４０等を動作させて、ローカルメモリ（データメモリ１０２）上のストリームデータを読み出し開始しておく。これによって、専用演算器（ＡＬＵ）２２は、ＣＲ２レジスタに読み出しアクセスするだけでローカルメモリ（データメモリ１０２）上のデータをローカルメモリコントローラ（ＬＭＣ）２０内の読み出しデータＦＩＦＯ回路４１および読み出しデータパッキング回路４２経由で読み出すことが可能である。
　この場合も、ローカルメモリ（データメモリ１０２）上のデータは事前にローカルメモリコントローラ（ＬＭＣ）２０内まで読み出し転送されているため、専用演算器（ＡＬＵ）２２やコプロセッサコントローラ２４の動作としては、待ち時間なしにＣＲ２レジスタへの読み出しアクセス可能であり、結果的に、１［データ／サイクル］の読み出しスループットでローカルメモリ（データメモリ１０２）から処理データを読み出すことができる。
　同様に、ＣＲ３レジスタに対して書き込みアクセスや読み出しアクセスを実施することで、メモリアクセスレイテンシを隠蔽しながら、共有メモリコントローラ（ＳＭＣ）２１経由で外部の共有メモリにアクセスすることが可能である。
　また、図４Ａには、パラメータレジスタ設定により、他の２つのレジスタ（ＣＲ４～５）をピープ（ＰＥＥＰ）処理用のレジスタとして動作させるという例を示している。
　前述したように、ＣＲ２レジスタおよびＣＲ３レジスタは、各々ローカルメモリ（データメモリ１０２）および共有メモリにアクセスするためのレジスタである。これらのＣＲ２レジスタおよびＣＲ３レジスタに読み出しアクセスを行うと、読み出しデータＦＩＦＯ回路４１や読み出しデータパッキング回路４２の状態が更新される。
　これと同様に、ＣＲ４レジスタおよびＣＲ５レジスタをピープ処理用のレジスタとして動作させて、当該レジスタに読み出しアクセスした場合、ＣＲ４レジスタ（ＬＭＰ）はＣＲ２レジスタ（ＬＭ）と同じデータを、ＣＲ５レジスタ（ＳＭＰ）はＣＲ３レジスタ（ＳＭ）と同じデータを読み出すことができ、且つ、読み出しデータＦＩＦＯ回路４１や読み出しデータパッキング回路４２の状態は更新されない。
　即ち、ＣＲ４レジスタから読み出したデータは、その後、ＣＲ２レジスタから再度読み出すことができる。また、ＣＲ５レジスタから読み出したデータは、その後、ＣＲ３レジスタから再度読み出すことができる。従って、このピープレジスタ機能は、同一のデータを複数回使用する場合に有用である。なお、ＣＲ４レジスタおよびＣＲ５レジスタは、パラメータ設定により、ピープ機能レジスタとして使用するか、通常の汎用レジスタとして使用するかを選択することも可能である。
　なお、図４Ａおよび図４Ｂに示した例では、各レジスタのビットフォーマットは３２ビットであり、これを１ビット×３２データ分または１バイト（８ビット）×４データ分などとして使用する。本実施形態においては、例えば、「ＬＳＢファースト」かつリトルエンディアンのビットフォーマットを使用することとし、ビット／バイト演算処理の場合、ＬＳＢ（Least Significant Bit、最下位ビット）側から順番にデータ処理される。
　また、図４Ａおよび図４Ｂに示した例では、３２ビット×１６個のレジスタファイル構成の場合を示しているが、本実施形態におけるレジスタ構成としてはこの構成に限らず、各々１６ビットのレジスタでもよいし、８個や３２個のレジスタファイル構成でもよい。
（コプロセッサ命令の命令コードの構成とその動作の説明）
　図５は、図２に示したコプロセッサ１１におけるコプロセッサ命令の命令コードの構成例を示す説明図である。図５では、コプロセッサ命令の一部の例として、コプロセッサ内での演算命令のみを示している。これらの他に、例えば、命令コード内の２１～２２ビット目の固定ビットを「１１」以外にすることによって、制御プロセッサ－コプロセッサ間演算命令やパラメータレジスタ６０設定命令などを備えるようにしてもよい。２３～３１ビット目および８～１１ビット目は固定値である。
　１２～１５ビット目はオペレーション・コード（ＯＰ: Operation Code、命令種別）を示す。ＯＰ＝０（ＳＣＲＡＭ）はスクランブリング処理命令であり、入力レジスタ（ｃｒｓ）のデータに対してスクランブリング処理（ＳＣＲＡＭ）を行い、出力レジスタ（ｃｒｄ）に出力する命令である。ここで、４～７ビット目のｃｒｓ、および０～３ビット目のｃｒｄは共にコプロセッサ１１のレジスタファイル（ＲＥＧ）２３内の汎用レジスタ番号であり、１６～２０ビット目の即値（ｉｍｍ５）はＬＳＢ側から即値（ｉｍｍ５）（１～８）で記述されたビット数分だけ並列に（一度に）スクランブリング処理を行うことを示している。１命令で最大８ビット（１バイト）分の並列処理が可能である。
　また、複数の無線方式におけるスクランブリング処理に対応するために必要な動作モード設定やＴＡＰ初期値設定、生成多項式の仕様設定は、パラメータレジスタ６０に事前に設定しておくことで実現可能である。
　ＯＰ＝１（ＣＯＮＶ）は畳み込み符号化処理である。この場合は、パラメータレジスタで設定するコーディングレートに応じて出力データビット数が変化するため、即値（ｉｍｍ５）で設定した入力データビット数（１～８）に対して出力データビット数はその２倍または３倍となる（最大２４ビット）。
　ＯＰ＝２（ＣＲＣ）はＣＲＣ符号化処理命令である。この場合は、前述のスクランブリング処理（ＳＣＲＡＭ）と同様、最大８ビット分を１命令で処理可能であり、出力データビット数は１６～２０ビット目の即値（ｉｍｍ５）で指定した入力データビット数と一致する。
　なお、ＯＰ＝１および２の畳み込み符号化処理命令（ＣＯＮＶ）やＣＲＣ符号化処理命令（ＣＲＣ）についても、ＯＰ＝０のスクランブリング処理命令（ＳＣＲＡＭ）と同様、パラメータレジスタ６０を用いて動作モード設定やＴＡＰ初期値設定、生成多項式の仕様設定を行うことで、複数の無線方式に対応する。
　また、これらのＳＣＲＡＭ、ＣＯＮＶ、ＣＲＣは、専用演算器（ＡＬＵ）２２内に後述する専用の並列演算回路５０，５１，５２を各々実装しているので、通常のプロセッサ処理では１ビット処理するのに複数サイクル必要な処理を、複数ビット分を１サイクルで処理することが可能である。
　ＯＰ＝３（ＳＨＬ）は左シフト演算命令（ｃｒｄ＝ｃｒｓ＜＜ｉｍｍ５）であり、ＯＰ＝４（ＳＨＲ）は右シフト演算命令（ｃｒｄ＝ｃｒｓ＞＞ｉｍｍ５）である。これらはいずれも、ビット演算処理で頻繁に使用される命令であるので、コプロセッサ１１内にも実装するものである。
　また、ＯＰ＝５（ＰＥＲＭ）はビット連接／並び替え演算命令であり、入力レジスタ（ｃｒｓ）のうち、最大でＬＳＢ（最下位ビット）側から１６ビット分に対して連接／並び替え処理を行い、出力レジスタ（ｃｒｄ）に出力する。ここで、最大１６ビット分の出力データにどの順番で出力するかを６４ビット分（３２ビットレジスタ×２個のペア）のパラメータレジスタを用いて設定しておき、どのパラメータを使用するかをパラメータレジスタ番号（ｃｐ）で指定する。このことにより、高速かつ柔軟なビット連接／並べ替え処理を実現することが可能である。
　この処理では、１ビット分の出力を１６ビット分の入力データから選択するため、４ビット×１６で６４ビット分の設定が必要である。このビット連接／並び替え演算命令（ＰＥＲＭ）も専用演算器（ＡＬＵ）２２内に専用の演算回路５３を備えることで、１命令で複数ビット分を並列に処理可能である。
　また、ＯＰ＝６（ＭＳＫＣ２Ｃ）およびＯＰ＝７（ＭＳＫＰ２Ｃ）はレジスタ間転送命令（ＭＡＳＫ＆ＭＯＶＥ）であり、いずれもＬＳＢ側から１６～２０ビット目の即値（ｉｍｍ５）（１～３１）で指定されたビット数分だけをコピーする命令である。ここで、ＯＰ＝７（ＭＳＫＣ２Ｃ）はレジスタファイル（ＲＥＧ）２３間での転送命令（ｃｒｄ＝ＭＳＫ（ｃｒｓ，ｉｍｍ５））であり、ＯＰ＝８（ＭＳＫＰ２Ｃ）はパラメータレジスタ６０からレジスタファイル（ＲＥＧ）２３へのレジスタ間転送命令（ｃｒｄ＝ＭＳＫ（ｃｐ，ｉｍｍ５））である。
　ここで、図５に示した例では、コプロセッサ命令の一部の例として、コプロセッサ内での演算命令のみを示したが、これらの他に、命令コード内の２１～２２ビット目の固定ビットを変更することによって、制御プロセッサ－コプロセッサ間演算命令やパラメータレジスタ６０設定命令なども備えることが可能である。
　制御プロセッサ－コプロセッサ間演算命令の例としては、図５の例では即値（ｉｍｍ５）を用いていた各命令の即値（ｉｍｍ５）部分を、制御プロセッサ１１内の汎用レジスタ番号（ｒｓ）とすることで即値ではなく変数とすることも可能である。また、レジスタ転送命令の入力レジスタや出力レジスタに制御プロセッサ１１内の汎用レジスタ（ｒｓ，ｒｄ）を指定することで、制御プロセッサ－コプロセッサ間のレジスタ間転送命令なども可能である。
　パラメータレジスタ６０設定命令は、専用演算器（ＡＬＵ）２２やメモリコントローラ（ＬＭＣ，ＳＭＣ）２０～２１内の種々のパラメータレジスタに即値または制御プロセッサ内の汎用レジスタ値を設定できる命令である。
（専用演算器（ＡＬＵ）２２内の各演算器構成とその動作の説明）
　ここからは、図２に示した専用演算器（ＡＬＵ）２２に備えられている各々の演算回路の構成について説明する。
（スクランブリング回路（ＳＣＲＡＭ）５０の構成とその動作の説明）
　図６は、図２に示した専用演算器（ＡＬＵ）２２内のスクランブリング回路（ＳＣＲＡＭ）５０の構成例を示す説明図である。スクランブリング回路（ＳＣＲＡＭ）５０は、そのインタフェースとして、入力データ（ｃｒｓ）、出力データ（ｃｒｄ）、動作モード（ｍｏｄｅ）、生成多項式（ｐｏｌｙ）、演算ビット数（ｉｍｍ５）、ＴＡＰ初期値（ｔａｐ）とＴＡＰ出力値（ｏ＿ｔａｐ）の各々を持つ。また、演算ビット数（ｉｍｍ５）は書き込みデータサイズ（ｗｓｉｚｅ）として、書き込みデータパッキング回路３２に向けて出力される。
　スクランブリング回路（ＳＣＲＡＭ）５０は、動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）はパラメータレジスタ６０を用いてパラメータ設定できることにより、種々の無線方式におけるスクランブリング処理アルゴリズムにプログラマブルに対応する。
　スクランブリング回路（ＳＣＲＡＭ）５０は、演算ビット数（ｉｍｍ５）によって、その１命令で処理するビット数を指定することが可能である。また、ＴＡＰ初期値（ｔａｐ）もパラメータレジスタ６０を用いて指定可能であり、１命令分の処理後には、演算ビット数（ｉｍｍ５）で指定された演算ビット数分だけ更新されたＴＡＰ値（ｏ＿ｔａｐ）を選択して出力することで、当該パラメータレジスタの値も更新される。
　更新されたＴＡＰ値は次のスクランブリング処理命令時にＴＡＰ初期値として使用されるので、スクランブリング処理命令を繰り返し実行することで、スクランブリング回路（ＳＣＲＡＭ）５０は、８ビット以上の長いストリームデータ系列に対するスクランブリング処理（デスクランブリング処理）が可能となる。
　スクランブリング回路（ＳＣＲＡＭ）５０は、１ビット分を処理するスクランブリング演算器７０を複数接続することで実現される。図６に示した例では８個であり、この場合、１命令で最大８ビット分を処理可能である。動作モード設定（Ｍｏｄｅ）や生成多項式設定（Ｐｏｌｙ）は基本的には静的なパラメータであるため、これらは各スクランブリング演算器７０に並列に入力され、また、入力データ（ｃｒｓ）は［７：０］のビットごとに各スクランブリング演算器７０にそれぞれ入力する。
　ＴＡＰ値（Ｔａｐ）は、前段のビットの演算結果により更新されるため、前段のスクランブリング演算器７０のＴＡＰ出力値（ＴａｐＯ）を後段のスクランブリング演算器７０のＴＡＰ入力値（Ｔａｐ）として接続する。
　１ビット分のスクランブリング演算器７０の構成および動作としては、入力したＴＡＰ値（Ｔａｐ）と生成多項式（Ｐｏｌｙ）の論理積（ＡＮＤ）を実施後、各ビットの排他的論理和（ＸＯＲ）した値（ｏ＿ｘｏｒ）に対して、入力ビットとの排他的論理和（ＸＯＲ）したものを出力ビットとして出力する。
　また、ＴＡＰ出力は、最上位ビット以外については入力したＴＡＰ値（Ｔａｐ）をシフトして出力し、最上位ビットについては、ｏ＿ｘｏｒをそのまま出力するか、入力ビット値を出力するか、ｏ＿ｘｏｒと入力ビットの排他的論理和（ＸＯＲ）値を出力するかが種々の無線方式によって異なるため、動作モード設定（Ｍｏｄｅ）により選択して出力する。
　ちなみに図６中の「ＬＳＢ」は「Least Significant Bit」即ち「最下位ビット」を意味する。また「ｐａｄ」はパディング、例えば８ビット分のデータに上位２４ビット分の「０」を付加して３２ビットデータとして出力する処理を意味する。
　このように、スクランブリング回路（ＳＣＲＡＭ）５０の構成および動作として、パラメータレジスタ６０を用いて動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）を設定し、ＴＡＰ値（ｔａｐ）については演算しながら当該パラメータレジスタを更新していく構成とすることで、種々の無線方式におけるスクランブリング処理／デスクランブリング処理にプログラマブルに対応できる。
　また、１ビット分を処理するスクランブリング演算器７０を複数（例えば８個）接続する構成とすることで、１命令（１サイクル）で複数のビット分を並列（一度）に処理することが可能である。
　更に、メモリコントローラ２０～２１（ＣＲ２，ＣＲ３レジスタ等）を動作させながら、ｆｏｒ文などを用いて繰り返しスクランブリング処理命令（ＳＣＲＡＭ）を実行することにより、ローカルメモリまたは外部の共有メモリに格納された長いストリームデータ系列に対するスクランブリング処理（デスクランブリング処理）を、図６の回路構成の場合、８ビット／サイクルのスループットで実行することが可能である。
（畳み込み符号化器（ＣＯＮＶ）５１の構成とその動作の説明）
　図７は、図２に示した専用演算器（ＡＬＵ）２２内の畳み込み符号化器（ＣＯＮＶ）５１の構成例を示す説明図である。畳み込み符号化器（ＣＯＮＶ）５１は、図６で示したスクランブリング回路（ＳＣＲＡＭ）５０と同様に、そのインタフェースとして、入力データ（ｃｒｓ）、出力データ（ｃｒｄ）、動作モード（ｍｏｄｅ）、生成多項式（ｐｏｌｙ）、演算ビット数（ｉｍｍ５）、ＴＡＰ初期値（ｔａｐ）とＴＡＰ出力値（ｏ＿ｔａｐ）を持つ。また、演算ビット数（ｉｍｍ５）と動作モード（ｍｏｄｅ）が乗算された値が、書き込みデータサイズ（ｗｓｉｚｅ）として、書き込みデータパッキング回路３２に向けて出力される。
　畳み込み符号化器（ＣＯＮＶ）５１は、動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）がパラメータレジスタ６０を用いてパラメータ設定できることにより、種々の無線方式における畳み込み符号化アルゴリズムにプログラマブルに対応する。
　ここで、動作モード（ｍｏｄｅ）は符号化率（１、１／２、１／３）に対応し、生成多項式（ｐｏｌｙ）は符号化率に合わせて８ビットずつ、最大３系列にｐｏｌｙ［７：０］、［１５：８］、［２３：１６］がそれぞれ割り当てられる。
　畳み込み符号化器（ＣＯＮＶ）５１は、演算ビット数（ｉｍｍ５）にてその１命令で処理する入力ビット数を指定することが可能である。また、ＴＡＰ初期値（ｔａｐ）もパラメータレジスタ６０を用いて指定可能であり、１命令分の処理後には、演算ビット数（ｉｍｍ５）で指定された演算ビット数分だけ更新されたＴＡＰ値（ｏ＿ｔａｐ）を出力することで、当該パラメータレジスタの値も更新される。
　更新されたＴＡＰ値は次の畳み込み符号化処理命令時にＴＡＰ初期値として使用されるため、畳み込み符号化処理命令を繰り返し実行することで、８ビット以上の長いストリームデータ系列に対する畳み込み符号化処理が可能となる。
　畳み込み符号化器（ＣＯＮＶ）５１は、１ビット分を処理する畳み込み符号演算器７１を複数接続することで実現される。図７の例の場合では８個であり、この場合、１命令で最大８ビット分の入力データを処理可能である。符号化率を指定する動作モード設定（Ｍｏｄｅ）や生成多項式設定（Ｐｏｌｙ）は基本的には静的なパラメータであるため、これらは各畳み込み符号演算器７１に並列に入力され、また、入力データ（ｃｒｓ）は［７：０］のビットごとに各畳み込み符号演算器７１にそれぞれ入力する。
　各畳み込み符号演算器７１の出力データは各符号化率に対応する１ビット～３ビットが出力される。ＴＡＰ値（Ｔａｐ）は、前段のビットの演算結果により更新されるため、前段の畳み込み符号演算器７１のＴＡＰ出力値（ＴａｐＯ）を後段の畳み込み符号演算器７１のＴＡＰ入力値（Ｔａｐ）として接続する。
　１ビット分の畳み込み符号演算器７１の構成および動作としては、内部に３つの符号演算器（Ｍａｓｋｅｄ　ＸＯＲ）を備え、入力したＴＡＰ値（Ｔａｐ）と各生成多項式（Ｐｏｌｙ）の論理積（ＡＮＤ）を実施後、各ビットと入力ビットの排他的論理和（ＸＯＲ）した値（ｏ＿ｘｏｒ）を出力ビットとして出力する。
　ここで、１ビットの入力ビットに対して、出力ビットは符号化率に応じて最大３ビット分が出力される。また、ＴＡＰ出力（ＴａｐＯ）は、入力ビットを最上位ビットにしてＴＡＰ値（Ｔａｐ）をシフトした形で出力する。ちなみに図７中の「ｐａｄ」は、図６と同様に「パディング」を意味する。
　このように、畳み込み符号化器（ＣＯＮＶ）５１の構成および動作として、パラメータレジスタ６０を用いて符号化率である動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）を設定し、ＴＡＰ値（ｔａｐ）については演算しながら当該パラメータレジスタを更新していく構成とすることで、種々の無線方式における畳み込み符号化処理にプログラマブルに対応できる。
　また、１ビット分を処理する畳み込み符号演算器７１を複数（例えば８個）接続する構成とすることで、１命令（１サイクル）で複数のビット分を並列（一度）に処理することが可能である。
　更に、メモリコントローラ２０～２１（ＣＲ２，ＣＲ３レジスタ等）を動作させながら、ｆｏｒ文などを用いて畳み込み符号化処理命令（ＣＯＮＶ）を実行することにより、ローカルメモリまたは外部の共有メモリに格納された長いストリームデータ系列に対する畳み込み符号化処理を、図７の回路構成の場合、入力ビットが８ビット／サイクルのスループットで実行することが可能である。
（ＣＲＣ符号化器（ＣＲＣ）５２の構成とその動作の説明）
　図８は、図２に示した専用演算器（ＡＬＵ）２２内のＣＲＣ符号化器（ＣＲＣ）５２の構成例を示す説明図である。ＣＲＣ符号化器（ＣＲＣ）５２は、スクランブリング回路（ＳＣＲＡＭ）５０等と同様に、そのインタフェースとして、入力データ（ｃｒｓ）、出力データ（ｃｒｄ）、動作モード（ｍｏｄｅ）、生成多項式（ｐｏｌｙ）、演算ビット数（ｉｍｍ５）、ＴＡＰ初期値（ｔａｐ）とＴＡＰ出力値（ｏ＿ｔａｐ）を持つ。また、演算ビット数（ｉｍｍ５）は書き込みデータサイズ（ｗｓｉｚｅ）として、書き込みデータパッキング回路３２に向けて出力される。
　ＣＲＣ符号化器（ＣＲＣ）５２は、動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）はパラメータレジスタ６０を用いてパラメータ設定できることにより、種々の無線方式におけるＣＲＣ符号化処理アルゴリズムにプログラマブルに対応する。
　ＣＲＣ符号化器（ＣＲＣ）５２は、演算ビット数（ｉｍｍ５）にてその１命令で処理するビット数を指定することが可能である。また、ＴＡＰ初期値（ｔａｐ）もパラメータレジスタ６０を用いて指定可能であり、１命令分の処理後には、演算ビット数（ｉｍｍ５）で指定された演算ビット数分だけ更新されたＴＡＰ値（ｏ＿ｔａｐ）を選択して出力することで、当該パラメータレジスタの値も更新される。
　ちなみに図８中の「ＬＳＢ」は図６と同様に「最下位ビット」、「ｐａｄ」も図６と同様に「パディング」を意味する。また「ＭＳＢ」は「Most Significant Bit」即ち「最上位ビット」を意味する。
　更新されたＴＡＰ値は次のＣＲＣ符号化処理命令時にＴＡＰ初期値として使用されるため、ＣＲＣ符号化処理命令を繰り返し実行することで、８ビット以上の長いストリームデータ系列に対するＣＲＣ符号化器処理が可能となる。
　ＣＲＣ符号化器（ＣＲＣ）５２は、１ビット分を処理するＣＲＣ符号演算器７２を複数接続することで実現される。図８に示した例では８個であり、この場合、１命令で最大８ビット分を処理可能である。動作モード設定（Ｍｏｄｅ）や生成多項式設定（Ｐｏｌｙ）は基本的には静的なパラメータであるため、これらは各ＣＲＣ符号演算器７２に並列に入力され、また、入力データ（ｃｒｓ）は［７：０］のビットごとに各ＣＲＣ符号演算器７２にそれぞれ入力する。
　ＴＡＰ値（Ｔａｐ）は、前段のビットの演算結果により更新されるため、前段のＣＲＣ符号演算器７２のＴＡＰ出力値（ＴａｐＯ）が後段のＣＲＣ符号演算器７２のＴＡＰ入力値（Ｔａｐ）として接続される。１ビット分のＣＲＣ符号演算器７２の構成および動作としては、入力したＴＡＰ値（Ｔａｐ）の最下位ビットと入力ビットの排他的論理和（ＸＯＲ）したものか、入力ビットをそのまま出力するかが種々の無線方式によって異なるため、動作モード設定（Ｍｏｄｅ）により選択したものを出力ビットとして出力する。
　また、ＴＡＰ出力は、入力したＴＡＰ値（Ｔａｐ）の最下位ビットか、そのビットと入力ビットを排他的論理和（ＸＯＲ）したものかを動作モード設定（Ｍｏｄｅ）により選択し（ｏ＿ｓｅｌ）、そのビット系列と生成多項式（Ｐｏｌｙ）の論理積（ＡＮＤ）を実施したデータと、入力したＴＡＰ値（Ｔａｐ）をシフトしたデータを排他的論理和（ＸＯＲ）したものが出力される。
　このように、ＣＲＣ符号化器（ＣＲＣ）５２の構成および動作として、パラメータレジスタ６０を用いて動作モード（ｍｏｄｅ）と生成多項式（ｐｏｌｙ）を設定し、ＴＡＰ値（ｔａｐ）については演算しながら当該パラメータレジスタを更新していく構成とすることで、種々の無線方式におけるＣＲＣ符号化処理にプログラマブルに対応できる。
　また、１ビット分を処理するＣＲＣ符号演算器７２を複数（例えば８個）接続する構成とすることで、１命令（１サイクル）で複数のビット分を並列（一度）に処理することが可能である。
　更に、メモリコントローラ２０～２１（ＣＲ２，ＣＲ３レジスタ等）を動作させながら、ｆｏｒ文などを用いて繰り返しＣＲＣ符号化処理命令（ＣＲＣ）を実行することにより、ローカルメモリまたは外部の共有メモリに格納された長いストリームデータ系列に対するＣＲＣ符号化処理またはＣＲＣ判定処理を、図８の回路構成の場合、８ビット／サイクルのスループットで実行することが可能である。
　また、図８の回路構成の場合、３２ビット分のＴＡＰレジスタを備えるため、ＣＲＣ－８、ＣＲＣ－１６、ＣＲＣ－２４、ＣＲＣ－３２などの様々なＣＲＣ符号化処理に対応する。なお、ＣＲＣ符号化後の結果データはパラメータレジスタ６０内のＣＲＣ＿ＴＡＰレジスタに格納される。
（ビット連接／並び替え回路（ＰＥＲＭ）５３の構成とその動作の説明）
　図９は、図２に示した専用演算器（ＡＬＵ）２２内のビット連接／並び替え回路（ＰＥＲＭ）５３の構成例を示す図である。ビット連接／並び替え回路（ＰＥＲＭ）５３は、そのインタフェースとして、入力データ（ｃｒｓ）、出力データ（ｃｒｄ）と、ビット選択設定パラメータ（ｃｐ＿Ｌ，ｃｐ＿Ｈ）を持つ。また、演算ビット数は後述する書き込みデータパッキング回路３２にて固定設定することで制御可能である。
　ビット選択設定パラメータ（ｃｐ＿Ｌ，ｃｐ＿Ｈ）は、出力ビットごとに入力データビット（１６ビット分）のどのビットを選択して出力するかを設定される。出力ビットごとに１６入力１出力のマルチプレクサ（ＭＵＸ）を備え、ビット選択設定として４ビット分ずつ使用して設定する。よって、ビット連接／並び替え回路（ＰＥＲＭ）５３では、合計１６ビット分のマルチプレクサ（ＭＵＸ）１６個と、３２ビットレジスタであるｃｐ＿Ｌとｃｐ＿Ｈの２つを合わせて合計６４ビット分のパラメータ設定を行う。
　このように、ビット連接／並び替え回路（ＰＥＲＭ）５３は、１６ビット分の入力データに対して、出力ビット順は任意に設定可能となるため、種々の無線方式におけるビット連接／並び替え処理やビット繰り返し処理、ビットパンクチャ（削除）処理にプログラマブルに対応可能である。
　また、メモリコントローラ２０～２１（ＣＲ２，ＣＲ３レジスタ等）、読み出しデータパッキング回路３２および書き込みデータパッキング回路４２を動作させながら、ｆｏｒ文などを用いて繰り返しビット連接／並び替え命令（ＰＥＲＭ）を実行することにより、ローカルメモリまたは外部の共有メモリに格納された長いストリームデータ系列に対するビット連接／並び替え処理やビット繰り返し処理、ビットパンクチャ（削除）処理を、図９の回路構成の場合、入力ビットが最大１６ビット／サイクルのスループットで実行可能である。
（メモリコントローラ２０～２１の構成および動作）
　メモリコントローラ２０～２１は、プロセッサ１０やコプロセッサ１１の演算処理とは並列にローカルメモリ（データメモリ１０２）や外部の共有メモリにアクセスするためのメモリコントローラであり、その内部に、書き込みアドレスジェネレータ３０、書き込みデータＦＩＦＯ回路３１、書き込みデータパッキング回路３２や、読み出しアドレスジェネレータ４０、読み出しデータＦＩＦＯ回路４１、読み出しデータパッキング回路４２などを備えている。以下、その各々の要素について説明する。
（メモリ書き込み用回路３０，３１，３２の構成および動作）
　図１０は、図２に示したメモリコントローラ２０～２１で、書き込みアドレスジェネレータ３０、書き込みデータＦＩＦＯ回路３１、および書き込みデータパッキング回路３２のより詳しい構成および動作について示す説明図である。
　コプロセッサ１１からＣＲ２またはＣＲ３レジスタを介してメモリに処理結果であるストリームデータを書き込む場合、メモリコントローラ２０～２１内の書き込みアドレスジェネレータ３０、書き込みデータＦＩＦＯ回路３１、書き込みデータパッキング回路３２が使用される。
　書き込みアドレスジェネレータ３０は、スタートレジスタ（ｗ＿ｓｔａｒｔ）、ベースアドレスレジスタ（ｗ＿ｂａｓｅ）、初期ポインタレジスタ（ｗ＿ｐｔｒ）、ステップレジスタ（ｗ＿ｓｔｅｐ）、メモリ長レジスタ（ｗ＿ｌｅｎ）、アクセス回数レジスタ（ｗ＿ｃｎｔ）といった各々の数値を記憶する制御レジスタ３０ａ１を備える。
　書き込みアドレスジェネレータ３０は、コプロセッサ１１のパラメータ設定命令によってこれらの制御レジスタに値が設定されて起動されると、書き込みデータＦＩＦＯ回路３１からのデータ出力要求のたびにアドレスを自動的に生成して発行するアドレス演算器３０ａ２を有する。アドレス演算器３０ａ２は、基本的に、ベースアドレス（ｗ＿ｂａｓｅ）に対してカレントアドレスポインタ分を加算したアドレスを発行する。カレントアドレスポインタ３０ａ３は、初期ポインタ（ｗ＿ｐｔｒ）の値を初期値として、アドレス出力するたびに、その値が更新される。
　アドレス演算器３０ａ２は、アドレスを出力するたびに、現在のアドレスに対して３２ビットアドレス単位でステップ数（ｗ＿ｓｔｅｐ）分だけ加算し、メモリ長サイズ（ｗ＿ｌｅｎ）で剰余（Ｍｏｄｕｌｏ）演算したものを次のカレントアドレスポインタ３０ａ３のデータとする。
　このために、書き込みアドレスジェネレータ３０は、制御レジスタ３０ａ１の他に、カレントアドレスポインタレジスタ３０ａ３、加算器（２つ）、剰余演算器（比較器と減算器）、アクセス回数カウント用の比較器、減算器などを備える。このような構成により、任意のメモリ領域に対して、昇順や降順での連続したアドレスでの書き込み、ステップ数（ｗ＿ｓｔｅｐ）を制御することで任意のアドレス間隔での書き込み、また、メモリ長（ｗ＿ｌｅｎ）を制御することでメモリの途中から書き込み始めて最後まで書き込んだら先頭に戻っての書き込み、など、柔軟なアドレスパタンを生成することができる。
　専用演算器（ＡＬＵ）２２からＣＲ２レジスタまたはＣＲ３レジスタに出力された書き込みデータは、書き込みデータパッキング回路３２、書き込みデータＦＩＦＯ回路３１を経由してメモリに出力される。書き込みデータパッキング回路３２は、書き込みデータを３２ビット単位にパッキングするための回路である。
　書き込みデータパッキング回路３２は、専用演算器（ＡＬＵ）２２側から指定された書き込みデータサイズ（ＷＳＩＺＥ）分のデータ（ＷＤＡＴ）と、現在、書き込みデータパッキング回路３２内に残っているデータサイズ（データサイズレジスタ）分のデータ（残りデータレジスタ）を結合する。このとき、本実施の形態の例の場合、処理データはＬＳＢ－Ｆｉｒｓｔの順のデータフォーマットであるため、書き込みデータパッキング回路３２は、入力されたデータ（ＷＤＡＴ）を、残っている有効データサイズ（データサイズレジスタ）分だけ左シフトし、残っているデータ（残りデータレジスタ）とＯＲ処理することでＭＳＢ側に連結する。
　ここで、結合されたデータの有効ビット数が３２ビット未満の場合は、そのままデータレジスタ（残りデータレジスタ）に格納し、データは出力しない。一方、結合されたデータが３２ビット以上になった場合は、ＬＳＢ側３２ビット分を書き込みデータＦＩＦＯ回路３１に出力し、余った上位側３２ビット分（［６３：３２］）をデータレジスタ（残りデータレジスタ）に格納する。
　このような書き込みデータパッキング回路３２を備えることで、自動的にデータのシフト処理とパッキング処理が行われるため（プロセッサ側でのシフト演算処理は不要となるため）、専用演算器（ＡＬＵ）２２側のデータ処理単位（出力データサイズ）が３２ビット単位以外であっても、処理サイクル数のオーバヘッドなく、ストリームデータ処理することが可能となる。ここで、専用演算器（ＡＬＵ）２２側から所望の処理データサイズ（ＷＳＩＺＥ）を出力できない命令の場合（ＰＥＲＭ命令など）は固定サイズ設定レジスタ（ｗ＿ｍｏｄｅ，ｗ＿ｓｉｚｅ）を用いて固定サイズ設定することも可能である。
　また、書き込みデータパッキング回路３２で３２ビット分のデータが揃うたびに、書き込みデータＦＩＦＯ回路３１にデータが出力される。書き込みデータＦＩＦＯ回路３１では、データが入力されると、書き込みアドレスジェネレータ３０と協調動作して、当該データを順番にメモリ上の書き込みアドレスジェネレータ３０が示すアドレスに格納する。
　このように、ＦＩＦＯを用いてデータ出力することで、制御プロセッサ１０やコプロセッサ１１の演算命令とは並列にメモリアクセスでき、メモリ側がウェイト（Ｗａｉｔ）（処理待ち）した場合も演算命令には影響を与えないため、書き込みデータのメモリアクセスレイテンシを隠蔽することが可能である。
　ここで、メモリ側のウェイト（Ｗａｉｔ）により、書き込みデータＦＩＦＯ回路３１がＦｕｌｌになってしまった場合も、書き込みデータパッキング回路３２やレジスタファイル（ＲＥＧ）２３を介して専用演算器（ＡＬＵ）２２側のコプロセッサ命令をウェイト（Ｗａｉｔ）させるようなウェイト（Ｗａｉｔ）制御機構も備えることにより、正常にコプロセッサ命令処理を継続することができる。
　図１１は、図１０に示したメモリコントローラ２０～２１のメモリ書き込み用各回路で、コプロセッサ１１からＣＲ２またはＣＲ３レジスタを介してメモリにデータを書き込む場合の動作シーケンス例を示す説明図である。
　図１１では、メモリ上のストリームデータに対してスクランブリング処理を行う場合（８ビット単位の繰り返し処理）の例を示している。まず、コプロセッサ１１のパラメータレジスタ設定命令により、専用演算器（ＡＬＵ）２２内のパラメータレジスタ６０に当該処理用のパラメータ設定と、メモリコントローラ２０～２１（ＬＭＣ，ＳＭＣ）内の各アドレスジェネレータ３０および４０にパラメータ設定と起動を行う（ステップＳ１０１）。
　読み出し側のメモリコントローラは自立的にメモリからデータを読み出し、読み出しデータＦＩＦＯ回路４１に処理データが順次格納される（スプリットトランザクション，ステップＳ１０２）。ここで、例えば、当該ストリームデータに対するスクランブリング処理を行う場合、スクランブリング処理命令（ＳＣＲＡＭ）（ＣＲ２（３）＝ＳＣＲＡＭ（ＣＲ２（３），８））をｆｏｒ文などで繰り返す。
　後述する読み出しデータパッキング回路４２の機能により、３２ビット単位のデータから専用演算器（ＡＬＵ）２２は８ビットずつデータを読み出す（ステップＳ１０３）。そして、専用演算器（ＡＬＵ）２２は８ビットのスクランブリング処理を繰り返し行い（ステップＳ１０４）、連続してＣＲ２（３）レジスタを介してメモリコントローラ２０～２１に処理結果データを出力する（ステップＳ１０５）。
　メモリコントローラ２０～２１では、書き込みデータパッキング回路３２にて、処理結果データをシフトしながらパッキング処理を実施し、３２ビット単位になったら書き込みデータＦＩＦＯ回路３１を介して所望のメモリへデータを順に出力する（ステップＳ１０６）。
　このようなメモリコントローラ２０～２１（アドレスジェネレータ３０および４０、データＦＩＦＯ回路３１および４１，データパッキング回路３２および４２）の機能により、本実施形態のコプロセッサ１１は、８ビット／サイクルの処理スループットでスクランブリング処理（デスクランブリング処理）等の符号化／復号化処理を実施することが可能となる。
（メモリ読み出し用回路４０，４１，４２の構成および動作）
　図１２は、図２に示したメモリコントローラ２０～２１で、読み出しアドレスジェネレータ４０、読み出しデータＦＩＦＯ回路４１、読み出しデータパッキング回路４２のより詳しい構成および動作について示す説明図である。
　コプロセッサ１１がＣＲ２またはＣＲ３レジスタを介してメモリからストリームデータを読み出す場合、メモリコントローラ２０～２１内の読み出しアドレスジェネレータ４０、読み出しデータＦＩＦＯ回路４１、読み出しデータパッキング回路４２が使用される。
　読み出しアドレスジェネレータ４０は、スタートレジスタ（ｒ＿ｓｔａｒｔ）、ベースアドレスレジスタ（ｒ＿ｂａｓｅ）、オフセットアドレス単位レジスタ（ｒ＿ｕｎｉｔ）、初期ポインタレジスタ（ｒ＿ｐｔｒ＿ｘｘ）、ステップレジスタ（ｒ＿ｓｔｅｐ＿ｘｘ）、メモリ長レジスタ（ｒ＿ｌｅｎ＿ｘｘ）、アクセス回数レジスタ（ｒ＿ｃｎｔ）といった各々の数値を記憶する制御レジスタ４０ａ１を備える。
　読み出しアドレスジェネレータ４０は、コプロセッサ１１のパラメータ設定命令によってこれらの制御レジスタ４０ａ１に値が設定されて起動されると、読み出しアドレスを自立的に、かつ、アクセス回数（ｒ＿ｃｎｔ）分だけ連続的に発行して、メモリからデータを読み出す。読み出しアドレスを連続して投機的に発行することにより、読み出し時のスプリットトランザクションに対応する。
　読み出しアドレスジェネレータ４０は、基本的には、ベースアドレス（ｒ＿ｂａｓｅ）に対してオフセットアドレスジェネレータ８０からのオフセットアドレス分だけ加算したアドレスを加算器４０ａ４によって発行する。ここで、後述するオフセットアドレスジェネレータ８０は、符号化／復号化処理におけるビットインタリーブ処理等に対応するため、ビット単位、バイト（８ビット）単位、ワード（３２ビット）単位など任意の単位でオフセットを計算可能である。
　よって、読み出しアドレスジェネレータ４０は、出力時にはオフセットアドレス単位レジスタ（ｒ＿ｕｎｉｔ）の値を用いて、メモリのアドレス単位に整形（シフト）してから出力するシフト回路４０ａ２を備える。この時、ビット単位やバイト単位でのオフセットアドレス生成だった場合は、所望のビット（バイト）が読み出した３２ビットデータ中のどこにマッピングされているかのビット位置情報を格納しておくためのビットシフト用ＦＩＦＯ４０ａ３も備える。
　メモリから読み出されたデータ（ＲＤＡＴ）は、読み出しデータＦＩＦＯ回路４１、読み出しデータパッキング回路４２を介して、専用ＡＬＵ（演算器）側に転送される。メモリから読み出したデータ（ＲＤＡＴ）は読み出しデータＦＩＦＯ回路４１に順に格納され、ビットシフト用ＦＩＦＯのビット位置情報の値を用いて、所望のビットがＬＳＢ側に配置されるようにシフト回路４０ａ２にてビットシフトしたものを読み出しデータパッキング回路４２に転送する。
　この時、ビットシフト用ＦＩＦＯ４０ａ３や読み出しデータ用のＦＩＦＯがあふれないように、各ＦＩＦＯの容量に従って、アドレスジェネレータ４０側の読み出しアクセス発行タイミングを制御する。読み出しデータパッキング回路４２では、専用演算器（ＡＬＵ）２２側からＣＲ２もしくはＣＲ３レジスタを用いてデータが読み出された場合、指定された読み出しデータサイズ（ＲＳＩＺＥ）の値に従って、現在、読み出しデータパッキング回路内に残っているデータ（残りデータレジスタ）を右シフトする。
　すなわち、読み出したデータサイズ（ＲＳＩＺＥ）分だけデータが除去され、残ったデータがＬＳＢ側に格納される。このとき、現在、読み出しデータパッキング回路内に残っているデータサイズ（データサイズレジスタ）と読み出しデータサイズ（ＲＳＩＺＥ）との差から、残ったデータの有効ビット数が３２ビット以上であれば、読み出しデータＦＩＦＯ回路４１側からの読み出しデータは取得しない。
　一方、残ったデータの有効ビット数が３２ビット未満になる場合に、次の読み出しデータを読み出しデータＦＩＦＯ回路４１側から取得する。取得した読み出しデータは、残ったデータサイズ分だけ左シフトし、残ったデータのＭＳＢ側に結合して、結合されたデータを次のサイクルで専用演算器（ＡＬＵ）２２側から読み出せるようにデータレジスタ（残りデータレジスタ）に格納しておく。
　このような読み出しデータパッキング回路４２を備えることで、自動的にデータのシフト処理とパッキング処理が行われるため（プロセッサ側でのシフト演算処理は不要となるため）、専用演算器（ＡＬＵ）２２側のデータ処理単位（入力データサイズ）が３２ビット単位以外であっても、処理サイクル数のオーバヘッドなく、ストリームデータ処理することが可能となる。
　ここで、専用演算器（ＡＬＵ）２２側から所望の処理データサイズ（ＲＳＩＺＥ）を出力できない命令の場合（ＰＥＲＭ命令など）は固定サイズ設定レジスタ（ｒ＿ｍｏｄｅ，ｒ＿ｓｉｚｅ）を用いて固定サイズ設定することも可能である。
　なお、メモリ側のウェイト（Ｗａｉｔ）等により、読み出しデータパッキング回路４２内に所望のデータがまだ存在しない（読み出しデータＦＩＦＯ回路４１も空の状態の）場合は、読み出しデータパッキング回路４２やレジスタファイル（ＲＥＧ）２３を介して専用演算器（ＡＬＵ）２２側のコプロセッサ命令をウェイト（Ｗａｉｔ）させるようなウェイト（Ｗａｉｔ）制御機構も備えることにより、正常にコプロセッサ命令処理を継続することができる。
（オフセットアドレスジェネレータの構成および動作）
　図１３は、図１２に示した読み出しアドレスジェネレータ４０内のオフセットアドレスジェネレータ８０のより詳しい構成について示す説明図である。オフセットアドレスジェネレータ８０は、種々の無線方式の符号化／復号化処理における種々のビットインタリーブ処理（ブロックインタリーブ処理）を高速かつ容易に実現するために、内部に２つのオフセットアドレス計算ブロック（Ａ，Ｂ）とその２つの出力を加算する１個の加算器を備える。
　そして、オフセットアドレスジェネレータ８０の各オフセットアドレス計算ブロック（Ａ，Ｂ）は、それぞれ更に２つのアドレス演算器８１～８２（Ａ１，Ａ２）および８３～８４（Ｂ１，Ｂ２）を内部に備える構成である。すなわち、オフセットアドレスジェネレータ８０は計４個のアドレス演算器８１～８４（Ａ１，Ａ２，Ｂ１，Ｂ２）を備える。
　各々のアドレス演算器８１～８４（Ａ１，Ａ２，Ｂ１，Ｂ２）は、それぞれ、初期ポインタレジスタ（ｒ＿ｐｔｒ＿ｘｘ）、ステップレジスタ（ｒ＿ｓｔｅｐ＿ｘｘ）、メモリ長レジスタ（ｒ＿ｌｅｎ＿ｘｘ）、カウント数レジスタ（ｒ＿ｃｎｔ＿ｘｘ）等の制御レジスタを備える。
　ここで、実際にアドレスを出力するメイン側のアドレス演算器８１，８３（Ａ１，Ｂ１）の動作としては、まず、初期ポインタ（ｒ＿ｐｔｒ＿Ｘ１）の値を初期値として、アドレス出力するたびに、その値が更新される。通常は、アドレス出力するたびに、現在のアドレスに対してステップ数（ｒ＿ｓｔｅｐ＿Ｘ１）分だけ加算し、メモリ長サイズ（ｒ＿ｌｅｎ＿Ｘ１）で剰余（Ｍｏｄｕｌｏ）演算したものが次のアドレスポインタ８１ａ，８３ａの値となる。ただし、アドレス出力回数がカウント数レジスタ（ｒ＿ｃｎｔ＿Ｘ１）の値に達するごとに、メイン側ではなくサブ側のアドレス演算器（Ａ２，Ｂ２）で計算されたアドレスにアドレスポインタ８１ａ，８３ａの値を更新する。
　一方、サブ側のアドレス演算器８２，８４（Ａ２，Ｂ２）でも、まず、初期ポインタ（ｒ＿ｐｔｒ＿Ｘ２）の値を初期値として、サブ側は、カウント数レジスタ（ｒ＿ｃｎｔ＿Ｘ２）の回数分だけアドレス出力するたびに、その値が更新される。現在のアドレスに対してステップ数（ｒ＿ｓｔｅｐ＿Ｘ２）分だけ加算し、メモリ長サイズ（ｒ＿ｌｅｎ＿Ｘ１）で剰余（Ｍｏｄｕｌｏ）演算したものが次のサブ側のアドレスポインタ８２ａ，８４ａの値となる。
　このように、メイン側のアドレスポインタを任意のアクセスごとにサブ側で計算した値に更新でできるように１つのオフセットアドレス計算ブロック（Ａ，Ｂ）ごとに内部に２つのアドレス演算器を備えるのは、後述するブロックインタリーブの処理等で、例えば、１列分のアドレス出力が終了して戻ってきた場合など、次の列にオフセットを変えて再度アクセスすることに対応するためである。
　そして、オフセットアドレスジェネレータ８０を、このような２つのアドレス演算器を内部に備えるアドレス計算ブロック（Ａ，Ｂ）を２つ備え、両者の出力アドレスを加算できる構成とすることで、１ビット／サイクルの処理スループットで、種々のビットインタリーブ処理やブロックインタリーブ処理に対応できるような２次元的なアドレス生成が可能となる。
　２つのアドレス計算ブロック（Ａ，Ｂ）は、例えば、１つはブロックインタリーブ処理の行アドレス計算用に、もう１つは列アドレスの計算用に使用するなど、２次元的なアドレス生成が可能である。
　図１４は、図１３に示したオフセットアドレスジェネレータ８０によって行われる、無線通信の符号化／復号化処理における一般的なインタリーブ処理の例を示す説明図である。図１４に示すように、一般的なインタリーブ処理では、まずビットインタリーブ処理として、入力データ系列を複数のブロックに分け、異なるブロックから順番にデータを出力するように出力データ系列を構成することで、近くのデータが連続して出力されないようにする。
　そして、各ブロックからのデータ出力順は、それぞれのブロックでブロックインタリーブ処理することにより、ブロック内での入力データ順と出力データ順も異なるようにする。ブロックインタリーブ処理としては、例えば、あるＭ行Ｎ列分のデータブロックに対して、入力（書き込み）側は行ごとに書いていき、出力（読み出し）側は列ごとに読み出すことでデータ順を並び変える処理である。
　ここで、種々の無線方式によっては、Ｍ行Ｎ列の書き込み開始行や読み出し開始列をブロックごとに変更することによって、そのランダム性を向上させているものや、最後の出力系列時に各ブロックから出力する順番を巡回（巡回シフト処理）させているものも存在する。また、Ｍ行Ｎ列のＭやＮの値も無線方式やその内部パラメータ等に依存して様々である。
　本実施形態における、図１２および図１３に示したスプリットトランザクション対応の読み出しアドレスジェネレータ４０により、図１４に示したような符号化処理におけるビットインタリーブ処理（ブロックインタリーブ処理）やその反対の復号化処理におけるビットデインタリーブ処理（ブロックデインタリーブ処理）に、対応するアドレスパタンを連続的に生成することができ、１ビット／サイクルの処理スループットで対応できるようになる。
　メモリ上には入力データ系列がそのビット順で格納されていて、図１４に示したようなインタリーブ処理を行う場合、例えば、図１２に示したアドレス計算ブロックＡ側では入力系列の行アドレスを、アドレス計算ブロックＢ側では入力系列の列アドレスを計算することで実現する。具体的には、例えば、アドレス演算器Ａ１にてブロック間の行アドレスを計算し、アドレス演算器Ａ２にてブロック内の行アドレスオフセットを計算する。
　そして、アドレス演算器Ｂ１，Ｂ２にて、各ブロック内の列アドレス（列アドレスオフセット）を計算することで１ビット／サイクルの処理スループットでのアドレス生成が実現可能である。
　すなわち、１サイクルごとに１ブロック分のアドレス数分をジャンプできるようにアドレス演算器Ａ１用のステップ数（ｒ＿ｓｔｅｐ＿Ａ１）やメモリ長（ｒ＿ｌｅｎ＿Ａ１）を設定し、全ブロック分生成して１ブロック目に戻ってきたタイミングでブロックインタリーブのＭ行のうち１行分進めるように、各カウント値（ｒ＿ｃｎｔ＿Ａ１，ｒ＿ｃｎｔ＿Ａ２）やアドレス演算器Ａ２側のステップ数（ｒ＿ｓｔｅｐ＿Ａ２）を設定する。また、全ブロックの１列分生成したタイミングでブロックインタリーブのＮ列のうち１列分ずつ進めるように、アドレス計算ブロックＢ側の制御レジスタを設定する。
　図１５は、図１０に示したメモリコントローラ２０～２１のメモリ読み出し用各回路で、ＣＲ２またはＣＲ３レジスタを介してメモリにデータを書き込む場合の動作シーケンス例を示す説明図である。
　図１５では、コプロセッサ１１からＣＲ２またはＣＲ３レジスタを介してメモリからインタリーブ処理のビット順にデータを読み出し、読み出した順番でデータを整形してＣＲ２またはＣＲ３レジスタを介してメモリにデータを書き込む場合の例を示している。
　まず、コプロセッサのパラメータレジスタ設定命令により、メモリコントローラ２０～２１（ＬＭＣ，ＳＭＣ）内の各アドレスジェネレータ３０および４０にパラメータ設定と起動を行う（ステップＳ２０１）。特に、読み出し側のメモリコントローラにはインタリーブ処理のアドレスパタンに対応できるよう、各アドレス演算器（Ａ１，Ａ２，Ｂ１，Ｂ２）に対する制御レジスタ設定を行う。
　読み出し側のメモリコントローラは、設定されたアドレス生成パタンにて自立的にメモリからデータを読み出し、読み出しデータＦＩＦＯ回路４１に処理データを順次格納する（ステップＳ２０２）。この時、読み出した３２ビットデータ中のどこに所望のビットがマッピングされているかはアドレス発行と同時にビットシフト用ＦＩＦＯに格納されているため、その値を用いて所望のビットデータがＬＳＢ側に配置されるよう読み出しデータＦＩＦＯ回路４１の出力にてデータのシフト処理を行う（ステップＳ２０３）。
　そして、インタリーブ処理を行う場合、専用演算器（ＡＬＵ）２２ではレジスタ間転送命令（ＭＡＳＫ＆ＭＯＶＥ）（ＣＲ２（３）＝ＭＳＫＣ２Ｃ（ＣＲ２（３），３２））をｆｏｒ文などで繰り返す（ステップＳ２０４）。
　ここで、インタリーブ処理の場合、転送に必要なデータは読み出しデータの３２ビット中のＬＳＢ側にのみ格納されているため、読み出し側はレジスタ間転送命令の即値（ｉｍｍ５）を３２に設定することで３２ビットのデータサイズで行い、書き込み側は１ビットずつパッキング処理されるよう、書き込みデータパッキング回路３２のｗ＿ｍｏｄｅ，ｗ＿ｓｉｚｅレジスタを用いて１ビットの固定サイズ設定を行う（ステップＳ２０５）。
　このようにデータサイズ設定した上で、メモリコントローラ間におけるレジスタ間転送命令を繰り返すことにより、図１５に示すような動作シーケンスとなる。メモリコントローラ２０～２１では、書き込みデータパッキング回路３２にて、転送データをシフトしながらパッキング処理を行い、３２ビット単位になったら書き込みデータＦＩＦＯ回路３１を介して所望のメモリへデータを順に出力する（ステップＳ２０６）。
　このようなメモリコントローラ２０～２１（アドレスジェネレータ３０および４０、データＦＩＦＯ回路３１および４１，データパッキング回路３２および４２）の機能により、本実施形態のコプロセッサ１１は、１ビット／サイクルの処理スループットでインタリーブ処理（デインタリーブ処理）を実施することが可能となる。
　特に、読み出しアドレスジェネレータ４０や読み出しデータＦＩＦＯ回路３１を用いることで、制御プロセッサ１０やコプロセッサ１１における演算処理に依存せずにメモリ上のデータをパイプライン的に先読み可能であり、かつ、種々のインタリーブパタンに対応するアドレス順でアドレスを発行可能であることが、柔軟かつ高速なインタリーブ処理実現のポイントである。
（第１の実施形態の処理フロー）
　図１６Ａは、図１および図３に示した符号化／復号化処理プロセッサ１００における符号化処理の一例を示す説明図である。ここで示した例の場合、送信側の符号化処理としては、Ｌａｙｅｒ２（ＭＡＣ）処理を行う汎用プロセッサ２０１から転送された送信データ系列に対して、スクランブリング（ステップＳ３０１）、畳み込み符号化（ステップＳ３０２）、パンクチャリング（ビットの除去、ステップＳ３０３）、インタリーブ処理（ステップＳ３０４）の順で処理を実施し、符号化後のデータ系列を、変調処理を行うモデムモジュール２０６に共有メモリ経由で転送する。
　図１６Ｂは、図１および図３に示した符号化／復号化処理プロセッサ１００における復号化処理の一例を示す説明図である。ここで示した例の場合の復号化処理としては、モデムモジュール２０６から転送された復調後の受信データ系列に対して、デインタリーブ処理（ステップＳ３１１）、デパンクチャリング（ビットの付加、ステップＳ３１２）、ビタビ復号化（ステップＳ３１３）、デスクランブリング（ステップＳ３１４）の順で処理を実施し、復号化後のデータ系列をＬａｙｅｒ２（ＭＡＣ）処理を行う汎用プロセッサ２０１に共有メモリ２０３を経由して転送する。
　図１７は、図１および図３に示した符号化／復号化処理プロセッサ１００で図１６Ａに示した処理を行う場合の、ステップＳ３０１～３０４に示した符号化処理の処理シーケンス例をより詳細に示すシーケンス図である。
　送信データ系列に対する符号化処理の場合、汎用プロセッサ（ＣＰＵ）２０１またはリソースマネージャ２０２から処理起動コマンドを受信すると（ステップＳ４０１）、符号化／復号化処理プロセッサ１００は、共有メモリコントローラ２１を用いて符号化／復号化処理（コーデック）モジュール外部の共有メモリ２０３から入力データ系列を読み出しながら専用演算器（ＡＬＵ）２２にてスクランブリング処理を行い（ステップＳ４０２）、ローカルメモリコントローラ２０を用いてデータメモリ（ローカルメモリ）１０２にデータを格納する（ステップＳ４０３）。
　符号化／復号化処理プロセッサ１００は、次に、ローカルメモリコントローラ２０を用いてデータメモリ（ローカルメモリ）１０２からデータを読み出しながら専用演算器（ＡＬＵ）２２にて畳み込み符号化処理を行い（ステップＳ４０４）、その処理結果のデータを再びデータメモリ（ローカルメモリ）１０２に格納する（ステップＳ４０５）。
　符号化／復号化処理プロセッサ１００は、次に、これと同様に、ローカルメモリコントローラ２０とビット連接／並び替え命令（ＰＥＲＭ）を用いてパンクチャ処理を実施し（ステップＳ４０６）、その処理結果のデータを再びデータメモリ（ローカルメモリ）１０２に格納する（ステップＳ４０７）。
　符号化／復号化処理プロセッサ１００は、次に、ローカルメモリコントローラ２０を用いてデータを順に読み出すことで、図１５に示したインタリーブ処理を行い（ステップＳ４０８）、共有メモリコントローラ２１を用いてインタリーブ後のデータ系列を符号化／復号化処理（コーデック）モジュール外部の共有メモリ２０３に格納する（ステップＳ４０９）。
　以上の処理の完了後、符号化／復号化処理プロセッサ１００は、処理完了通知を汎用プロセッサ（ＣＰＵ）２０１またはリソースマネージャ２０２に通知する（ステップＳ４１０）。符号化／復号化処理プロセッサ１００は、以上のような処理シーケンスを繰り返すことによって、送信データ系列に対する符号化処理を実現することが可能である。
　図１８は、図１および図３に示した符号化／復号化処理プロセッサ１００で図１６Ｂに示した処理を行う場合の、ステップＳ３１１～３１４に示した復号化処理の処理シーケンス例をより詳細に示すシーケンス図である。
　受信データ系列に対する復号化処理の場合、汎用プロセッサ（ＣＰＵ）２０１またはリソースマネージャ２０２から処理起動コマンドを受信すると（ステップＳ４５１）、符号化／復号化処理プロセッサ１００は、共有メモリコントローラ２１を用いて符号化／復号化処理（コーデック）モジュール外部の共有メモリ２０３から入力データ系列を順に読み出すことで、デインタリーブ処理を行う（ステップＳ４５２）。
　ここで、復号化処理時は、１ビットデータが軟値（尤度値）として８ビットの固定小数点データとして格納されているため、アドレス単位設定レジスタ（ｒ＿ｕｎｉｔ）には８ビットモードを設定し、８ビット／サイクル（１データ／サイクル）の処理スループットでデータが転送される。そしてデインタリーブ処理済のデータを、ローカルメモリコントローラ２０を用いてデータメモリ（ローカルメモリ）１０２に格納する（ステップＳ４５３）。
　符号化／復号化処理プロセッサ１００は、次に、ローカルメモリコントローラ２０とビット連接／並び替え命令（ＰＥＲＭ）を用いてデパンクチャ（ビット付加）処理を実施する（ステップＳ４５４）。そして、処理後のデータを共有メモリコントローラ２１を用いて符号化／復号化処理（コーデック）モジュール内部の共有メモリ１０５に格納する（ステップＳ４５５）。
　符号化／復号化処理プロセッサ１００は、次に、ビタビ復号処理のために、ビタビ処理回路１０４に対してメモリアドレスや生成多項式などのパラメータを行い、ビタビ処理回路１０４を起動する（ステップＳ４５６）。ビタビ処理回路１０４は、設定されたパラメータに従い、符号化／復号化処理（コーデック）モジュール内部の共有メモリ１０５からデータを読み出しながらビタビ復号化処理を行い（ステップＳ４５７）、処理後の結果データも同様の共有メモリ１０５上に格納する（ステップＳ４５８）。処理完了割り込みにて符号化／復号化処理プロセッサ１００にビタビ復号化処理完了を通知する（ステップＳ４５９）。
　最後に、符号化／復号化処理プロセッサ１００は、共有メモリコントローラ２１を用いて符号化／復号化処理（コーデック）モジュール内の共有メモリ１０５からデータを読み出しながら（ステップＳ４６０）、専用演算器（ＡＬＵ）２２にてデスクランブル処理を行い、データを符号化／復号化処理（コーデック）モジュール外部の共有メモリ２０３に格納する（ステップＳ４６１）。
　以上の処理完了後、符号化／復号化処理プロセッサ１００は、処理完了通知を汎用プロセッサ（ＣＰＵ）２０１またはリソースマネージャ２０２に通知する（ステップＳ４６２）。符号化／復号化処理プロセッサ１００は、以上のような処理シーケンスを繰り返すことで受信データ系列に対する復号化処理を実現することが可能である。
（専用演算器（ＡＬＵ）のマッピング構成例）
　図１９は、図１および図３に示した符号化／復号化処理プロセッサ１００における畳み込み符号化処理やスクランブリング（デスクランブリング）処理を、コプロセッサ１１内の専用演算器（ＡＬＵ）２２にマッピングして処理する場合のマッピング構成例、すなわち、パラメータレジスタ６０の設定例を示す説明図である。
　図１９に示す例では、ＩＥＥＥ　８０２．１６ｅ（ＷｉＭＡＸ）規格における畳み込み符号化処理の場合、図７に示した畳み込み符号化器５１をこの規格に対応する畳み込み符号化器５０１として動作させるには、動作モード（ｍｏｄｅ）として０ｘ２（符号化率１／２設定）を、生成多項式（ｐｏｌｙ）として０ｘ６ＣＥ４を設定する。これによって、畳み込み符号化器５１を、ＩＥＥＥ　８０２．１６ｅ（ＷｉＭＡＸ）規格に対応する畳み込み符号化器５０１として動作させることができる。
　また、図６に示したスクランブリング回路５０をＩＥＥＥ　８０２．１１ａ（無線ＬＡＮ）規格におけるスクランブリング（デスクランブリング）処理に対応するスクランブリング回路５０２として動作させるには、動作モード（ｍｏｄｅ）は０ｘ２を、生成多項式（ｐｏｌｙ）は０ｘ１２００を設定するとよい。これによって、スクランブリング回路５０はＩＥＥＥ　８０２．１１ａ（無線ＬＡＮ）規格に対応するスクランブリング回路５０２として動作する。
　このように、専用演算器（ＡＬＵ）２２内の各演算器は、パラメータ設定を変更するだけで、既に規格化されている種々の無線方式における符号化／復号化処理に対応できる。そして、今後予測される仕様変更等にも十分に対応しうる柔軟性も備えている。
　図２０は、図１および図３に示した符号化／復号化処理プロセッサ１００における畳み込み符号化処理やスクランブリング（デスクランブリング）処理を行う場合のプロセッサ処理プログラムの記述例を示す説明図である。
　図１７のステップＳ３０１および４０１で示したスクランブリング処理の場合、まず、パラメータレジスタ設定命令を用いて、共有メモリコントローラ２１への読み出しアドレスジェネレータ４０の設定と、ローカルメモリコントローラ２０への書き込みアドレスジェネレータの設定を行う（ステップＳ４０１ａ）。
　ここで、１アドレスは３２ビット分のビットデータとなるため、処理データビットサイズ（ｎｕｍ＿ｂｉｔ＿ｓｉｚｅ）を３２で割ったもの（ｎｕｍ１）が両者のアドレス生成回数となる。ここで、０ｘ２１８０００は読み出す共有メモリ２０３の先頭アドレス、０ｘ１１８０００は書き込むデータメモリ（ローカルメモリ）１０２の先頭アドレスの例を示している。
　次に、専用演算器（ＡＬＵ）２２のスクランブリング回路５０用のパラメータレジスタ６０設定として、動作モード設定、ＴＡＰの初期値設定、生成多項式（ｐｏｌｙ）の設定を実施する（パラメータレジスタ設定命令、ステップＳ４０１ｂ）。その後、この例では、先ほどパラメータ設定した共有メモリコントローラ２１およびローカルメモリコントローラ２０を起動する（ステップＳ４０１ｃ）。
　最後に、コプロセッサ間の演算命令である８ビット分のスクランブリング処理命令（ＳＣＲＡＭ）を４回、すなわち３２ビット分のスクランブリング処理命令（ＳＣＲＡＭ）をｆｏｒ文で処理データビットサイズ分だけ繰り返すことにより、所望のスクランブリング処理を実現する（ステップＳ４０１ｄ）。
　ここで、ステップＳ４０１ｄ中にある「ｓｃｒａｍ（ｃｒ２，ｃｒ３，８）；」は、「ｃｒ２＝ｓｃａｒｍ（ｃｒ３，８）；」のことであり、共有メモリコントローラ２１側からのデータ（ＣＲ３レジスタの値）に対して、スクランブリング処理を行い、ローカルメモリコントローラ２０側にＣＲ２レジスタを介してデータを書き込むという動作を示している。
　図２０は、スクランブリング（デスクランブリング）処理の例を示したものであるが、その他の、畳み込み符号化処理やビット連接／並び替え処理、インタリーブ処理等も同じような形でプログラムを記述することが可能である。
（第２の実施形態）
　本発明の第２の実施形態では、無線通信装置３０１が、第１の実施形態の無線通信装置１の構成に加えて、送信データおよび受信データのインタリーブ／デインタリーブ処理を行う専用ハードウェアであるインタリーブ処理回路４０４ｃを備える。そして符号化／復号化処理プロセッサ４００は、受信データの誤り訂正復号化、および送信データおよび受信データのインタリーブ／デインタリーブ処理以外の処理を行うものとした。
　この構成によっても、第１の実施形態と同一の効果を得ることができ、さらに符号化／復号化処理プロセッサ４００の構成を簡素にすることが可能となる。
　以下、これをより詳細に説明する。
　図２１は、本発明の第２の実施形態に係る符号化／復号化処理プロセッサ４００を利用した無線通信装置３０１の構成を示す説明図である。図３で示した無線通信装置１の符号化／復号化処理（コーデック）モジュール２００が、別の符号化／復号化処理（コーデック）モジュール２２０に置換されている点以外は、無線通信装置３０１の構成は無線通信装置１と同一である。
　符号化／復号化処理（コーデック）モジュール２２０は、図３で示した符号化／復号化処理（コーデック）モジュール２００のプロセッサ１００が、別の符号化／復号化処理プロセッサ４００に置換されている点と、ビタビ処理回路１０４ａおよびターボ処理回路１０４ｂと並列にインタリーブ処理回路４０４ｃ（ＤＭＡコントローラ）を備えている点以外は、符号化／復号化処理（コーデック）モジュール２００と同一の構成を有する。
　インタリーブ処理回路４０４ｃは、種々の無線方式における種々のインタリーブ処理およびデインタリーブ処理（以後インタリーブ／デインタリーブ処理という）を実現するための回路である。即ち、符号化／復号化処理プロセッサ４００では、符号化／復号化処理のうち、その処理量が膨大でプロセッサ処理では処理が不足するビタビ復号化、ターボ復号化、および並列演算が難しいインタリーブ／デインタリーブ処理の各々について専用ハードウェアであるビタビ処理回路１０４ａ、ターボ処理回路１０４ｂ、およびインタリーブ処理回路４０４ｃを用いて処理を行う。
　符号化／復号化処理プロセッサ４００では、符号化処理におけるインタリーブ処理や、復号化処理におけるデインタリーブ処理については、専用のインタリーブ処理回路（ＤＭＡコントローラ）を用いて処理を実施することができる。
　このように、ビットごとの並列演算が難しく最大でも１ビット／サイクルでの処理スループットとなるインタリーブ／デインタリーブ処理については専用ハードウェア処理とすることで、符号化／復号化処理プロセッサ４００では、例えば前のデータブロックに対するインタリーブ処理を実施しながら、次のデータブロックに対する畳み込み符号化処理を符号化／復号化処理プロセッサにて同時に実行することが可能となるため、並列処理による高速化や、処理の負荷分散による最大処理スループットの向上が可能となる。
　図２２は、図２１で示した符号化／復号化処理プロセッサ４００のより詳しい構成について示す説明図である。符号化／復号化処理プロセッサ４００は、図１で示した符号化／復号化処理プロセッサ１００のコプロセッサ１１が、別のコプロセッサ４１１に置換されている点以外は、符号化／復号化処理プロセッサ１００と同一の構成を有する。
　さらに図２３は、図２２で示したコプロセッサ４１１のより詳しい構成について示す説明図である。コプロセッサ４１１は、コプロセッサ１１のローカルメモリコントローラ（ＬＭＣ）２０および共有メモリコントローラ（ＳＭＣ）２１が、各々別のローカルメモリコントローラ（ＬＭＣ）４２０および共有メモリコントローラ（ＳＭＣ）４２１に置換されている点以外は、コプロセッサ１１と同一の構成を有する。
　図２４は、図２３に示したローカルメモリコントローラ（ＬＭＣ）４２０および共有メモリコントローラ（ＳＭＣ）４２１のより詳しい構成について示す説明図である。ローカルメモリコントローラ（ＬＭＣ）４２０および共有メモリコントローラ（ＳＭＣ）４２１では、第１の実施形態におけるローカルメモリコントローラ（ＬＭＣ）２０および共有メモリコントローラ（ＳＭＣ）２１の読み出しアドレスジェネレータ４０と読み出しデータＦＩＦＯ回路４１が、各々別の読み出しアドレスジェネレータ４４と読み出しデータＦＩＦＯ回路４５に置換されている以外は、第１の実施形態と同一である。
　第１の実施形態に係る符号化／復号化処理プロセッサ１００では、種々の無線通信方式におけるインタリーブ／デインタリーブ処理に１ビット／サイクルの処理スループットで対応できるように、ローカルメモリコントローラ（ＬＭＣ）２０および共有メモリコントローラ（ＳＭＣ）２１が各々内部に備える読み出しアドレスジェネレータ４０が、２つのアドレス演算器を内部に備えるオフセットアドレス計算ブロックを２個備え、また３２ビットデータ中の所望のビット位置をＬＳＢ側にシフトするためのビットシフト用ＦＩＦＯやシフト回路等を備えていた。
　それに対して、第２の実施形態においては、インタリーブ処理やデインタリーブ処理については専用のインタリーブ処理回路４０４ｃによって処理するので、符号化／復号化処理プロセッサ４００にて処理する必要はない。したがって、ローカルメモリコントローラ（ＬＭＣ）４２０および共有メモリコントローラ（ＳＭＣ）４２１では、読み出し側の読み出しアドレスジェネレータ４４の構成が第１の実施の形態における読み出しアドレスジェネレータ４０とは異なる。書き込み側の書き込みアドレスジェネレータ３０、書き込みデータＦＩＦＯ回路３１、書き込みデータパッキング回路３２の構成や動作は第１の実施の形態と同一である。
　第２の実施の形態における読み出しアドレスジェネレータ４４は、書き込みアドレスジェネレータ３０とほぼ同様の構成であり、スタートレジスタ（ｒ＿ｓｔａｒｔ）、ベースアドレスレジスタ（ｒ＿ｂａｓｅ）、初期ポインタレジスタ（ｒ＿ｐｔｒ）、ステップレジスタ（ｒ＿ｓｔｅｐ）、メモリ長レジスタ（ｒ＿ｌｅｎ）、アクセス回数レジスタ（ｒ＿ｃｎｔ）等の制御レジスタ４４ａ１を備える。また、実際にアドレスを計算するための、カレントアドレスポインタレジスタ４４ａ３、加算器（２つ）、剰余演算器（比較器と減算器）、アクセス回数カウント用の比較器、減算器などを含むアドレス演算器４４ａ２を備える。
　第２の実施の形態における読み出しアドレスジェネレータ４４は、コプロセッサのパラメータ設定命令にてベースアドレスレジスタ（ｒ＿ｂａｓｅ）、初期ポインタレジスタ（ｒ＿ｐｔｒ）、ステップレジスタ（ｒ＿ｓｔｅｐ）、メモリ長レジスタ（ｒ＿ｌｅｎ）、アクセス回数レジスタ（ｒ＿ｃｎｔ）等の制御レジスタ４４ａ１に値が設定され、スタートレジスタ（ｒ＿ｓｔａｒｔ）設定により起動されると、メモリへの読み出しアドレスを自立的に生成し、アクセス回数レジスタ（ｒ＿ｃｎｔ）分だけ連続的に発行する。
　読み出しアドレスジェネレータ４４は、読み出しアドレスを投機的に発行することにより、読み出し時のスプリットトランザクションに対応する。基本的には、ベースアドレス（ｒ＿ｂａｓｅ）に対してカレントアドレスポインタ分を加算したアドレスが発行される。
　カレントアドレスポインタレジスタ４４ａ３は、初期ポインタ（ｒ＿ｐｔｒ）の値を初期値として、アドレス出力するたびに、その値が更新される。アドレス演算器４４ａ２は、アドレス出力するたびに、現在のアドレスに対して３２ビットアドレス単位でステップ数（ｒ＿ｓｔｅｐ）分だけ加算し、メモリ長サイズ（ｒ＿ｌｅｎ）で剰余（Ｍｏｄｕｌｏ）演算したものを次のカレントアドレスポインタとする。
　このような構成により、任意のメモリ領域に対して、昇順や降順での連続したアドレスでのデータの読み出し、ステップ数（ｒ＿ｓｔｅｐ）を制御することで任意のアドレス間隔での読み出し、また、メモリ長（ｒ＿ｌｅｎ）を制御することでメモリの途中から読み出し始めて最後まで読み出したら先頭に戻っての読み出し、など、柔軟な読み出しアドレスパタンを生成することができる。
　ただし、第１の実施の形態で示したようなインタリーブ／デインタリーブ処理を１ビット／サイクルの処理スループットで実現する２次元的なアドレスパタンを生成することはできない（インタリーブ処理回路４０４ｃを別に備えているので、その必要はない）。
　次に、メモリから読み出した読み出しデータ側の処理について説明する。メモリから読み出したデータ（ＲＤＡＴ）は、読み出しデータＦＩＦＯ回路４５、読み出しデータパッキング回路４２を介して、専用演算器（ＡＬＵ）２２側に転送される。メモリから読み出したデータ（ＲＤＡＴ）は読み出しデータＦＩＦＯ回路４５に順に格納され、順次、読み出しデータパッキング回路４２に転送される。
　第２の実施形態では、読み出しアドレスジェネレータ４４におけるアドレス生成単位がメモリアドレスと同じ３２ビット単位のため、所望のビットをＬＳＢ側にシフトするビットシフト処理は行わない。
　読み出しデータパッキング回路４２では、第１の実施の形態と同様、専用演算器（ＡＬＵ）２２側からＣＲ２もしくはＣＲ３レジスタを用いてデータが読み出された場合、指定された読み出しデータサイズ（ＲＳＩＺＥ）の値に従って、現在、読み出しデータパッキング回路内に残っているデータ（残りデータレジスタ）を右シフトし、残ったデータの有効ビット数が３２ビット以上であれば、読み出しデータＦＩＦＯ回路４５側からの読み出しデータは取得しない。
　一方、残ったデータの有効ビット数が３２ビット未満になる場合には、読み出しデータパッキング回路４２は、次の読み出しデータを読み出しデータＦＩＦＯ回路４５側から取得する。取得した読み出しデータは、残ったデータサイズ分だけ左シフトし、残ったデータのＭＳＢ側に結合する。結合したデータを次に専用演算器（ＡＬＵ）２２側から読み出せるようにデータレジスタ（残りデータレジスタ）に格納しておく。
　このような読み出しデータパッキング回路４２を備えることで、自動的にデータのシフト処理とパッキング処理が行われるため（プロセッサ側でのシフト演算処理は不要となるため）、専用演算器（ＡＬＵ）２２側のデータ処理単位（入力データサイズ）が３２ビット単位以外であっても、処理サイクル数のオーバヘッドなく、ストリームデータ処理することが可能となる。
　ここで、専用演算器（ＡＬＵ）２２側から所望の処理データサイズ（ＲＳＩＺＥ）を出力できない命令の場合（ＰＥＲＭ命令など）は固定サイズ設定レジスタ（ｒ＿ｍｏｄｅ，ｒ＿ｓｉｚｅ）を用いて固定サイズ設定することも可能である。
（第１および第２の実施形態による効果）
　以上で説明した第１および第２の実施形態に係る符号化／復号化処理プロセッサ１００および４００によって得られる各々の効果について説明する。
　第１の効果は、無線通信システムにおける符号化／復号化処理モジュールにおいて、複数の無線通信方式における種々の符号化／復号化処理に柔軟に対応できることである。その理由は、本発明に係る符号化／復号化処理プロセッサ１００および４００は、一般的な制御プロセッサに符号化／復号化処理（ビット／バイト演算処理）専用のコプロセッサ１１または４１１を接続し、そのコプロセッサ１１の論理演算器（ＡＬＵ）２２が、動作モードなど処理のパラメータ設定可能（プログラマブル）で、かつ、１サイクルで複数のビット分を並列に処理可能な、スクランブリング回路５０、畳み込み符号化器５１、ＣＲＣ符号化器５２、ビット連接（並び替え）回路５３などを備えるためである。
　符号化／復号化処理プロセッサ１００および４００は、このように、パラメータ設定可能な種々の符号化／復号化処理演算器を、元々柔軟に処理可能な制御プロセッサのコプロセッサとして実現することによって、複数の無線方式における種々の符号化／復号化処理（ビット／バイト演算処理）に柔軟に、かつ高速に対応可能となるのである。
　また、コプロセッサ１１がメモリにアクセスするためのメモリコントローラ２０～２１を内蔵し、各々のメモリコントローラが、符号化／復号化処理を行うコプロセッサ演算命令と実際にメモリアクセスするサイクルとを独立させるための各データＦＩＦＯ回路３１および４１や、コプロセッサ１１の論理演算器（ＡＬＵ）２２での処理ビット数に応じて、読み出しデータや書き込みデータのパッキング処理を行うデータパッキング回路３２および４２を備えることも、符号化／復号化処理プロセッサ１００および４００が種々の符号化／復号化処理に対応するための柔軟性を向上させることが可能である理由の１つである。
　即ち、符号化／復号化処理プロセッサ１００および４００は、符号化／復号化処理専用のコプロセッサ演算命令にて論理演算器（ＡＬＵ）２２での処理ビット数を指定でき、データパッキング回路３２および４２によってその処理ビット数の変化をサイクルオーバヘッドなしにデータの読み出し時や書き込み時に吸収することが可能であるため、種々の無線方式における符号化／復号化処理（ビット／バイト演算処理）に柔軟に対応可能となるのである。
　さらに、第１の実施の形態におけるメモリコントローラ２０～２１内の読み出しアドレスジェネレータ４０を用いることで、種々の無線方式における種々のインタリーブ処理（デインタリーブ処理）に１ビット／サイクルの処理スループットで柔軟に対応可能であるという利点もある。
　その利点は、この読み出しアドレスジェネレータ４０では、２つのアドレス演算器を内蔵するオフセットアドレス計算ブロックを２個備え、両者の出力アドレスを加算して出力する構成とすることで、種々のブロックインタリーブ処理を含む２次元的なインタリーブアドレスパタンに、１回の制御レジスタ設定で柔軟に対応可能なために生じる。
　そして、この読み出しアドレスジェネレータ４０内にアドレス単位を１ビット、８ビット、３２ビットなど可変にできるモード設定レジスタを備えることで、送信側の１ビット／データのインタリーブ処理や、受信側の８ビット／データのデインタリーブ処理等にも柔軟に対応可能であるという利点を得ることもできる。
　第２の効果は、無線通信装置１における符号化／復号化モジュール２００において、符号化および復号化の処理を柔軟性を重視して符号化／復号化処理プロセッサ１００および４００によるソフトウェア処理で実現するように構成した場合でも、複数のビット（バイト）分を同時に演算するなど、メモリアクセスレイテンシも含めて符号化／復号化処理を高速に実現可能なことである。
　その理由は、符号化／復号化処理プロセッサ１００および４００では、一般的な制御プロセッサに符号化／復号化処理（ビット／バイト演算処理）専用のコプロセッサ１１を接続し、コプロセッサからメモリへのアクセスには、メモリアクセスレイテンシを隠蔽できるアドレス生成機能やＦＩＦＯ機能、データパッキング機能を内蔵したメモリコントローラ２０～２１を備えているためである。
　このようなメモリコントローラ２０～２１を用いることによって、コプロセッサ命令による符号化／復号化処理（ビット／バイト演算処理）と、メモリアクセスを独立して並列に実施することが可能となるため、メモリアクセスレイテンシを隠蔽でき、一般的なプロセッサ処理に比べて高速に処理可能である。
　また、コプロセッサ１１内の論理演算器（ＡＬＵ）２２として、動作モード等をパラメータ設定可能（プログラマブル）で、かつ、１サイクルで複数ビットを並列に処理可能な、スクランブリング回路５０、畳み込み符号化器５１、ＣＲＣ符号化器５２、ビット連接（並び替え）回路５３などを備えることも高速化が可能な理由の１つである。
　一般的なプロセッサによるソフトウェア処理では、１ビット分のスクランブリング処理や畳み込み符号化処理、ＣＲＣ符号化処理にそれぞれ１０サイクル程度必要であり、更に８ビット分処理するためには８０サイクル程度のオーダーで処理サイクル数が必要である。
　これに対して符号化／復号化処理プロセッサ１００および４００では、コプロセッサ論理演算器（ＡＬＵ）２２やメモリコントローラ２０～２１を活用するコプロセッサ処理命令を使用することにより、例えば８ビット／サイクルの処理スループットで、スクランブリング処理（デスクランブリング処理）、畳み込み符号化処理、ＣＲＣ符号化処理（ＣＲＣ判定処理）などの符号化／復号化処理を実現することが可能である。
　さらに、第１の実施の形態におけるメモリコントローラ２０～２１内の読み出しアドレスジェネレータ４０およびデータパッキング回路（ＰＡＣＫＥＲ）４２を備えることにより、種々の無線方式におけるインタリーブ処理（デインタリーブ処理）を１ビット／サイクルの処理スループットで実現可能であるという利点もある。
　一般的なプロセッサ処理では１ビット分のインタリーブアドレスの計算に１０サイクル程度の処理サイクル数が必要であり、かつ、メモリ間のデータコピー処理にもメモリアクセスレイテンシ分の処理サイクル数が必要となるため、１ビット／サイクルで様々なインタリーブ処理を実現できることは本実施形態の大きな利点となる。
　本実施形態の最大の効果は、これら第１の効果である複数の無線方式に対応する柔軟性という利点と、第２の効果である符号化／復号化処理を８ビット／サイクルや１ビット／サイクルの処理スループットで実現する高速化という２つの利点を、同時に実現できることである。
　その理由は、以下の３点を実現していることの相乗効果によるものである。１点目は、コプロセッサの論理演算器（ＡＬＵ）２２として、パラメータ設定可能で、かつ、１サイクルに複数ビット分を処理可能な畳み込み符号化器などの符号化／復号化処理回路を複数備えることにより、符号化／復号化処理自体の柔軟性と高速性を実現している点である。
　２点目は、コプロセッサ演算処理とは独立して並列に動作するストリームアクセスを前提としたメモリコントローラ２０～２１を備えており、一般的には高速化が難しいプロセッサのメモリアクセスレイテンシを隠蔽できる点である。
　３点目は、並列に動作する論理演算器（ＡＬＵ）２２とメモリコントローラ２０～２１の間で処理オーバヘッドが発生しないように、メモリ側のデータバス幅と専用ＡＬＵ（演算器）側の命令ごとの処理ビット数に応じてデータをシフトしパッキングするデータパッキング回路３２および４２や、データを一時的に格納するＦＩＦＯ３１および４１、そしてこのＦＩＦＯが空もしくは満杯になった場合でも、コプロセッサ側の処理が破綻しないような待ち制御機構を備えているためである。以上３点の相乗効果により、符号化／復号化処理プロセッサ１００および４００は柔軟性と高速性とを両立させることができる。
　第３の効果は、複数の無線方式における種々の符号化／復号化処理を、より低消費電力で、すなわち電力効率を高く実現できることである。
　その理由は、符号化／復号化処理プロセッサ１００および４００では、コプロセッサ１１内の論理演算器（ＡＬＵ）２２が備えるスクランブリング回路５０、畳み込み符号化器５１、ＣＲＣ符号化器５２、ビット連接（並び替え）回路５３などの各々の演算回路を、動作モード等をパラメータ設定可能（プログラマブル）ではあり、１サイクルで複数ビットを並列に処理可能ではあるものの、回路構成としてはほとんど専用ハードウェアと同等の構成で実現しているためである。
　すなわち、これらの演算回路は、複数の無線方式に対応できる程度の柔軟性を持つように構成されてはいるが、例えば８ビット／サイクルや１ビット／サイクルの処理スループットで実現可能な専用演算器構成としている。このことによって、処理性能と消費電力とのバランスに優れた、電力効率の高い符号化／復号化処理モジュールを実現可能である。
　ここで、専用ハードウェア構成の場合は、それぞれ処理データの繰り返し数をカウントする制御用の回路が必要であるものの、本実施形態の符号化／復号化処理プロセッサ１００および４００においてはｆｏｒ文などの繰り返し処理は、制御プロセッサ側に元々実装されているループ命令用のループ回路を共用して使用するため、コプロセッサ側には繰り返し制御用の回路は不要である（通常の命令や複数の符号化／復号化処理命令で共有可能）という利点もある。
　また、処理量が膨大で、専用ハードウェア化した方が電力効率の高いビタビ復号処理やターボ復号処理については各々専用ハードウェアであるビタビ処理回路１０４ａおよびターボ処理回路１０４ｂによって実現し、その他の符号化／復号化処理については柔軟性を重視して符号化／復号化処理プロセッサにて実現することなどのように、そのトレードオフに依存して全体のシステム構成を選択可能であり、電力効率を向上できることも本発明の利点である。
　例えば、第２の実施形態として示した符号化／復号化処理プロセッサ４００では、他の符号化／復号化処理と同一のプロセッサを用いて処理するとその処理量が不足する可能性があるインタリーブ処理やデインタリーブ処理については専用のハードウェア回路であるインタリーブ処理回路４０４ｃを用いて実現することで、より電力効率を向上させている。
　すなわち、符号化／復号化処理プロセッサ４００内のメモリコントローラ４２０～４２１については、第２の実施の形態で示したように書き込みアドレスジェネレータ３０と読み出しアドレスジェネレータ４４とをほぼ同等の構成で実現することによって、第１の実施の形態に係る符号化／復号化処理プロセッサ１００と比べて回路規模を削減でき、また、符号化／復号化処理プロセッサ４００とインタリーブ処理回路４０４ｃとを並列動作可能なため、低いクロック周波数で動作させることができるという利点がある。
　最後に、第４の効果は、複数の無線方式における種々の符号化／復号化処理において、将来的な仕様変更や仕様拡張にも柔軟に対応できることである。
　その理由は、符号化／復号化処理プロセッサ１００および４００は、制御プロセッサと専用ハードウェア回路を組み合わせた構成ではなく、一般的な制御プロセッサ１０に対して符号化／復号化処理（ビット／バイト演算処理）専用のコプロセッサ１１を接続することで実現したことにより、１サイクル単位で処理（命令）をソフトウェアにて指定可能なためである。
　すなわち、既存の無線方式における符号化／復号化処理の仕様変更により、その処理順序や処理パラメータが変更された場合や、仕様拡張により処理が追加された場合などにも、プロセッサのソフトウェア記述変更にて柔軟に対応できるという利点がある。
　コプロセッサ１１内の符号化／復号化処理（ビット／バイト処理）の演算器部分はそれぞれパラメータ設定可能な専用回路となっているが、一連の符号化／復号化処理における処理データ単位やループ回数などは制御プロセッサ１０内のループ命令（ループ回路）で対応しているので、処理データ単位やループ回数などの変更には元々の制御プロセッサ１０の機能で十分に対応できる。
　これまで本発明について図面に示した特定の実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができる。
　上述した各々の実施形態について、その新規な技術内容の要点をまとめると、以下のようになる。なお、上記実施形態の一部または全部は、新規な技術として以下のようにまとめられるが、本発明は必ずしもこれに限定されるものではない。
（付記１）　無線通信装置に内蔵され、通信データの符号化および復号化処理を行う符号化／復号化処理プロセッサであって、
　前記符号化および復号化処理専用のコプロセッサを有すると共に、
　前記コプロセッサが、
　外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタと、
　前記動作モードおよび生成多項式に基づいて動作し、前記符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路と
を備えることを特徴とする符号化／復号化処理プロセッサ。
（付記２）　前記コプロセッサが、内蔵もしくは外部に接続された記憶装置にアクセスするためのメモリコントローラを備え、
　このメモリコントローラが、
　外部から与えられたパラメータによって自立的にデータの読み書きを行う前記記憶装置上のアドレスを出力する動作を行うアドレスジェネレータ回路と、
　前記記憶装置上の前記出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを一時的に格納するＦＩＦＯ（First In First Out）回路と、
　前記記憶装置上の前記出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを所定のビット数に揃えて出力するデータパッキング回路と
を備えることを特徴とする、付記１に記載の符号化／復号化処理プロセッサ。
（付記３）　前記メモリコントローラが、前記アドレスジェネレータ回路と、前記ＦＩＦＯ回路と、前記データパッキング回路とをデータ読み出し用とデータ書き込み用にそれぞれ備えることを特徴とする、付記２に記載の符号化／復号化処理プロセッサ。
（付記４）　前記データ書き込み用アドレスジェネレータ回路が、
　初期ポインタ、ステップ数、およびメモリ長の各々を記憶する制御レジスタと、
　前記初期ポインタの値を初期値として、アドレスを発行するたびに前記ステップ数の値を加算したものをメモリ長の値で剰余演算した結果を次のアドレスポインタとして出力するアドレス演算器と
を備えることを特徴とする、付記３に記載の符号化／復号化処理プロセッサ。
（付記５）　前記データ読み出し用アドレスジェネレータ回路が、
　複数のオフセットアドレス計算モジュールと、
　そのオフセットアドレス計算モジュールからの発行アドレスを加算することで実際のオフセットアドレスとする加算器とを備えると共に、
　前記オフセットアドレス計算モジュールが、第１および第２の前記アドレス演算器を備え、第１の前記アドレス演算器のアドレスポインタを外部から与えられたカウント数の値で一定回数ごとに第２の前記アドレス演算器で計算しているアドレスポインタの値に更新することを特徴とする、付記３に記載の符号化／復号化処理プロセッサ。
（付記６）　前記データ読み出し用アドレスジェネレータ回路が、
　発行したオフセットアドレスを外部から与えられたアドレス単位設定に従ってメモリアドレス単位にシフトするシフト回路と、
　メモリから読み出したデータ中から所望のビット位置を取得するビットシフトデータ用ＦＩＦＯ回路と
を備えることを特徴とする、付記５に記載の符号化／復号化処理プロセッサ。
（付記７）　前記メモリコントローラが、
　前記演算回路側から、前記記憶装置の指定されたレジスタアクセス番号に記憶されたデータを読み出すと共に当該レジスタアクセス番号の記憶内容を更新する通常アクセス機能と、
　前記演算回路側から、前記記憶装置の指定されたレジスタアクセス番号に記憶されたデータを更新せずに読み出すピープ機能と
を備えることを特徴とする、付記２に記載の符号化／復号化処理プロセッサ。
（付記８）　前記演算回路が、外部から与えられた前記動作モードおよび生成多項式に応じて、
　スクランブリング処理、畳み込み符号化処理、ＣＲＣ符号化処理およびビット連接／並び替え処理のうちいずれか１つ以上の処理を行う機能を備えることを特徴とする、付記１に記載の符号化／復号化処理プロセッサ。
（付記９）　外部に送信する送信データの符号化処理および外部から受信した受信データの復号化処理を行う符号化／復号化処理（コーデック）モジュールを備えると共に、
　前記符号化／復号化処理（コーデック）モジュールが、
　前記受信データのビタビ復号化およびターボ復号化を行う専用ハードウェアであるビタビ処理回路およびターボ処理回路のうち少なくとも１つ以上と、
　前記受信データのビタビ復号化およびターボ復号化以外の処理を行う付記１ないし付記８のうちいずれか１項に記載の符号化／復号化処理プロセッサと
を備えたことを特徴とする無線通信装置。
（付記１０）　前記符号化／復号化処理（コーデック）モジュールが、
　前記送信データおよび前記受信データのインタリーブ／デインタリーブ処理を行う専用ハードウェアであるインタリーブ処理回路を備えると共に、
　前記符号化／復号化処理プロセッサが、前記受信データのビタビ復号化とターボ復号化、および前記送信データおよび前記受信データのインタリーブ／デインタリーブ処理以外の処理を行うことを特徴とする、付記９に記載の無線通信装置。
　この出願は２０１１年２月１０日に出願された日本出願特願２０１１－０２６８８５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　無線通信装置に幅広く利用できる。特に、複数の無線方式に１つの装置で対応する無線通信装置に適する。さらに、そのような無線通信装置の小型軽量化および低コスト化、そして通信速度の高速化にも効果を発揮する。
　　１，３０１　無線通信装置
　　１０　制御用プロセッサ
　　１１，４１１　コプロセッサ
　　１２　メモリセレクタ
　　１３　プロセッサコントローラ
　　２０，４２０　ローカルメモリコントローラ
　　２１，４２１　共有メモリコントローラ
　　２２　算術論理演算器（ＡＬＵ）
　　２２ａ　演算回路
　　２３　レジスタファイル
　　２４　コプロセッサコントローラ
　　３０，３０ａ，３０ｂ　書き込みアドレスジェネレータ
　　３０ａ１，４０ａ１，４４ａ１　制御レジスタ
　　３０ａ２，４４ａ２　アドレス演算器
　　３０ａ３，４４ａ３　カレントアドレスポインタレジスタ
　　３１，３１ａ，３１ｂ　書き込みデータＦＩＦＯ回路
　　３２，３２ａ，３２ｂ　書き込みデータパッキング回路
　　４０，４０ａ，４０ｂ，４４　読み出しアドレスジェネレータ
　　４０ａ２　シフト回路
　　４０ａ３　ビットシフト用ＦＩＦＯ
　　４０ａ４　加算器
　　４１，４１ａ，４１ｂ，４５　読み出しデータＦＩＦＯ回路
　　４２，４２ａ，４２ｂ　読み出しデータパッキング回路
　　５０，５０２　スクランブリング回路（ＳＣＲＡＭ）
　　５１，５０１　畳み込み符号化器（ＣＯＮＶ）
　　５２　ＣＲＣ符号化器（ＣＲＣ）
　　５３　ビット連接／並べ替え回路（ＰＥＲＭ）
　　５４　その他の演算回路
　　６０　パラメータレジスタ
　　７０　スクランブリング演算器
　　７１　畳み込み符号演算器
　　７２　ＣＲＣ符号演算器
　　８０　オフセットアドレスジェネレータ
　　８１，８２，８３，８４　アドレス演算器
　　８１ａ，８２ａ，８３ａ，８４ａ　アドレスポインタ
　　１００，４００　符号化／復号化処理プロセッサ
　　１０１　命令メモリ
　　１０２　データメモリ
　　１０３　インタフェース制御回路
　　１０４ａ　ビタビ処理回路
　　１０４ｂ　ターボ処理回路
　　１０５、２０３　共有メモリ
　　１１１ａ　プロセッサ制御インタフェース
　　１１１ｂ　命令メモリインタフェース
　　１１１ｃ，１１２ｂ　ローカルメモリインタフェース
　　１１１ｄ　ＤＳＰインタフェース
　　１１１ｅ，１１２ｃ　共有メモリインタフェース
　　１１１ｆ　割り込みインタフェース
　　１１２ａ　コプロセッサインタフェース
　　２００，２２０　符号化／復号化処理（コーデック）モジュール
　　２０１　汎用プロセッサ
　　２０２　リソースマネージャ
　　２０４　ＲＦインタフェース
　　２０５　サーチモジュール
　　２０６　モデムモジュール
　　４０４ｃ　インタリーブ処理回路

Claims (10)

  1. 　無線通信装置に内蔵され、通信データの符号化および復号化処理を行う符号化／復号化処理プロセッサであって、
    　前記符号化および復号化処理専用のコプロセッサを有すると共に、
    　前記コプロセッサが、
    　外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタと、
    　前記動作モードおよび生成多項式に基づいて動作し、前記符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路と
    を備えることを特徴とする符号化／復号化処理プロセッサ。
  2. 　前記コプロセッサが、内蔵もしくは外部に接続された記憶装置にアクセスするためのメモリコントローラを備え、
    　このメモリコントローラが、
    　外部から与えられたパラメータによって自立的にデータの読み書きを行う前記記憶装置上のアドレスを出力する動作を行うアドレスジェネレータ回路と、
    　前記記憶装置上の前記出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを一時的に格納するＦＩＦＯ（First In First Out）回路と、
    　前記記憶装置上の前記出力されたアドレスに書き込むデータもしくは該アドレスから読み込んだデータを予め定められたビット数に揃えて出力するデータパッキング回路と
    を備えることを特徴とする、請求項１に記載の符号化／復号化処理プロセッサ。
  3. 　前記メモリコントローラが、前記アドレスジェネレータ回路と、前記ＦＩＦＯ回路と、前記データパッキング回路とをデータ読み出し用とデータ書き込み用にそれぞれ備えることを特徴とする、請求項２に記載の符号化／復号化処理プロセッサ。
  4. 　前記データ書き込み用アドレスジェネレータ回路が、
    　初期ポインタ、ステップ数、およびメモリ長の各々を記憶する制御レジスタと、
    　前記初期ポインタの値を初期値として、アドレスを発行するたびに前記ステップ数の値を加算したものをメモリ長の値で剰余演算した結果を次のアドレスポインタとして出力するアドレス演算器と
    を備えることを特徴とする、請求項３に記載の符号化／復号化処理プロセッサ。
  5. 　前記データ読み出し用アドレスジェネレータ回路が、
    　複数のオフセットアドレス計算モジュールと、
    　そのオフセットアドレス計算モジュールからの発行アドレスを加算することで実際のオフセットアドレスとする加算器とを備えると共に、
    　前記オフセットアドレス計算モジュールが、第１および第２の前記アドレス演算器を備え、第１の前記アドレス演算器のアドレスポインタを外部から与えられたカウント数の値で一定回数ごとに第２の前記アドレス演算器で計算しているアドレスポインタの値に更新することを特徴とする、請求項３に記載の符号化／復号化処理プロセッサ。
  6. 　前記データ読み出し用アドレスジェネレータ回路が、
    　発行したオフセットアドレスを外部から与えられたアドレス単位設定に従ってメモリアドレス単位にシフトするシフト回路と、
    　メモリから読み出したデータ中から所望のビット位置を取得するビットシフトデータ用ＦＩＦＯ回路と
    を備えることを特徴とする、請求項５に記載の符号化／復号化処理プロセッサ。
  7. 　前記メモリコントローラが、
    　前記演算回路側から、前記記憶装置の指定されたレジスタアクセス番号に記憶されたデータを読み出すと共に当該レジスタアクセス番号の記憶内容を更新する通常アクセス機能と、
    　前記演算回路側から、前記記憶装置の指定されたレジスタアクセス番号に記憶されたデータを更新せずに読み出すピープ機能と
    を備えることを特徴とする、請求項２に記載の符号化／復号化処理プロセッサ。
  8. 　前記演算回路が、外部から与えられた前記動作モードおよび生成多項式に応じて、
    　スクランブリング処理、畳み込み符号化処理、ＣＲＣ符号化処理およびビット連接／並び替え処理のうちいずれか１つ以上の処理を行う機能を備えることを特徴とする、請求項１に記載の符号化／復号化処理プロセッサ。
  9. 　外部に送信する送信データの符号化処理および外部から受信した受信データの復号化処理を行う符号化／復号化処理（コーデック）モジュールを備えると共に、
    　前記符号化／復号化処理（コーデック）モジュールが、
    　前記受信データの誤り訂正復号化を行う専用ハードウェアである誤り訂正復号化処理回路と、
    　前記受信データの誤り訂正復号化以外の処理を行う請求項１ないし請求項８のうちいずれか１項に記載の符号化／復号化処理プロセッサと
    を備えたことを特徴とする無線通信装置。
  10. 　前記符号化／復号化処理（コーデック）モジュールが、
    　前記送信データおよび前記受信データのインタリーブ／デインタリーブ処理を行う専用ハードウェアであるインタリーブ処理回路を備えると共に、
    　前記符号化／復号化処理プロセッサが、前記受信データの誤り訂正復号化、および前記送信データおよび前記受信データのインタリーブ／デインタリーブ処理以外の処理を行うことを特徴とする、請求項９に記載の無線通信装置。
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