JP3593648B2 - チャネルコード・デコード装置及び基地局 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動通信システムに於ける有線回線と無線回線との間に於ける複数のチャネルのベースバンド処理を行うチャネルコード・デコード装置及びこのチャネルコード・デコード装置を用いた基地局に関する。
【０００２】
【従来の技術】
移動通信システムは、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ ）方式やＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ）方式等の各種の方式が知られている。何れの方式も、複数の基地局と交換局又は制御局とを有線回線で接続し、携帯電話機や携帯データ端末装置等の移動局は、無線回線により基地局を介して通信を行うものである。
【０００３】
このような移動通信システムに於ける基地局は、例えば、図２６に示すように、無線送受信信号の変復調や増幅を行う無線送受信部２０１と、複数のチャネルのベースバンド処理を行うチャネルコード・デコード装置２０２と、有線回線に接続する有線対応処理部２０３とを含む構成を有するものである。
【０００４】
又チャネルコード・デコード装置２０２は、無線送受信部２０１に対するインタフェース部２０４と、有線対応処理部２０３に対するインタフェース部２０６と、チャネル対応のデータ（音声データ，画像データ等）の符号化及び復号化を行う符号化復号化処理部２０５とを含むものである。
【０００５】
この符号化復号化処理部２０５は、例えば、ＣＤＭＡ方式の基地局の場合、有線回線からのデータに対して、例えば、ターボ符号化，インタリーブ処理，情報長整合処理等を行う下り伝送路系の構成と、無線回線を介して受信したデータの情報長整合処理，デインタリーブ処理，ターボ復号化等を行う上り伝送路系の構成とを有するものである。そして、図示を省略した携帯電話機や携帯データ端末装置等の移動局と、基地局の無線送受信部２０１との間で割当てられたチャネルで通信を行うものである。
【０００６】
【発明が解決しようとする課題】
移動通信システムに於ける基地局のチャネルコード・デコード装置は、多数のチャネルのデータを高速処理する必要があるから、ハードウェアにより構成する場合が一般的である。しかし、処理チャネル数の増加やデータのフォーマットの変更等の場合、ハードウェアの追加や変更の必要がある。従って、システムの拡張，方式変更等に柔軟に対処できない問題がある。
【０００７】
又ディジタル・シグナル・プロセッサ（ＤＳＰ）等のプロセッサの演算機能を用いてベースバンド処理する構成が考えられる。この場合、図２６に於ける符号化復号化処理部２０５の処理機能を、プロセッサのソフトウェアによる演算機能によって実現することになり、そのソフトウェアの変更等によって処理チャネル数の増加やデータのフォーマット変更等に対処することが可能となる。しかし、処理時間が長くなる問題と、大きなワークエリアを必要とすることによりメモリ容量の増大の問題とがある。
本発明は、システム変更等に対しても容易に対処できる構成を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のチャネルコード・デコード装置は、（１）終端処理したデータを格納する第１のメモリ２２を有する下り伝送路インタフェース部１１と、符号化処理部に対して前記第１のメモリ２２から転送されたデータを入力する為に一旦格納する第２のメモリ２３と、前記符号化処理部による処理データを格納する第３のメモリ２６と、中央演算部１７から設定された符号化制御情報に従って符号化処理を行う符号処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除等を行う情報長整合処理部と、中央演算部１７から設定されたインタリーブパターン情報に従ってインタリーブ処理を行うインタリーブ処理部とを有する下り符号化部１２と、前記第３のメモリ２６から転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリ２７を有する下り伝送路インタフェース部１３と、上り伝送路からのデータを処理して格納する第５のメモリ３２を有する上り伝送路インタフェース部１４と、復号化処理部に対して前記第５のメモリ３２から転送されたデータを入力する為に一旦格納する第６のメモリ３３と、前記復号化処理部による処理データを格納する第７のメモリ３６とを有する上り復号化部１５と、前記第７のメモリ３６から転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリ３７を有する上り伝送路インタフェース部１６と、前記各メモリ間の転送制御及び前記各部の動作制御を行う前記中央演算部１７とを備えている。
【０００９】
又（２）中央演算部１７は、ＤＳＰ等のプロセッサとプログラム用メモリとを含み、プログラム用メモリに格納されたプログラムに従って各部の詳細動作モード情報を設定する構成を備えている。又呼制御及びリソース管理を行う中央管理部のプログラム群格納メモリから、中央演算部１７のプログラム用メモリにプログラムを転送するインタフェース部を備えることができる。又伝送されるデータの品質を監視，管理して、前記中央演算部に通知する品質管理部１８を備えることができる。
【００１０】
又（３）第１，第２のメモリ２２，２３間及び第７，第８のメモリ３６，３７間をバスにより相互に接続し、第３，第４のメモリ２６，２７間及び第５，第６のメモリ３２，３３間をバスにより相互に接続し、中央演算部１７によるメモリのアドレス制御及びバスのタイミング制御により折返回路を形成する構成を備えることができる。又中央演算部１７による設定情報の更新時に、新たな設定情報に従った処理の開始タイミングを通知する機能を中央演算部１７に設けることができる。
【００１１】
又（４）下り符号化部１２は、第２のメモリ２３と、第３のメモリ２６と、中央演算部１７から設定された符号化制御情報に従って符号化処理を行う符号処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除等を行う情報長整合処理部と、中央演算部１７から設定されたインタリーブパターン情報に従ってインタリーブ処理を行うインタリーブ処理部とを備えることができる。又上り復号化部１５は、第６のメモリ３３と、第７のメモリ３６と、中央演算部１７から設定されたインタリーブパターン情報に従ってデインタリーブ処理を行うデインタリーブ処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除を行う情報長制御処理部と、中央演算部１７から設定された復号化制御情報に従って復号化処理を行う復号処理部とを備えることができる。
【００１２】
又（５）第１のメモリ２２を含む下り伝送路インタフェース部１１と、第２，第３のメモリ２３，２６を含む下り符号化部１２と、第４のメモリ２７を含む下り伝送路インタフェース部１３と、第５のメモリ３２を含む上り伝送路インタフェース部１４と、第６，第７のメモリ３３，３６を含む上り復号化部１５と、第８のメモリ３７を含む上り伝送路インタフェース部１６とをそれぞれ複数個設けて、各メモリ間をバスにより接続した多重化構成を備えることができる。又この多重化構成の同一機能部分を処理情報量に対応して並列動作させるように中央演算部１７により制御する構成を備えることができる。又多重化構成の各部のメモリを共有化メモリとし、中央演算部１７により処理量に対応した領域割当制御を行う構成とすることができる。
【００１３】
又（６）本発明の基地局は、前述のチャネルコード・デコード装置と、第４のメモリ２７を有する下り伝送路インタフェース部１３と、第５のメモリ３２を有する上り伝送路インタフェース部１４とに接続されて移動局との間で無線で送受信する無線送受信部と、第１のメモリ２２を有する下り伝送路インタフェース部１１と、第８のメモリ３７を有する上り伝送路インタフェース部１４とに有線回線を接続する有線対応部とを備え、チャネルコード・デコード装置は、下り伝送路インタフェース部と、符号化処理部と、上り伝送路インタフェース部と、復号化処理部とをそれぞれ複数設けて、メモリ間をバスにより接続して多重化した構成を備えている。
【００１４】
又（７）又チャネルコード・デコード装置の各部を複数設けて各部のメモリ間をバスにより接続した多重化構成とすることができる。又上位装置から中央演算部１７のプログラム用メモリにダウンロードする為の中央管理部を設けることができる。又無線送受信部に複数のチャネルコード・デコード装置を接続して、負荷分散を行う構成とすることができる。
【００１５】
【発明の実施の形態】
図１は本発明の実施の形態のチャネルコード・デコード装置の要部説明図であり、１１は下り伝送路インタフェース部、１２は下り符号化部、１３は下り伝送路インタフェース部、１４は上り伝送路インタフェース部、１５は上り復号化部、１６は上り伝送路インタフェース部、１７は中央演算部、１８は品質管理部を示す。
【００１６】
又２１は伝送路終端部、２２，２３，２６，２７は第１〜第４のメモリ（ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４）、２４は符号器、２５は情報長整合インタリーブ部、２８はインタリーブフレーム多重部、２９はメモリ（ＲＡＭ９）、３０は品質監視制御部、３１はフレーム分離デインタリーブ部、３２，３３，３６，３７は第５〜第８のメモリ（ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８）、３４はデインタリーブ情報長整合部、３５は復号器、３８は伝送路終端部を示す。
【００１７】
下り伝送路インタフェース部１３と上り伝送路インタフェース部１４とは、図示を省略した無線送受信部に接続され、又下り伝送路インタフェース部１１と上り伝送路インタフェース部１６とは、有線対応処理部等を介して、交換局や制御局に有線回線により接続される。又中央演算部１７は、ディジタル・シグナル・プロセッサ（ＤＳＰ）とプログラム用メモリとを含み、各部に対して詳細動作モード設定等を行うものである。
【００１８】
又下り伝送路系及び上り伝送路系の隣接する各部は、メモリを介して相互に接続する構成とし、中央演算部１７の制御による予め定めたタイミング又は各部からの処理終了通知に従ったタイミングで、次段へメモリを介して転送するもので、各部は独立的に処理を行うことができる。又下り符号化部１２の符号器２４と情報長整合インタリーブ部２５とにより符号化処理部を形成し、上り復号化部１５のデインタリーブ情報長整合部３４と復号器３５とにより復号化処理部を形成してる。
【００１９】
又下り伝送路インタフェース部１１の伝送路終端部２１により下り伝送路を介して入力されたデータの終端処理を行い、メモリ２２に格納する。例えば、下り伝送路及び上り伝送路がＡＴＭ回線の場合、伝送路終端部２１は入力されたＡＴＭセルを終端してフレームを組立てる構成とすることができ、又伝送路終端部３８は、フレームをＡＴＭセルに組立てて上り伝送路に送出する構成とすることができる。
【００２０】
又メモリ２２にデータブロック単位又はフレーム単位の処理結果のデータの格納により、下り符号化部１２のメモリ２３に転送する。符号器２３は、メモリ２３からのデータブロック単位又はフレーム単位のデータを例えばターボ符号等に符号化し、情報長整合インタリーブ部２５により、符号化データが所定長となるようにビットの抜取りや、挿入等により情報長の整合を行い、処理終了のデータをメモリ２６に格納する。
【００２１】
この下り符号化部１２に於ける処理結果がメモリ２６に格納されると、このメモリ２６から下り伝送路インタフェース部１３のメモリ２７に転送し、インタリーブフレーム多重部２８はインタリーブ処理及び多重化処理を行って、例えば、図示を省略した無線送受信部へ転送する。
【００２２】
又上り伝送路を介して入力されたデータは、上り伝送路インタフェース部１４と品質管理部１８とに入力される。上り伝送路インタフェース部１４は、フレーム分離デインタリーブ部３１により、下り伝送路インタフェース部１３の処理と逆の処理を行ってメモリ３２に格納する。このメモリからデータブロック単位又はフレーム単位で上り復号化部１５のメモリ３３へ転送する。
【００２３】
上り復号化部１５のデインタリーブ情報長整合部３４は、情報長整合インタリーブ部２５の処理と逆の処理を行って、整合処理されたデータを元に戻し、復号器３５により復号し、メモリ３６に格納する。データブロック単位やフレーム単位の復号処理が終了すると、メモリ３６から上り伝送路インタフェース部１６のメモリ３７に転送し、伝送路終端部３８により上り伝送路に適合した形式としてデータを上り伝送路に送出する。
【００２４】
なお、第１〜第８の各メモリ２２，２３，２６，２７，３２，３３，３６，３７を２面構成とし、一方の面に処理結果のデータを書込んでいる時に、他方の面からデータを読出して次段へ転送することにより、データブロック単位又はフレーム単位の処理であっても、各部の動作を連続して行わせることができる。
【００２５】
そして、下り伝送路インタフェース部１１と下り符号化部１２との間及びこの下り符号化部１２と下り伝送路インタフェース部１３との間は、メモリ間のデータ転送によって処理データの転送が行われ、同様に、上り伝送路インタフェース部１４と上り復号化部１５との間及びこの上り復号化部１５と上り伝送路インタフェース部１６との間は、メモリ間のデータ転送によって処理データの転送が行われる。
【００２６】
それにより、各部は独立的に処理動作を行い、処理結果をメモリ間転送によって次段へ転送する。そして、下り伝送路系及び上り伝送路系を、ハードウェア構成で実現して高速動作を可能とし、処理チャネル数の変更や伝送フォーマットの変更等のシステム変更に対して、中央演算部１７から各部に詳細動作モード設定を行うことにより対処することができる。即ち、処理速度を低下させることなく、柔軟に対応が可能となる構成を実現することができる。
【００２７】
図２は本発明の実施の形態の基地局の要部説明図であり、１は無線送受信部、２はチャネルコード・デコード装置、３は有線対応処理部、４，５，７，８はメモリ、６は符号化復号化処理部、９は中央演算部、１０はアンテナ、２ａ，２ｃは伝送路インタフェース部、２ｂは符号化復号化部を示す。
【００２８】
無線送受信部１は、無線周波数帯域に対応して既に知られている各種の構成を適用可能であり、アンテナ１０から移動局に対して送信する為の変調器や電力増幅器等を含み、又アンテナ１０を介して移動局から受信した信号を増幅する低雑音増幅器や復調器等を含む構成を備えている。
【００２９】
又チャネルコード・デコード装置２の中央演算部９は、図１に於ける中央演算部１７に相当し、又メモリ４は図１に於ける第１，第８のメモリ２２，３７（ＲＡＭ１，ＲＡＭ８）に相当し、メモリ５は図１に於ける第２，第７のメモリ２３，３６（ＲＡＭ２，ＲＡＭ７）に相当し、メモリ７は図１に於ける第３，第６のメモリ２６，３３（ＲＡＭ３，ＲＡＭ６）に相当し、メモリ８は図１に於ける第４，第５のメモリ２７，３２（ＲＡＭ４，ＲＡＭ５）に相当する。又符号化復号化処理部６は、図１に於ける符号器２４，情報長整合インタリーブ部２５，デインタリーブ情報長整合部３４，復号器３５等に相当するものである。
【００３０】
そして、中央演算部９から伝送路インタフェース部２ａ，２ｃと符号化復号化部２ｂとに詳細動作モードを設定して、チャネル対応の処理を行うものであり、符号化及び復号化等の処理はハードウェアによって行うことにより高速化が容易である。又中央演算部９からの詳細動作モードの設定により処理チャネル数の変更等に対しても容易に対処することができる。
【００３１】
図３は本発明の実施の形態の説明図であり、有線網と無線網との間に接続したチャネルコード・デコード装置の場合を示し、５０はチャネルコード・デコード装置、５１は下り有線インタフェース部、５２は下り符号化部、５３は下り無線フレーム多重部、５４は上り無線フレーム分離部、５５は上り復号化部、５６は上り有線インタフェース部、５７は中央演算部、５８は品質情報演算部、５９は品質情報制御部である。
【００３２】
又６０はワークメモリ、６１はチェックコード付加多重部、６２，６３，６６，６８は第１〜第４のメモリ（ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４）、６４はターボ畳み込み符号器、６５は情報長整合インタリーブ部、６７は設定テーブル、６９はフレーム多重部、７０は論理チャネル多重インタリーブ部、７１，７４，７７，７９は第５〜第８のメモリ（ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８）、７２は論理チャネル分離デインタリーブ部 、７３は同期検出フレーム分離部、７５は情報長整合デインタリーブ部、７６はターボビタビ復号器、７８は設定テーブル、８０は分離情報チェック部、８１はプログラム用メモリ、８２は品質情報用メモリ、８３はアラーム監視部、８４はインタフェース部、８５はディジタル・シグナル・プロセッサ（ＤＳＰ）、８６はプロセッサ（ＣＰＵ）からなる中央管理部を示す。又設定テーブル６７，７８は、レジスタやランダムアクセスメモリにより構成され、詳細動作モード等を設定するものである。
【００３３】
又無線網は、前述の無線送受信部を含む無線回線側を示し、又有線網は、交換局等の有線回線側を示す。又下りは移動局側への伝送方向を示し、上りは移動局側から有線網側への伝送方向を示す。又中央管理部８６は、チャネルコード・デコード装置５０との間で、インタフェース部８４を介して制御情報の送受信を行い、中央演算部５７からの詳細動作モード設定等を指示し、又品質情報制御部５９を介して無線回線側の状態情報を読込み、中央管理部８６の管理機能によって詳細動作モードの更新設定等を行うことができる。
【００３４】
又下り有線インタフェース部５１は、図１の下り伝送路インタフェース部１１に相当する。なお、データの流れに対してメモリ６２とチェックコード付加多重部６１との図示の位置関係が反対であるが、下り有線網を介して入力されるデータに対して終端処理し、チェックコード付加多重部６１に於いてＣＲＣ演算等によりエラーチェックコードを付加し、メモリ６２に格納する。この場合も、データブロック単位或いはフレーム単位のデータがメモリ６２に格納されることにより、下り符号化部５２のメモリ６３に転送される。
【００３５】
又図１の下り伝送路インタフェース部１３に相当する上り無線フレーム分離部５４及び図１の上り伝送路インタフェース部１４に相当する上り有線インタフェース部５６についても、データの流れに対してメモリ７１，７９の図示の位置関係が反対であるが、例えば、上り無線フレーム分離部５４は、論理チャネル分離デインタリーブ部７２と同期検出フレーム分離部７３とによる処理結果のデータをメモリ７１に格納し、このメモリ７１から上り復号化部５５のメモリ７４にデータを転送するものである。又上り復号化部５５のメモリ７７から、図１の上り伝送路インタフェース部１６に相当する上り有線インタフェース部５６のメモリ７９にデータを転送し、分離情報チェック部８０に於いてエラーチェックを行って上り有線網に送出する。
【００３６】
又下り符号化部５２は、ターボ畳み込み符号器６４と情報長整合インタリーブ部６５とを含み、メモリ６３から読出したデータブロック単位又はフレーム単位のデータに対してターボ符号化或いは畳み込み符号化と情報長整合処理等を行ってメモリ６６に格納し、このメモリ６６から下り無線フレーム多重部５３のメモリ６８に転送する。又上り復号化部５５は、情報長整合デインタリーブ部７５とターボ・ビタビ復号器７６とを含み、ターボ符号の復号化或いは畳み込み符号のみ場合のビタビ復号化の処理を行う。即ち、重要なデータはターボ符号化とターボ復号化とを組合せて誤り率を低減し、一般的なデータは畳み込み符号化とビタビ復号化とを組合せて送受信することができる。このような符号化，復号化方式は、ＣＤＭＡ方式に適用することができる。
【００３７】
又中央演算部５７は、ＤＳＰ８５とプログラム用メモリ８１とを含み、ワークメモリ６０は、ＤＳＰ８５のワーク領域として使用するものである。又中央演算部５７から各部の詳細動作モードの設定等を、太線の経路▲２▼により行うものである。例えば、下り符号化部５２と上り復号化部５５との設定テーブル６７，７８に、論理チャネル種別や論理チャネル情報長等の論理チャネルに関する情報と、符号化・復号化種別，物理チャネル情報長，動作開始タイミング情報等の処理動作を決定する情報等設定することになる。なお、ＤＳＰ８５を通常のプロセッサとすることができる。
【００３８】
中央演算部５７から、下り符号化部５２の設定テーブル６７に拘束長情報を設定することにより、ターボ畳み込み符号器６４に於いてその拘束長に従った畳み込み符号化或いはターボ符号化を行うことができる。又その拘束長情報を上り復号化部５５の設定テーブル７８に設定することにより、ターボ・ビタビ復号器７６に於いてビタビ復号化或いはターボ復号化処理を行うことができる。又インタリーブパターン情報を設定テーブル６７，７８に設定することにより、情報長整合インタリーブ部６５に於けるインタリーブ及び情報長整合デインタリーブ部７５に於けるデインタリーブを行うことができる。
【００３９】
又品質情報演算部５８は、上り無線フレーム分離部５４により処理されたデータを基に無線回線の品質を誤り率等の算出により識別し、品質情報制御部５９に転送し、品質情報用メモリ８２に格納する。又アラーム監視部８３により例えば誤り率が所定値を超えたときにアラームを送出することができる。又中央演算部５７は、点線の経路▲１▼により各部の状態情報を収集し、各部の動作の変更が必要と判断すると、前述の太線の経路▲２▼により設定更新を行うことができる。又中央演算部５７から動作開始時刻等を設定することができるから、設定情報の更新後に、その動作開始時刻から各部の動作を開始することができる。従って、通信状態等に対応して最適な処理に移行することが可能となる。
【００４０】
又中央管理部８６は、呼制御やリソース管理等を行うことができるもので、インタフェース部８４を介して中央演算部５７との間或いは品質情報制御部５９との間で情報の送受信を行うことができる。その結果に応じて中央演算部５７から各部への設定情報の更新を指示することができる。
【００４１】
図４は本発明の実施の形態のプログラムのダウンロードの説明図であり、図３と同一符号は同一部分を示し、８７はプログラム群格納メモリを示す。このプログラム群格納メモリ８７に格納されているプログラムは、中央演算部５７の動作，制御，シーケンス等を決定するプログラムであり、それぞれ異なる内容を含む複数のプログラムを格納している。
【００４２】
そして、中央管理部８６の制御により、プログラム群格納メモリ８７から選択されたプログラムを読出して、中央演算部５７のプログラム用メモリ８１にダウンロードする。このダウンロード処理後、中央演算部５７のＤＳＰ８５は、プログラム用メモリ８１の内容に従って各部への設定やシーケンス制御を行うことになる。即ち、中央演算部５７のプログラムを変更することにより、チャネル処理の機能やシーケンス制御を変更すること可能となり、プログラム用メモリ８１の容量を小さくしても、所望の機能に対して容易に対処できることになる。
【００４３】
図５は本発明の実施の形態の上位装置からのダウンロードの説明図であり、図３と同一符号は同一部分を示し、９０は移動通信システムに於ける上位装置である。この上位装置９０の管理下に複数の基地局が存在するものであり、従って、図示を省略した他の複数のチャネルコード・デコード装置５０が接続される構成となる。即ち、システム変更等により、上位装置９０から動作変更に従ったプログラムを、中央管理部８６及びインタフェース部８４を介して中央演算部５７のプログラム用メモリ８１にダウンロードする。
【００４４】
中央演算部５７は、ダウンロードされたプログラムを基に各部への設定情報の変更が必要な場合は、図３について説明したように設定変更を行い、上位装置９０又は中央演算部５７からの指示によって、更新された設定情報に従った処理を開始することになる。従って、システム内のチャネルコード・デコード装置に対して同一の処理動作を行わせるように、プログラムのダウンロードを行うことができる。
【００４５】
図６は本発明の実施の形態の試験パターンの送受信の説明図であり、図３と同一符号は同一部分を示し、９１は試験パターン発生部、９２は試験パターンチェック部、９３ａ，９３ｂ，９４ａ，９４ｂは等価的に形成する折返回路を示す。試験パターン発生部９１は、中央演算部５７のＤＳＰ８５からの指示に従って試験パターンを発生し、太線矢印の経路に沿って送出する。なお、この場合も、メモリ６２を介して次段の下り符号化部５２のメモリ６３に試験パターンを転送する。そして、図示を省略した受信側では、この試験パターンの受信チェックにより下り無線網の正常性を確認することができる。
【００４６】
又試験パターンチェック部９２は、図示を省略した送信側からの試験パターンを受信してチェックするもので、この場合も、上り復号化部５５のメモリ７７から上り有線インタフェース部５６のメモリ７９に転送し、そのメモリ７９に格納された試験パターンを試験パターンチェック部９２に於いてチェックし、上り無線網の正常性を確認することができる。
【００４７】
又メモリ間のデータ転送に於いて、中央演算部５７のシーケンス制御等に従ったメモリのリード・ライト制御とアドレス制御とにより、例えば、メモリ６２から読出したデータを、折返回路９３ａを介してメモリ７９に書込むことができる。即ち、第１，第２のメモリ６２，６３間及び第７，第８のメモリ７７，７９間を相互にバス接続し、このバスの使用タイミングと、メモリに対するリードアドレス及びライトアドレスとの制御によって、任意のデータを任意のメモリに転送する折返回路９３ａ，９３ｂ，９４ａ，９４ｂを形成することができる。
【００４８】
例えば、第１のメモリ６２から読出した試験パターンのタイミングでは、下り符号化部５２の第２のメモリ６３にイネーブル信号を加えないで、上り有線インタフェース部５６の第８のメモリ７９にイネーブル信号及びライトアドレスを加えることにより、第１のメモリ６２から第８のメモリ７９に試験パターンを書込むことができる。即ち、折返回路９３ａを介して試験パターンデータを折返することができる。
【００４９】
即ち、各部の間をメモリを介してデータの転送を行わせる構成であるから、メモリ制御によって、或るメモリから読出したデータを他のメモリに書込むことが容易である。それにより、試験パターン発生部９１からの試験パターンを所望の位置で折返して、試験パターンチェック部９２に於いてチェックすることができるから、各部の正常性の確認や障害発生時の切分けが可能となる。
【００５０】
図７は本発明の実施の形態のフレーム多重の説明図であり、ＤＳＰ８５と、下り符号化部５２の第３のメモリ（ＲＡＭ３）６６と、下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８とについて示し、メモリ６６，６８間はバス接続された構成とし、ＤＳＰ８５によるアドレス制御によってメモリ６６の或るアドレスからメモリ６８の或るアドレスに転送することにより、メモリ６８上の物理チャネル対応の領域に多重化されたデータを格納することができる。
【００５１】
例えば、図８に示すように、下り符号化部５２に於いて処理したフレーム１〜４を、下り無線フレーム多重部５３に於いて多重化する時に、下り符号化部５２の第３のメモリからフレーム１〜４を順番に読出して第４のメモリの一つの物理チャネルの領域に書込んで多重化すると、フレーム多重データ１として示すものとなる。又フレーム１〜４の読出順序を変更すると、フレーム多重データ２として示すものとなる。
【００５２】
又フレーム１，２のみを一つの物理チャネルの領域に書込んで多重化し、或いはフレーム３，４のみを一つの物理チャネルの領域に書込んで多重化したフレーム多重データ３のように、任意のフレームを抜き出して多重化することも可能である。即ち、ＤＳＰ８５の処理プログラムに従ったパターンの多重化を行うことができる。
【００５３】
又ＤＳＰ８５の制御によって下り符号化部５２の第３のメモリ６６及び下り無線フレーム多重部５３の第４のメモリ６８のアドレス制御によって、フレームのスイッチングやコピー等も容易に行うことができる。例えば、図９に示すように、送信チャネル（ＣＨ１〜ＣＨ４）に対して、上段に示すように、それぞれフレーム１〜４を振分けたり、又は中段に示すように、逆順に振分けたりすることができる。又下段に示すように、フレーム１をコピーして送信チャネル（ＣＨ１〜ＣＨ４）に同一のフレーム１を振分けることができる。このようなメモリ制御は、ＤＳＰ８５のプログラム処理によるアドレス制御及びタイミング制御によって容易に実現することができる。
【００５４】
図１０は本発明の実施の形態のフレーム分離処理の説明図であり、ＤＳＰ８５と、上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）７１と、上り復号化部５５の第６のメモリ（ＲＡＭ６）７４とについて示し、メモリ７１，７４間は、図８に示すメモリ６６，６８間と同様に、バス接続した構成とし、ＤＳＰ８５によるアドレス制御によって、メモリ７１からメモリ７４にフレーム分離するように転送制御を行うものである。
【００５５】
例えば、図８に示すフレーム多重データ１について、図１１に示すような各種の分離が可能である。即ち、フレーム１〜４の配列順序に従って上りフレーム１〜４に分離するフレーム分離１と、フレーム１〜４の逆順に上りフレーム１〜４を分離するフレーム分離２と、フレーム１をコピーして上りフレーム１〜４とするフレーム分離３と、上りフレーム１はフレーム１、上りフレーム２はフレーム２，３、上りフレーム３はフレーム３，４、上りフレーム４はフレーム４に分離するフレーム分離４等の分離パターンも容易に実現することができる。
【００５６】
図１２は本発明の実施の形態の処理種別変更構成の説明図であり、ＤＳＰ８５と、下り符号化部５２の第３のメモリ（ＲＡＭ３）６６と、下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８と、タイミング制御部９５とについて示す。このタイミング制御部９５は、処理種別変更時のタイミング制御を行う機能を有するもので、この機能はＤＳＰ８５が有する機能であるが、下り符号化部５２と下り無線フレーム多重部５３とに対するタイミング制御の説明上、分離した構成として示している。又メモリ６６，６８間はバス接続されている。
【００５７】
又下り符号化部５２のメモリ６６に格納されたフレームを、ＤＳＰ８５の制御に従って下り無線フレーム多重部５３のメモリ６８の物理チャネル対応の領域に転送することにより、所望の多重化を行うもので、図７，図８及び図９について説明したような各種の多重化処理を行うことができる。このような処理種別を変更する場合、前述のように、中央演算部５７（図３参照）のプログラム用メモリ８１の設定情報を変更し、タイミング制御部９５の機能により、システムタイミングと変更タイミングとを比較して、処理種別変更のタイミング制御を行うものである。
【００５８】
図１３は本発明の実施の形態の処理種別変更動作説明図であり、タイミング制御部９５に入力するシステムタイミングと、変更タイミングと、設定情報としての多重設定と、下り無線フレーム多重部５３に於けるフレーム多重出力とを示し、例えば、システムタイミングをカウントするカウンタの内容が、８，９，１０，・・・のように変化する場合、システムタイミング９の時に、矢印で示すように、ＤＳＰ設定変更として、多重設定のフレーム１〜４の順による多重処理が、フレーム２，４，１，３の順による多重処理に変更する設定が行われると、タイミング制御部９５は、変更タイミングを現在のシステムタイミング９の次の１０に設定する。
【００５９】
なお、多重処理等による処理時間を考慮して、更にその次の１１に変更タイミングを設定することも可能である。そして、この設定した変更タイミングとシステムタイミングのカウント内容とを比較し、一致した時に、構成要因動作変更の矢印のタイミングを処理種別変更タイミングとして、多重処理の変更を行う。
【００６０】従って、システムタイミングのカウント内容が１０となると、構成要因動作変更の指示により、フレーム多重出力は、フレーム１〜４の順の多重処理から、フレーム２，４，１，３の順の多重処理に変更される。この場合、多重処理の連続性を維持した状態で処理種別の変更が可能となる。
【００６１】
図１４は本発明の実施の形態の処理種別変更構成の説明図であり、ＤＳＰ８５と、上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）７１と、上り復号化部５５の第６のメモリ（ＲＡＭ６）７４と、タイミング制御部９６とについて示す。このタイミング制御部９６は、図１２に於けるタイミング制御部９５に対応し、ＤＳＰ８５の機能の一部を分離して示すものである。又メモリ７１，７４間はバス接続されている。
【００６２】
上り無線フレーム分離部５４のメモリ７１の物理チャネル対応の領域から、ＤＳＰ８５の制御に従って上り復号化部５５のメモリ７４に転送して分離処理する動作は、例えば、図１０に示す場合と同様である。そして、この分離処理についての処理種別の変更が行われると、タイミング制御部９６は、システムタイミングを基に変更タイミングを設定してタイミング制御を行うことになる。
【００６３】
図１５は本発明の実施の形態の分離処理変更動作説明図であり、システムタイミングと、変更タイミングと、分離設定と、フレーム分離出力とを示し、タイミング制御部９６は、前述のタイミング制御部９５と同様の機能によってシステムタイミングをカウントし、又設定変更に従って変更タイミングを設定するものである。例えば、システムタイミングのカウント内容が９の時に矢印のＤＳＰ設定変更が発生すると、カウント内容９の次の１０を変更タイミングとして設定し、システムタイミングのカウント内容と比較する。
【００６４】
従って、システムタイミングのカウント内容が１０となると、設定した変更タイミングの１０と一致するから、矢印の構成要因動作変更として示すように、分離設定を変更し、フレーム１，３からフレーム２，４の分離処理に変更する。
【００６５】
この分離処理に於いても、タイミング制御部９６によるシステムタイミングを基にした変更タイミングを設定して、処理種別変更を制御し、分離処理の連続性を維持した状態で変更することができる。
【００６６】
図１６は本発明の実施の形態の下り符号化部の説明図であり、図３と同一符号は同一部分を示し、１０１は符号処理部、１０２は情報長制御処理部、１０３はインタリーブ処理部、１０４はターボ符号器インタリーブ用テーブルＲＡＭ、１０５は情報長整合用テーブルＲＡＭ、１０６はインタリーブ用テーブルＲＡＭ、１０７はターボ畳み込み符号器、１０８は制御情報インタフェース、１０９はテーブルＲＡＭインタフェース、１１０は情報挿入／削除イネーブル制御部、１１１は制御情報インタフェース、１１２はテーブルＲＡＭインタフェース、１１３はアドレス生成部、１１４は制御情報インタフェース、１１５はテーブルＲＡＭインタフェースを示す。
【００６７】
各テーブルＲＡＭ１０４，１０５，１０６は、図３に於ける設定テーブル６７に相当する。又符号処理部１０１は、図３のターボ畳み込み符号器６４に相当し、又情報長整合処理部１０２とインタリーブ処理部１０３とが、図３に於ける情報長整合インタリーブ部６５に相当する。
【００６８】
中央演算部５７は、ターボ符号化に於けるインタリーブパターン情報や畳み込み符号化に於ける拘束長情報等をテーブルＲＡＭ１０４に、又情報長整合の為の挿入，削除，イネーブル等の制御情報をテーブルＲＡＭ１０５に、又情報長整合処理後にインタリーブを行う為のインタリーブパターン情報をテーブルＲＡＭ１０６にそれぞれ設定する。又制御情報インタフェース１０８，１１１，１１４を介して処理情報量（データブロック長又はフレーム長又はメモリの蓄積情報量）をそれぞれ設定する。
【００６９】
このような設定情報を基に、符号処理部１０１は、メモリ（ＲＡＭ３）６３から処理情報量に従った情報をリードし、ターボ畳み込み符号器１０７は、テーブルＲＡＭインタフェース１０９を介してテーブルＲＡＭ１０４の設定情報に従った拘束長の畳み込み符号化及びインタリーブパターン情報に従ったインタリーブ処理を行って畳み込み符号化を行うことによりターボ符号化を行う。
【００７０】
又情報長整合処理部１０２の情報挿入／削除イネーブル制御部１１０は、テーブルＲＡＭインタフェース１１２を介してテーブルＲＡＭ１０５の設定情報に従って、挿入，削除若しくはイネーブルによる有効，無効制御等による情報長整合処理を行い、メモリ（ＲＡＭ３）６６に書込む。その場合に、インタリーブ処理部１０３のアドレス生成部１１３は、テーブルＲＡＭ１０６の設定情報のインタリーブパターンに従って第３のメモリ６６に書込み、このメモリ６６に格納された設定処理情報量（データブロック長又はフレーム長）の情報を、次段の下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６６（図３参照）に転送する。
【００７１】
図１７は本発明の実施の形態の上り復号化部の説明図であり、図３と同一符号は同一部分を示し、１２１は情報長制御処理部、１２２は復号処理部、１２３はデインタリーブ処理部、１２４はターボ復号器デインタリーブ用テーブルＲＡＭ、１２５は情報長整合用テーブルＲＡＭ、１２６はデインタリーブ用テーブルＲＡＭ、１２７は情報挿入／削除イネーブル制御部、１２８は制御情報インタフェース、１２９はテーブルＲＡＭインタフェース、１３０はターボ・ビダビ復号器、１３１は制御情報インタフェース、１３２はテーブルＲＡＭインタフェース、１３３はリードアドレス生成部、１３４は制御情報インタフェース、１３５はテーブルＲＡＭインタフェースを示す。
【００７２】
各テーブルＲＡＭ１２４，１２５，１２６は、図３に於ける設定テーブル７８に相当する。又情報長整合処理部１２１とデインタリーブ処理部１２３とは、図３に於ける情報長整合デインタリーブ部７５に相当し、復号処理部１２２は、図３に於けるターボ・ビタビ復号器７６に相当する。
【００７３】
中央演算部５７は、デインタリーブパターン情報をテーブルＲＡＭ１２６に、又情報長整合の為の挿入，削除，イネーブル等の制御情報をテーブルＲＡＭ１２５に、又ターボ符号の復号に関する制御情報をテーブルＲＡＭ１２４にそれぞれ設定する。又制御情報インタフェース１２８，１３１，１３４を介して処理情報量（データブロック長又はフレーム長又はメモリの蓄積情報量）をそれぞれ設定する。
【００７４】
デインタリーブ処理部１２３のリードアドレス生成部１３３は、テーブルＲＡＭインタフェース１３５を介して読出したテーブルＲＡＭ１２６の設定情報と、制御情報インタフェース１３４を介した処理情報量とを基に、メモリ（ＲＡＭ６）７４に対するデインタリーブを施す為のアドレスを生成する。それにより、メモリ７４からデインタリーブされた情報が情報長整合処理部１２１に入力され、テーブルＲＡＭ１２５の設定情報と、制御情報インタフェース１２８を介した処理情報量とを基に、削除，挿入若しくはイネーブルによる有効，無効制御等を行う。
【００７５】
この情報長整合処理が終了した処理データに対して、復号処理部１２２のターボ・ビタビ復号器１３０は、テーブルＲＡＭ１２４に設定された拘束長情報やインタリーブ情報等の設定情報と、制御情報インタフェース１３１を介した処理情報量とを基に、ターボ符号の復号処理を行い、或いは畳み込み符号のビダビ復号処理を行い、復号処理結果を第７のメモリ（ＲＡＭ７）７７に書込み、このメモリ７７から次段の上り有線インタフェース部５６の第８のメモリ（ＲＡＭ８）７９（図３参照）に転送する。
【００７６】
従って、インタリーブ及びデインタリーブについては、テーブルＲＡＭ１０６，１２６にパターン情報を設定し、又これを更新設定可能とすることができるから、任意のインタリーブパターンに対応できることになる。又無線回線に送出する場合の情報長整合処理に於いても、各種の整合方法が知られているが、テーブルＲＡＭ１０５，１２５の設定情報を更新することにより、任意の整合処理が可能となる。又ターボ符号についても既に各種提案されているが、それに対してもテーブルＲＡＭ１０４，１２４に設定する畳み込みの拘束長やインタリーブパターン等の制御情報によって柔軟に対処することができる。又データブロック長やフレーム長等の処理情報量が変更になる場合でも、中央演算部５７からの設定により容易に対処することができる。
【００７７】
図１８は本発明の実施の形態の多重化構成の説明図であり、図３及び図６と同一符号は同一部分を示す。各部を多重構成とし、それぞれバス形式で相互間を接続する。又中央演算部５７とワークメモリ６０とは、多重化された各部に対して共通化し、第１，第２のメモリ６２，６３間と、第３，第４のメモリ６６，６８間と、第５，第６のメモリ７１，７４間と、第７，第８のメモリ７７，７９間との転送制御を、相互を接続するバスのタイミング制御とメモリのアドレス制御とによって、例えば、図８，図９，図１１に示すような多重化や多重分離等を行うことができる。
【００７８】
従って、処理チャネル数の変更に対しても容易に対応できることになり、又処理負荷の増加に対しては、同一の機能ブロック間で分散処理するように制御することができる。又メモリ間を相互に接続するバスによる折返回路９３ａ，９３ｂ，９４ａ，９４ｂは、タイミング制御とメモリアドレス制御とによって形成されるもので、それによって、各部の正常性の確認や障害箇所の切分けの折返試験を行うことができる。その場合、試験パターン発生部と試験パターンチェック部とは１箇所でも、バス接続構成のタイミング制御等によって可能となる。
【００７９】
図１９は本発明の実施の形態の二重化チャネルコード・デコード装置の説明図であり、二重化したチャネルコード・デコード装置５０Ａ，５０Ｂは、それぞれ図１８に示す構成を有し、同一符号は同一部分を示す。そして、中央管理部８６によりそれぞれのインタフェース部８４を介して中央演算部５７に対して各種の設定や制御指示を行うことができる。又更にチャネルコード・デコード装置を増設して３重化，４重化により大容量の基地局を構成することができる。又このような多重化構成により、１：１又はＮ：１等の現用，予備の切替構成を付加して信頼性の向上を図ることも可能である。
【００８０】
図２０は本発明の実施の形態の多重化構成の負荷分散の説明図であり、図３，図６，図１８等と同一符号は同一部分を示し、下り有線インタフェース部５１と下り符号化部５２との処理ブロック１５０−１〜１５０−ｎを含む多重化構成に於いて、処理ブロック１５０−１，１５０−ｎに処理を分散させた場合を示す。例えば、下り無線フレーム多重部５３に於ける処理量に比較して、１個の処理ブロックに於ける処理量が多くなる場合に、ＤＳＰ８５から、下り無線フレーム多重部５３にチャネル割当設定情報Ｂ、処理ブロック１５０−１にチャネル割当設定情報Ａ、処理ブロック１５０−ｎにチャネル割当設定情報Ａ’をそれぞれ設定する。
【００８１】
この場合、チャネル割当設定情報Ａ，Ａ’は同一の設定情報であり、処理ブロック１５０−１，１５０−ｎに入力する処理データについては、その前段のメモリからの読出アドレスを異ならせて、処理データを分散して並列処理することにより、下り符号化部５２等の負荷分散を図り、処理の高速化を図ることができる。なお、更に多数の処理ブロックを１個の下り無線フレーム多重部５３に対して並列処理させることも可能である。
【００８２】
図２１は本発明の実施の形態の多重化構成の負荷分散の説明図であり、図３，図６，図１８等と同一符号は同一部分を示し、１５０は下り有線インタフェース部５１と下り符号化部５２とを含む処理ブロック、５３−１〜５３−ｎは多重化された下り無線フレーム多重部を示す。この実施の形態は、図２０に示す場合と反対に、下り無線フレーム多重部の負荷が重い時を示し、例えば、移動局側で動画像データ等の大容量データを伝送する場合、複数チャネルを用いて伝送することがある。そのような場合に適用することができる。即ち、ＤＳＰ８５から処理ブロック１５０に通常のチャネル割当設定情報Ｃを設定し、下り無線フレーム多重部５３−１にチャネル割当設定情報Ｄを設定し、下り無線フレーム多重部５３−ｎにチャネル割当設定情報Ｄ’を設定する。
【００８３】
この場合のチャネル割当設定情報Ｄ，Ｄ’は同一の設定情報であり、下り符号化部５２のメモリ（ＲＡＭ３）６６（図１８参照）のリードアドレスのみを異ならせて、下り無線フレーム多重部５３−１，５３−ｎに分散して入力し、多重化処理を並列に行わせるものである。この場合も、更に多数の下り無線フレーム多重部を並列動作させることも可能である。
【００８４】
図２２は本発明の実施の形態のメモリ有効利用の説明図であり、図１８又は図１９に示すように、多重化構成とした時に、第３のメモリ（ＲＡＭ３）６６の使用領域を中央演算部５７に於いて管理し、各チャネルの情報処理量に対応して領域の分割割当て等を行うものである。
【００８５】
例えば、中央演算部５７に於いて、チャネルｎの処理すべき情報量が多く、反対にチャネルｎ＋１の処理すべき情報量が少ない場合、そのチャネルｎ＋１の下り符号化部５２のメモリ６６の領域の一部をチャネルｎに割当てる。従って、チャネルｎの下り符号化部５２のメモリ６６と、チャネルｎ＋１の下り符号化部５２のメモリ６６の一部領域とを含めて、チャネルｎについての処理を行うことができる。従って、小さい容量のメモリ６６であっても、チャネル間で融通することが可能となるから、メモリの有効利用を図ることができる。
【００８６】
図２３は本発明の実施の形態のメモリ有効利用の説明図であり、図１８又は図１９に示すように、多重化構成とした時に、第６のメモリ（ＲＡＭ６）７４を中央演算部５７に於いて管理し、各チャネルの情報処理量に対応して領域の割当制御を行う場合を示す。例えば、チャネルｎ対応の上り復号化部５５のメモリ７４の領域と、チャネルｎ＋１対応の上り復号化部５５のメモリ７４の一部領域とを用いて、上り無線フレーム分離部５４との間でチャネルｎの処理データの転送を行い、チャネルｎ＋１対応の上り復号化部５５は、メモリ７４の残りの領域を用いて、上り無線フレーム分離部５４との間で処理データの転送を行うことになる。即ち、各チャネル対応の上り復号化部５５のメモリ７４の空き領域を有効利用することができるから、比較的小容量のメモリ７４で済む利点がある。
【００８７】
図２４は本発明の実施の形態のフレーム多重の説明図であり、図１８，図１９と同一符号は同一部分を示し、多重化された下り符号化部５２の第３のメモリ（ＲＡＭ３）６６を共有化した共有化メモリ１６０を中央演算部５７により管理する場合を示す。又多重化されたチャネル対応の下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８と共有化メモリ１６０との間を多重バスにより接続し、タイミング制御とアドレス制御とによって、例えば、チャネルｎの符号化処理データを、チャネルｎ＋１対応の下り無線フレーム多重部５３のメモリ６８に転送してフレーム多重化を行わせることも可能となる。即ち、各部の処理量等を考慮して、メモリ・リソースの有効利用を図ることができる。
【００８８】
又下り無線フレーム多重部５３の第４のメモリ６８についても共有化メモリとして、中央演算部５７により管理し、データ処理量に応じて共有化メモリの領域割当てを行うことにより、メモリの有効利用を図ることができる。
【００８９】
図２５は本発明の実施の形態のフレーム分離の説明図であり、図１８，図１９と同一符号は同一部分を示し、多重化された上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）を共有化した共有化メモリ１６１を中央演算部５７により管理する場合を示す。又この共有化メモリ１６１と各上り符号化部５５のメモリ７５との間を多重バスにより接続し、タイミング制御とアドレス制御とによって、フレーム分離の振分けを行うことができる。
【００９０】
又上り復号化部５５の第６のメモリ７５についても共有化メモリとして、中央演算部５７により管理し、データ処理量に応じてメモリ領域の割当制御を行うことにより、メモリの有効利用を図ることができる。
【００９１】
本発明は、前述の各実施の形態にのみ限定されるものではなく、それぞれの組合せに相当する構成とすることも可能である。又符号化部や復号化部は、ターボ符号の場合について示すが、移動通信システムに於ける符号化形式に対応した構成にすることができるものである。従って、各種の通信方式に於ける基地局に適用可能である。
【００９２】
【発明の効果】
以上説明したように、本発明は、第１のメモリ（ＲＡＭ１）２２を有する下り伝送路インタフェース部１１と、第２のメモリ（ＲＡＭ２）２３と符号化処理部と第３のメモリ（ＲＡＭ３）２６とを有する下り符号化部１２と、第４のメモリ（ＲＡＭ４）２７を有する下り伝送路インタフェース部１３と、第５のメモリ（ＲＡＭ５）３２を有する上り伝送路インタフェース部１４と、第６のメモリ（ＲＡＭ６）３３と復号化処理部と第７のメモリ（ＲＡＭ７）３６とを有する上り復号化部１５と、第８のメモリ（ＲＡＭ８）３７を有する上り伝送路インタフェース部１６と、各部の詳細動作モードを設定する中央演算部１７とを備えたチャネルコード・デコード装置及びこのチャネルコード・デコード装置を用いた基地局であり、チャネル数の変更やフォーマットの変更等に対しても中央演算部１７から各部の詳細動作モード設定により容易に対処することが可能となる利点がある。
【００９３】
又下り符号化部１２や上り復号化部１５等の各部は、メモリを介して処理結果のデータの受渡しを行う構成としたことにより、設定情報の更新時に於いてもデータの流れを中断することなく、設定情報に従った変更タイミングで処理の切替えが可能となる。又符号化処理や復号化処理をハードウェアにより実行することにより、高速処理が可能となる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態のチャネルコード・デコード装置の要部説明図である。
【図２】本発明の実施の形態の基地局の要部説明図である。
【図３】本発明の実施の形態の説明図である。
【図４】本発明の実施の形態のプログラムのダウンロードの説明図である。
【図５】本発明の実施の形態の上位装置からのダウンロードの説明図である。
【図６】本発明の実施の形態の試験パターンの送受信の説明図である。
【図７】本発明の実施の形態のフレーム多重処理の説明図である。
【図８】本発明の実施の形態のフレーム多重データの説明図である。
【図９】本発明の実施の形態のフレーム振分けの説明図である。
【図１０】本発明の実施の形態のフレーム分離処理の説明図である。
【図１１】本発明の実施の形態のフレーム分離の説明図である。
【図１２】本発明の実施の形態の処理種別変更構成の説明図である。
【図１３】本発明の実施の形態の処理種別変更動作説明図である。
【図１４】本発明の実施の形態の処理種別変更構成の説明図である。
【図１５】本発明の実施の形態の分離処理変更動作説明図である。
【図１６】本発明の実施の形態の下り符号化部の説明図である。
【図１７】本発明の実施の形態の上り復号化部の説明図である。
【図１８】本発明の実施の形態の多重化構成の説明図である。
【図１９】本発明の実施の形態の二重化チャネルコード・デコード装置の説明図である。
【図２０】本発明の実施の形態の多重化構成の負荷分散の説明図である。
【図２１】本発明の実施の形態の多重化構成の負荷分散の説明図である。
【図２２】本発明の実施の形態のメモリ有効利用の説明図である。
【図２３】本発明の実施の形態のメモリ有効利用の説明図である。
【図２４】本発明の実施の形態のフレーム多重の説明図である。
【図２５】本発明の実施の形態のフレーム分離の説明図である。
【図２６】基地局の要部説明図である。
【符号の説明】
１１ 下り伝送路インタフェース部
１２ 下り符号化部
１３ 下り伝送路インタフェース部
１４ 上り伝送路インタフェース部
１５ 上り復号化部
１６ 上り伝送路インタフェース部
１７ 中央演算部
１８ 品質管理部
２２，２３，２６，２７ 第１〜第４のメモリ（ＲＡＭ１〜ＲＡＭ４）
２４ 符号器
２５ 情報長整合インタリーブ部
２８ インタリーブフレーム多重部
３１ フレーム分離デインタリーブ部
３２，３３，３６，３７ 第５〜第８のメモリ（ＲＡＭ５〜ＲＡＭ８）
３４ デインタリーブ情報長整合部
３５ 復号器
【発明の属する技術分野】
本発明は、移動通信システムに於ける有線回線と無線回線との間に於ける複数のチャネルのベースバンド処理を行うチャネルコード・デコード装置及びこのチャネルコード・デコード装置を用いた基地局に関する。
【０００２】
【従来の技術】
移動通信システムは、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ ）方式やＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ）方式等の各種の方式が知られている。何れの方式も、複数の基地局と交換局又は制御局とを有線回線で接続し、携帯電話機や携帯データ端末装置等の移動局は、無線回線により基地局を介して通信を行うものである。
【０００３】
このような移動通信システムに於ける基地局は、例えば、図２６に示すように、無線送受信信号の変復調や増幅を行う無線送受信部２０１と、複数のチャネルのベースバンド処理を行うチャネルコード・デコード装置２０２と、有線回線に接続する有線対応処理部２０３とを含む構成を有するものである。
【０００４】
又チャネルコード・デコード装置２０２は、無線送受信部２０１に対するインタフェース部２０４と、有線対応処理部２０３に対するインタフェース部２０６と、チャネル対応のデータ（音声データ，画像データ等）の符号化及び復号化を行う符号化復号化処理部２０５とを含むものである。
【０００５】
この符号化復号化処理部２０５は、例えば、ＣＤＭＡ方式の基地局の場合、有線回線からのデータに対して、例えば、ターボ符号化，インタリーブ処理，情報長整合処理等を行う下り伝送路系の構成と、無線回線を介して受信したデータの情報長整合処理，デインタリーブ処理，ターボ復号化等を行う上り伝送路系の構成とを有するものである。そして、図示を省略した携帯電話機や携帯データ端末装置等の移動局と、基地局の無線送受信部２０１との間で割当てられたチャネルで通信を行うものである。
【０００６】
【発明が解決しようとする課題】
移動通信システムに於ける基地局のチャネルコード・デコード装置は、多数のチャネルのデータを高速処理する必要があるから、ハードウェアにより構成する場合が一般的である。しかし、処理チャネル数の増加やデータのフォーマットの変更等の場合、ハードウェアの追加や変更の必要がある。従って、システムの拡張，方式変更等に柔軟に対処できない問題がある。
【０００７】
又ディジタル・シグナル・プロセッサ（ＤＳＰ）等のプロセッサの演算機能を用いてベースバンド処理する構成が考えられる。この場合、図２６に於ける符号化復号化処理部２０５の処理機能を、プロセッサのソフトウェアによる演算機能によって実現することになり、そのソフトウェアの変更等によって処理チャネル数の増加やデータのフォーマット変更等に対処することが可能となる。しかし、処理時間が長くなる問題と、大きなワークエリアを必要とすることによりメモリ容量の増大の問題とがある。
本発明は、システム変更等に対しても容易に対処できる構成を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のチャネルコード・デコード装置は、（１）終端処理したデータを格納する第１のメモリ２２を有する下り伝送路インタフェース部１１と、符号化処理部に対して前記第１のメモリ２２から転送されたデータを入力する為に一旦格納する第２のメモリ２３と、前記符号化処理部による処理データを格納する第３のメモリ２６と、中央演算部１７から設定された符号化制御情報に従って符号化処理を行う符号処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除等を行う情報長整合処理部と、中央演算部１７から設定されたインタリーブパターン情報に従ってインタリーブ処理を行うインタリーブ処理部とを有する下り符号化部１２と、前記第３のメモリ２６から転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリ２７を有する下り伝送路インタフェース部１３と、上り伝送路からのデータを処理して格納する第５のメモリ３２を有する上り伝送路インタフェース部１４と、復号化処理部に対して前記第５のメモリ３２から転送されたデータを入力する為に一旦格納する第６のメモリ３３と、前記復号化処理部による処理データを格納する第７のメモリ３６とを有する上り復号化部１５と、前記第７のメモリ３６から転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリ３７を有する上り伝送路インタフェース部１６と、前記各メモリ間の転送制御及び前記各部の動作制御を行う前記中央演算部１７とを備えている。
【０００９】
又（２）中央演算部１７は、ＤＳＰ等のプロセッサとプログラム用メモリとを含み、プログラム用メモリに格納されたプログラムに従って各部の詳細動作モード情報を設定する構成を備えている。又呼制御及びリソース管理を行う中央管理部のプログラム群格納メモリから、中央演算部１７のプログラム用メモリにプログラムを転送するインタフェース部を備えることができる。又伝送されるデータの品質を監視，管理して、前記中央演算部に通知する品質管理部１８を備えることができる。
【００１０】
又（３）第１，第２のメモリ２２，２３間及び第７，第８のメモリ３６，３７間をバスにより相互に接続し、第３，第４のメモリ２６，２７間及び第５，第６のメモリ３２，３３間をバスにより相互に接続し、中央演算部１７によるメモリのアドレス制御及びバスのタイミング制御により折返回路を形成する構成を備えることができる。又中央演算部１７による設定情報の更新時に、新たな設定情報に従った処理の開始タイミングを通知する機能を中央演算部１７に設けることができる。
【００１１】
又（４）下り符号化部１２は、第２のメモリ２３と、第３のメモリ２６と、中央演算部１７から設定された符号化制御情報に従って符号化処理を行う符号処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除等を行う情報長整合処理部と、中央演算部１７から設定されたインタリーブパターン情報に従ってインタリーブ処理を行うインタリーブ処理部とを備えることができる。又上り復号化部１５は、第６のメモリ３３と、第７のメモリ３６と、中央演算部１７から設定されたインタリーブパターン情報に従ってデインタリーブ処理を行うデインタリーブ処理部と、中央演算部１７から設定された情報長整合制御情報に従って挿入，削除を行う情報長制御処理部と、中央演算部１７から設定された復号化制御情報に従って復号化処理を行う復号処理部とを備えることができる。
【００１２】
又（５）第１のメモリ２２を含む下り伝送路インタフェース部１１と、第２，第３のメモリ２３，２６を含む下り符号化部１２と、第４のメモリ２７を含む下り伝送路インタフェース部１３と、第５のメモリ３２を含む上り伝送路インタフェース部１４と、第６，第７のメモリ３３，３６を含む上り復号化部１５と、第８のメモリ３７を含む上り伝送路インタフェース部１６とをそれぞれ複数個設けて、各メモリ間をバスにより接続した多重化構成を備えることができる。又この多重化構成の同一機能部分を処理情報量に対応して並列動作させるように中央演算部１７により制御する構成を備えることができる。又多重化構成の各部のメモリを共有化メモリとし、中央演算部１７により処理量に対応した領域割当制御を行う構成とすることができる。
【００１３】
又（６）本発明の基地局は、前述のチャネルコード・デコード装置と、第４のメモリ２７を有する下り伝送路インタフェース部１３と、第５のメモリ３２を有する上り伝送路インタフェース部１４とに接続されて移動局との間で無線で送受信する無線送受信部と、第１のメモリ２２を有する下り伝送路インタフェース部１１と、第８のメモリ３７を有する上り伝送路インタフェース部１４とに有線回線を接続する有線対応部とを備え、チャネルコード・デコード装置は、下り伝送路インタフェース部と、符号化処理部と、上り伝送路インタフェース部と、復号化処理部とをそれぞれ複数設けて、メモリ間をバスにより接続して多重化した構成を備えている。
【００１４】
又（７）又チャネルコード・デコード装置の各部を複数設けて各部のメモリ間をバスにより接続した多重化構成とすることができる。又上位装置から中央演算部１７のプログラム用メモリにダウンロードする為の中央管理部を設けることができる。又無線送受信部に複数のチャネルコード・デコード装置を接続して、負荷分散を行う構成とすることができる。
【００１５】
【発明の実施の形態】
図１は本発明の実施の形態のチャネルコード・デコード装置の要部説明図であり、１１は下り伝送路インタフェース部、１２は下り符号化部、１３は下り伝送路インタフェース部、１４は上り伝送路インタフェース部、１５は上り復号化部、１６は上り伝送路インタフェース部、１７は中央演算部、１８は品質管理部を示す。
【００１６】
又２１は伝送路終端部、２２，２３，２６，２７は第１〜第４のメモリ（ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４）、２４は符号器、２５は情報長整合インタリーブ部、２８はインタリーブフレーム多重部、２９はメモリ（ＲＡＭ９）、３０は品質監視制御部、３１はフレーム分離デインタリーブ部、３２，３３，３６，３７は第５〜第８のメモリ（ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８）、３４はデインタリーブ情報長整合部、３５は復号器、３８は伝送路終端部を示す。
【００１７】
下り伝送路インタフェース部１３と上り伝送路インタフェース部１４とは、図示を省略した無線送受信部に接続され、又下り伝送路インタフェース部１１と上り伝送路インタフェース部１６とは、有線対応処理部等を介して、交換局や制御局に有線回線により接続される。又中央演算部１７は、ディジタル・シグナル・プロセッサ（ＤＳＰ）とプログラム用メモリとを含み、各部に対して詳細動作モード設定等を行うものである。
【００１８】
又下り伝送路系及び上り伝送路系の隣接する各部は、メモリを介して相互に接続する構成とし、中央演算部１７の制御による予め定めたタイミング又は各部からの処理終了通知に従ったタイミングで、次段へメモリを介して転送するもので、各部は独立的に処理を行うことができる。又下り符号化部１２の符号器２４と情報長整合インタリーブ部２５とにより符号化処理部を形成し、上り復号化部１５のデインタリーブ情報長整合部３４と復号器３５とにより復号化処理部を形成してる。
【００１９】
又下り伝送路インタフェース部１１の伝送路終端部２１により下り伝送路を介して入力されたデータの終端処理を行い、メモリ２２に格納する。例えば、下り伝送路及び上り伝送路がＡＴＭ回線の場合、伝送路終端部２１は入力されたＡＴＭセルを終端してフレームを組立てる構成とすることができ、又伝送路終端部３８は、フレームをＡＴＭセルに組立てて上り伝送路に送出する構成とすることができる。
【００２０】
又メモリ２２にデータブロック単位又はフレーム単位の処理結果のデータの格納により、下り符号化部１２のメモリ２３に転送する。符号器２３は、メモリ２３からのデータブロック単位又はフレーム単位のデータを例えばターボ符号等に符号化し、情報長整合インタリーブ部２５により、符号化データが所定長となるようにビットの抜取りや、挿入等により情報長の整合を行い、処理終了のデータをメモリ２６に格納する。
【００２１】
この下り符号化部１２に於ける処理結果がメモリ２６に格納されると、このメモリ２６から下り伝送路インタフェース部１３のメモリ２７に転送し、インタリーブフレーム多重部２８はインタリーブ処理及び多重化処理を行って、例えば、図示を省略した無線送受信部へ転送する。
【００２２】
又上り伝送路を介して入力されたデータは、上り伝送路インタフェース部１４と品質管理部１８とに入力される。上り伝送路インタフェース部１４は、フレーム分離デインタリーブ部３１により、下り伝送路インタフェース部１３の処理と逆の処理を行ってメモリ３２に格納する。このメモリからデータブロック単位又はフレーム単位で上り復号化部１５のメモリ３３へ転送する。
【００２３】
上り復号化部１５のデインタリーブ情報長整合部３４は、情報長整合インタリーブ部２５の処理と逆の処理を行って、整合処理されたデータを元に戻し、復号器３５により復号し、メモリ３６に格納する。データブロック単位やフレーム単位の復号処理が終了すると、メモリ３６から上り伝送路インタフェース部１６のメモリ３７に転送し、伝送路終端部３８により上り伝送路に適合した形式としてデータを上り伝送路に送出する。
【００２４】
なお、第１〜第８の各メモリ２２，２３，２６，２７，３２，３３，３６，３７を２面構成とし、一方の面に処理結果のデータを書込んでいる時に、他方の面からデータを読出して次段へ転送することにより、データブロック単位又はフレーム単位の処理であっても、各部の動作を連続して行わせることができる。
【００２５】
そして、下り伝送路インタフェース部１１と下り符号化部１２との間及びこの下り符号化部１２と下り伝送路インタフェース部１３との間は、メモリ間のデータ転送によって処理データの転送が行われ、同様に、上り伝送路インタフェース部１４と上り復号化部１５との間及びこの上り復号化部１５と上り伝送路インタフェース部１６との間は、メモリ間のデータ転送によって処理データの転送が行われる。
【００２６】
それにより、各部は独立的に処理動作を行い、処理結果をメモリ間転送によって次段へ転送する。そして、下り伝送路系及び上り伝送路系を、ハードウェア構成で実現して高速動作を可能とし、処理チャネル数の変更や伝送フォーマットの変更等のシステム変更に対して、中央演算部１７から各部に詳細動作モード設定を行うことにより対処することができる。即ち、処理速度を低下させることなく、柔軟に対応が可能となる構成を実現することができる。
【００２７】
図２は本発明の実施の形態の基地局の要部説明図であり、１は無線送受信部、２はチャネルコード・デコード装置、３は有線対応処理部、４，５，７，８はメモリ、６は符号化復号化処理部、９は中央演算部、１０はアンテナ、２ａ，２ｃは伝送路インタフェース部、２ｂは符号化復号化部を示す。
【００２８】
無線送受信部１は、無線周波数帯域に対応して既に知られている各種の構成を適用可能であり、アンテナ１０から移動局に対して送信する為の変調器や電力増幅器等を含み、又アンテナ１０を介して移動局から受信した信号を増幅する低雑音増幅器や復調器等を含む構成を備えている。
【００２９】
又チャネルコード・デコード装置２の中央演算部９は、図１に於ける中央演算部１７に相当し、又メモリ４は図１に於ける第１，第８のメモリ２２，３７（ＲＡＭ１，ＲＡＭ８）に相当し、メモリ５は図１に於ける第２，第７のメモリ２３，３６（ＲＡＭ２，ＲＡＭ７）に相当し、メモリ７は図１に於ける第３，第６のメモリ２６，３３（ＲＡＭ３，ＲＡＭ６）に相当し、メモリ８は図１に於ける第４，第５のメモリ２７，３２（ＲＡＭ４，ＲＡＭ５）に相当する。又符号化復号化処理部６は、図１に於ける符号器２４，情報長整合インタリーブ部２５，デインタリーブ情報長整合部３４，復号器３５等に相当するものである。
【００３０】
そして、中央演算部９から伝送路インタフェース部２ａ，２ｃと符号化復号化部２ｂとに詳細動作モードを設定して、チャネル対応の処理を行うものであり、符号化及び復号化等の処理はハードウェアによって行うことにより高速化が容易である。又中央演算部９からの詳細動作モードの設定により処理チャネル数の変更等に対しても容易に対処することができる。
【００３１】
図３は本発明の実施の形態の説明図であり、有線網と無線網との間に接続したチャネルコード・デコード装置の場合を示し、５０はチャネルコード・デコード装置、５１は下り有線インタフェース部、５２は下り符号化部、５３は下り無線フレーム多重部、５４は上り無線フレーム分離部、５５は上り復号化部、５６は上り有線インタフェース部、５７は中央演算部、５８は品質情報演算部、５９は品質情報制御部である。
【００３２】
又６０はワークメモリ、６１はチェックコード付加多重部、６２，６３，６６，６８は第１〜第４のメモリ（ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４）、６４はターボ畳み込み符号器、６５は情報長整合インタリーブ部、６７は設定テーブル、６９はフレーム多重部、７０は論理チャネル多重インタリーブ部、７１，７４，７７，７９は第５〜第８のメモリ（ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８）、７２は論理チャネル分離デインタリーブ部 、７３は同期検出フレーム分離部、７５は情報長整合デインタリーブ部、７６はターボビタビ復号器、７８は設定テーブル、８０は分離情報チェック部、８１はプログラム用メモリ、８２は品質情報用メモリ、８３はアラーム監視部、８４はインタフェース部、８５はディジタル・シグナル・プロセッサ（ＤＳＰ）、８６はプロセッサ（ＣＰＵ）からなる中央管理部を示す。又設定テーブル６７，７８は、レジスタやランダムアクセスメモリにより構成され、詳細動作モード等を設定するものである。
【００３３】
又無線網は、前述の無線送受信部を含む無線回線側を示し、又有線網は、交換局等の有線回線側を示す。又下りは移動局側への伝送方向を示し、上りは移動局側から有線網側への伝送方向を示す。又中央管理部８６は、チャネルコード・デコード装置５０との間で、インタフェース部８４を介して制御情報の送受信を行い、中央演算部５７からの詳細動作モード設定等を指示し、又品質情報制御部５９を介して無線回線側の状態情報を読込み、中央管理部８６の管理機能によって詳細動作モードの更新設定等を行うことができる。
【００３４】
又下り有線インタフェース部５１は、図１の下り伝送路インタフェース部１１に相当する。なお、データの流れに対してメモリ６２とチェックコード付加多重部６１との図示の位置関係が反対であるが、下り有線網を介して入力されるデータに対して終端処理し、チェックコード付加多重部６１に於いてＣＲＣ演算等によりエラーチェックコードを付加し、メモリ６２に格納する。この場合も、データブロック単位或いはフレーム単位のデータがメモリ６２に格納されることにより、下り符号化部５２のメモリ６３に転送される。
【００３５】
又図１の下り伝送路インタフェース部１３に相当する上り無線フレーム分離部５４及び図１の上り伝送路インタフェース部１４に相当する上り有線インタフェース部５６についても、データの流れに対してメモリ７１，７９の図示の位置関係が反対であるが、例えば、上り無線フレーム分離部５４は、論理チャネル分離デインタリーブ部７２と同期検出フレーム分離部７３とによる処理結果のデータをメモリ７１に格納し、このメモリ７１から上り復号化部５５のメモリ７４にデータを転送するものである。又上り復号化部５５のメモリ７７から、図１の上り伝送路インタフェース部１６に相当する上り有線インタフェース部５６のメモリ７９にデータを転送し、分離情報チェック部８０に於いてエラーチェックを行って上り有線網に送出する。
【００３６】
又下り符号化部５２は、ターボ畳み込み符号器６４と情報長整合インタリーブ部６５とを含み、メモリ６３から読出したデータブロック単位又はフレーム単位のデータに対してターボ符号化或いは畳み込み符号化と情報長整合処理等を行ってメモリ６６に格納し、このメモリ６６から下り無線フレーム多重部５３のメモリ６８に転送する。又上り復号化部５５は、情報長整合デインタリーブ部７５とターボ・ビタビ復号器７６とを含み、ターボ符号の復号化或いは畳み込み符号のみ場合のビタビ復号化の処理を行う。即ち、重要なデータはターボ符号化とターボ復号化とを組合せて誤り率を低減し、一般的なデータは畳み込み符号化とビタビ復号化とを組合せて送受信することができる。このような符号化，復号化方式は、ＣＤＭＡ方式に適用することができる。
【００３７】
又中央演算部５７は、ＤＳＰ８５とプログラム用メモリ８１とを含み、ワークメモリ６０は、ＤＳＰ８５のワーク領域として使用するものである。又中央演算部５７から各部の詳細動作モードの設定等を、太線の経路▲２▼により行うものである。例えば、下り符号化部５２と上り復号化部５５との設定テーブル６７，７８に、論理チャネル種別や論理チャネル情報長等の論理チャネルに関する情報と、符号化・復号化種別，物理チャネル情報長，動作開始タイミング情報等の処理動作を決定する情報等設定することになる。なお、ＤＳＰ８５を通常のプロセッサとすることができる。
【００３８】
中央演算部５７から、下り符号化部５２の設定テーブル６７に拘束長情報を設定することにより、ターボ畳み込み符号器６４に於いてその拘束長に従った畳み込み符号化或いはターボ符号化を行うことができる。又その拘束長情報を上り復号化部５５の設定テーブル７８に設定することにより、ターボ・ビタビ復号器７６に於いてビタビ復号化或いはターボ復号化処理を行うことができる。又インタリーブパターン情報を設定テーブル６７，７８に設定することにより、情報長整合インタリーブ部６５に於けるインタリーブ及び情報長整合デインタリーブ部７５に於けるデインタリーブを行うことができる。
【００３９】
又品質情報演算部５８は、上り無線フレーム分離部５４により処理されたデータを基に無線回線の品質を誤り率等の算出により識別し、品質情報制御部５９に転送し、品質情報用メモリ８２に格納する。又アラーム監視部８３により例えば誤り率が所定値を超えたときにアラームを送出することができる。又中央演算部５７は、点線の経路▲１▼により各部の状態情報を収集し、各部の動作の変更が必要と判断すると、前述の太線の経路▲２▼により設定更新を行うことができる。又中央演算部５７から動作開始時刻等を設定することができるから、設定情報の更新後に、その動作開始時刻から各部の動作を開始することができる。従って、通信状態等に対応して最適な処理に移行することが可能となる。
【００４０】
又中央管理部８６は、呼制御やリソース管理等を行うことができるもので、インタフェース部８４を介して中央演算部５７との間或いは品質情報制御部５９との間で情報の送受信を行うことができる。その結果に応じて中央演算部５７から各部への設定情報の更新を指示することができる。
【００４１】
図４は本発明の実施の形態のプログラムのダウンロードの説明図であり、図３と同一符号は同一部分を示し、８７はプログラム群格納メモリを示す。このプログラム群格納メモリ８７に格納されているプログラムは、中央演算部５７の動作，制御，シーケンス等を決定するプログラムであり、それぞれ異なる内容を含む複数のプログラムを格納している。
【００４２】
そして、中央管理部８６の制御により、プログラム群格納メモリ８７から選択されたプログラムを読出して、中央演算部５７のプログラム用メモリ８１にダウンロードする。このダウンロード処理後、中央演算部５７のＤＳＰ８５は、プログラム用メモリ８１の内容に従って各部への設定やシーケンス制御を行うことになる。即ち、中央演算部５７のプログラムを変更することにより、チャネル処理の機能やシーケンス制御を変更すること可能となり、プログラム用メモリ８１の容量を小さくしても、所望の機能に対して容易に対処できることになる。
【００４３】
図５は本発明の実施の形態の上位装置からのダウンロードの説明図であり、図３と同一符号は同一部分を示し、９０は移動通信システムに於ける上位装置である。この上位装置９０の管理下に複数の基地局が存在するものであり、従って、図示を省略した他の複数のチャネルコード・デコード装置５０が接続される構成となる。即ち、システム変更等により、上位装置９０から動作変更に従ったプログラムを、中央管理部８６及びインタフェース部８４を介して中央演算部５７のプログラム用メモリ８１にダウンロードする。
【００４４】
中央演算部５７は、ダウンロードされたプログラムを基に各部への設定情報の変更が必要な場合は、図３について説明したように設定変更を行い、上位装置９０又は中央演算部５７からの指示によって、更新された設定情報に従った処理を開始することになる。従って、システム内のチャネルコード・デコード装置に対して同一の処理動作を行わせるように、プログラムのダウンロードを行うことができる。
【００４５】
図６は本発明の実施の形態の試験パターンの送受信の説明図であり、図３と同一符号は同一部分を示し、９１は試験パターン発生部、９２は試験パターンチェック部、９３ａ，９３ｂ，９４ａ，９４ｂは等価的に形成する折返回路を示す。試験パターン発生部９１は、中央演算部５７のＤＳＰ８５からの指示に従って試験パターンを発生し、太線矢印の経路に沿って送出する。なお、この場合も、メモリ６２を介して次段の下り符号化部５２のメモリ６３に試験パターンを転送する。そして、図示を省略した受信側では、この試験パターンの受信チェックにより下り無線網の正常性を確認することができる。
【００４６】
又試験パターンチェック部９２は、図示を省略した送信側からの試験パターンを受信してチェックするもので、この場合も、上り復号化部５５のメモリ７７から上り有線インタフェース部５６のメモリ７９に転送し、そのメモリ７９に格納された試験パターンを試験パターンチェック部９２に於いてチェックし、上り無線網の正常性を確認することができる。
【００４７】
又メモリ間のデータ転送に於いて、中央演算部５７のシーケンス制御等に従ったメモリのリード・ライト制御とアドレス制御とにより、例えば、メモリ６２から読出したデータを、折返回路９３ａを介してメモリ７９に書込むことができる。即ち、第１，第２のメモリ６２，６３間及び第７，第８のメモリ７７，７９間を相互にバス接続し、このバスの使用タイミングと、メモリに対するリードアドレス及びライトアドレスとの制御によって、任意のデータを任意のメモリに転送する折返回路９３ａ，９３ｂ，９４ａ，９４ｂを形成することができる。
【００４８】
例えば、第１のメモリ６２から読出した試験パターンのタイミングでは、下り符号化部５２の第２のメモリ６３にイネーブル信号を加えないで、上り有線インタフェース部５６の第８のメモリ７９にイネーブル信号及びライトアドレスを加えることにより、第１のメモリ６２から第８のメモリ７９に試験パターンを書込むことができる。即ち、折返回路９３ａを介して試験パターンデータを折返することができる。
【００４９】
即ち、各部の間をメモリを介してデータの転送を行わせる構成であるから、メモリ制御によって、或るメモリから読出したデータを他のメモリに書込むことが容易である。それにより、試験パターン発生部９１からの試験パターンを所望の位置で折返して、試験パターンチェック部９２に於いてチェックすることができるから、各部の正常性の確認や障害発生時の切分けが可能となる。
【００５０】
図７は本発明の実施の形態のフレーム多重の説明図であり、ＤＳＰ８５と、下り符号化部５２の第３のメモリ（ＲＡＭ３）６６と、下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８とについて示し、メモリ６６，６８間はバス接続された構成とし、ＤＳＰ８５によるアドレス制御によってメモリ６６の或るアドレスからメモリ６８の或るアドレスに転送することにより、メモリ６８上の物理チャネル対応の領域に多重化されたデータを格納することができる。
【００５１】
例えば、図８に示すように、下り符号化部５２に於いて処理したフレーム１〜４を、下り無線フレーム多重部５３に於いて多重化する時に、下り符号化部５２の第３のメモリからフレーム１〜４を順番に読出して第４のメモリの一つの物理チャネルの領域に書込んで多重化すると、フレーム多重データ１として示すものとなる。又フレーム１〜４の読出順序を変更すると、フレーム多重データ２として示すものとなる。
【００５２】
又フレーム１，２のみを一つの物理チャネルの領域に書込んで多重化し、或いはフレーム３，４のみを一つの物理チャネルの領域に書込んで多重化したフレーム多重データ３のように、任意のフレームを抜き出して多重化することも可能である。即ち、ＤＳＰ８５の処理プログラムに従ったパターンの多重化を行うことができる。
【００５３】
又ＤＳＰ８５の制御によって下り符号化部５２の第３のメモリ６６及び下り無線フレーム多重部５３の第４のメモリ６８のアドレス制御によって、フレームのスイッチングやコピー等も容易に行うことができる。例えば、図９に示すように、送信チャネル（ＣＨ１〜ＣＨ４）に対して、上段に示すように、それぞれフレーム１〜４を振分けたり、又は中段に示すように、逆順に振分けたりすることができる。又下段に示すように、フレーム１をコピーして送信チャネル（ＣＨ１〜ＣＨ４）に同一のフレーム１を振分けることができる。このようなメモリ制御は、ＤＳＰ８５のプログラム処理によるアドレス制御及びタイミング制御によって容易に実現することができる。
【００５４】
図１０は本発明の実施の形態のフレーム分離処理の説明図であり、ＤＳＰ８５と、上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）７１と、上り復号化部５５の第６のメモリ（ＲＡＭ６）７４とについて示し、メモリ７１，７４間は、図８に示すメモリ６６，６８間と同様に、バス接続した構成とし、ＤＳＰ８５によるアドレス制御によって、メモリ７１からメモリ７４にフレーム分離するように転送制御を行うものである。
【００５５】
例えば、図８に示すフレーム多重データ１について、図１１に示すような各種の分離が可能である。即ち、フレーム１〜４の配列順序に従って上りフレーム１〜４に分離するフレーム分離１と、フレーム１〜４の逆順に上りフレーム１〜４を分離するフレーム分離２と、フレーム１をコピーして上りフレーム１〜４とするフレーム分離３と、上りフレーム１はフレーム１、上りフレーム２はフレーム２，３、上りフレーム３はフレーム３，４、上りフレーム４はフレーム４に分離するフレーム分離４等の分離パターンも容易に実現することができる。
【００５６】
図１２は本発明の実施の形態の処理種別変更構成の説明図であり、ＤＳＰ８５と、下り符号化部５２の第３のメモリ（ＲＡＭ３）６６と、下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８と、タイミング制御部９５とについて示す。このタイミング制御部９５は、処理種別変更時のタイミング制御を行う機能を有するもので、この機能はＤＳＰ８５が有する機能であるが、下り符号化部５２と下り無線フレーム多重部５３とに対するタイミング制御の説明上、分離した構成として示している。又メモリ６６，６８間はバス接続されている。
【００５７】
又下り符号化部５２のメモリ６６に格納されたフレームを、ＤＳＰ８５の制御に従って下り無線フレーム多重部５３のメモリ６８の物理チャネル対応の領域に転送することにより、所望の多重化を行うもので、図７，図８及び図９について説明したような各種の多重化処理を行うことができる。このような処理種別を変更する場合、前述のように、中央演算部５７（図３参照）のプログラム用メモリ８１の設定情報を変更し、タイミング制御部９５の機能により、システムタイミングと変更タイミングとを比較して、処理種別変更のタイミング制御を行うものである。
【００５８】
図１３は本発明の実施の形態の処理種別変更動作説明図であり、タイミング制御部９５に入力するシステムタイミングと、変更タイミングと、設定情報としての多重設定と、下り無線フレーム多重部５３に於けるフレーム多重出力とを示し、例えば、システムタイミングをカウントするカウンタの内容が、８，９，１０，・・・のように変化する場合、システムタイミング９の時に、矢印で示すように、ＤＳＰ設定変更として、多重設定のフレーム１〜４の順による多重処理が、フレーム２，４，１，３の順による多重処理に変更する設定が行われると、タイミング制御部９５は、変更タイミングを現在のシステムタイミング９の次の１０に設定する。
【００５９】
なお、多重処理等による処理時間を考慮して、更にその次の１１に変更タイミングを設定することも可能である。そして、この設定した変更タイミングとシステムタイミングのカウント内容とを比較し、一致した時に、構成要因動作変更の矢印のタイミングを処理種別変更タイミングとして、多重処理の変更を行う。
【００６０】従って、システムタイミングのカウント内容が１０となると、構成要因動作変更の指示により、フレーム多重出力は、フレーム１〜４の順の多重処理から、フレーム２，４，１，３の順の多重処理に変更される。この場合、多重処理の連続性を維持した状態で処理種別の変更が可能となる。
【００６１】
図１４は本発明の実施の形態の処理種別変更構成の説明図であり、ＤＳＰ８５と、上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）７１と、上り復号化部５５の第６のメモリ（ＲＡＭ６）７４と、タイミング制御部９６とについて示す。このタイミング制御部９６は、図１２に於けるタイミング制御部９５に対応し、ＤＳＰ８５の機能の一部を分離して示すものである。又メモリ７１，７４間はバス接続されている。
【００６２】
上り無線フレーム分離部５４のメモリ７１の物理チャネル対応の領域から、ＤＳＰ８５の制御に従って上り復号化部５５のメモリ７４に転送して分離処理する動作は、例えば、図１０に示す場合と同様である。そして、この分離処理についての処理種別の変更が行われると、タイミング制御部９６は、システムタイミングを基に変更タイミングを設定してタイミング制御を行うことになる。
【００６３】
図１５は本発明の実施の形態の分離処理変更動作説明図であり、システムタイミングと、変更タイミングと、分離設定と、フレーム分離出力とを示し、タイミング制御部９６は、前述のタイミング制御部９５と同様の機能によってシステムタイミングをカウントし、又設定変更に従って変更タイミングを設定するものである。例えば、システムタイミングのカウント内容が９の時に矢印のＤＳＰ設定変更が発生すると、カウント内容９の次の１０を変更タイミングとして設定し、システムタイミングのカウント内容と比較する。
【００６４】
従って、システムタイミングのカウント内容が１０となると、設定した変更タイミングの１０と一致するから、矢印の構成要因動作変更として示すように、分離設定を変更し、フレーム１，３からフレーム２，４の分離処理に変更する。
【００６５】
この分離処理に於いても、タイミング制御部９６によるシステムタイミングを基にした変更タイミングを設定して、処理種別変更を制御し、分離処理の連続性を維持した状態で変更することができる。
【００６６】
図１６は本発明の実施の形態の下り符号化部の説明図であり、図３と同一符号は同一部分を示し、１０１は符号処理部、１０２は情報長制御処理部、１０３はインタリーブ処理部、１０４はターボ符号器インタリーブ用テーブルＲＡＭ、１０５は情報長整合用テーブルＲＡＭ、１０６はインタリーブ用テーブルＲＡＭ、１０７はターボ畳み込み符号器、１０８は制御情報インタフェース、１０９はテーブルＲＡＭインタフェース、１１０は情報挿入／削除イネーブル制御部、１１１は制御情報インタフェース、１１２はテーブルＲＡＭインタフェース、１１３はアドレス生成部、１１４は制御情報インタフェース、１１５はテーブルＲＡＭインタフェースを示す。
【００６７】
各テーブルＲＡＭ１０４，１０５，１０６は、図３に於ける設定テーブル６７に相当する。又符号処理部１０１は、図３のターボ畳み込み符号器６４に相当し、又情報長整合処理部１０２とインタリーブ処理部１０３とが、図３に於ける情報長整合インタリーブ部６５に相当する。
【００６８】
中央演算部５７は、ターボ符号化に於けるインタリーブパターン情報や畳み込み符号化に於ける拘束長情報等をテーブルＲＡＭ１０４に、又情報長整合の為の挿入，削除，イネーブル等の制御情報をテーブルＲＡＭ１０５に、又情報長整合処理後にインタリーブを行う為のインタリーブパターン情報をテーブルＲＡＭ１０６にそれぞれ設定する。又制御情報インタフェース１０８，１１１，１１４を介して処理情報量（データブロック長又はフレーム長又はメモリの蓄積情報量）をそれぞれ設定する。
【００６９】
このような設定情報を基に、符号処理部１０１は、メモリ（ＲＡＭ３）６３から処理情報量に従った情報をリードし、ターボ畳み込み符号器１０７は、テーブルＲＡＭインタフェース１０９を介してテーブルＲＡＭ１０４の設定情報に従った拘束長の畳み込み符号化及びインタリーブパターン情報に従ったインタリーブ処理を行って畳み込み符号化を行うことによりターボ符号化を行う。
【００７０】
又情報長整合処理部１０２の情報挿入／削除イネーブル制御部１１０は、テーブルＲＡＭインタフェース１１２を介してテーブルＲＡＭ１０５の設定情報に従って、挿入，削除若しくはイネーブルによる有効，無効制御等による情報長整合処理を行い、メモリ（ＲＡＭ３）６６に書込む。その場合に、インタリーブ処理部１０３のアドレス生成部１１３は、テーブルＲＡＭ１０６の設定情報のインタリーブパターンに従って第３のメモリ６６に書込み、このメモリ６６に格納された設定処理情報量（データブロック長又はフレーム長）の情報を、次段の下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６６（図３参照）に転送する。
【００７１】
図１７は本発明の実施の形態の上り復号化部の説明図であり、図３と同一符号は同一部分を示し、１２１は情報長制御処理部、１２２は復号処理部、１２３はデインタリーブ処理部、１２４はターボ復号器デインタリーブ用テーブルＲＡＭ、１２５は情報長整合用テーブルＲＡＭ、１２６はデインタリーブ用テーブルＲＡＭ、１２７は情報挿入／削除イネーブル制御部、１２８は制御情報インタフェース、１２９はテーブルＲＡＭインタフェース、１３０はターボ・ビダビ復号器、１３１は制御情報インタフェース、１３２はテーブルＲＡＭインタフェース、１３３はリードアドレス生成部、１３４は制御情報インタフェース、１３５はテーブルＲＡＭインタフェースを示す。
【００７２】
各テーブルＲＡＭ１２４，１２５，１２６は、図３に於ける設定テーブル７８に相当する。又情報長整合処理部１２１とデインタリーブ処理部１２３とは、図３に於ける情報長整合デインタリーブ部７５に相当し、復号処理部１２２は、図３に於けるターボ・ビタビ復号器７６に相当する。
【００７３】
中央演算部５７は、デインタリーブパターン情報をテーブルＲＡＭ１２６に、又情報長整合の為の挿入，削除，イネーブル等の制御情報をテーブルＲＡＭ１２５に、又ターボ符号の復号に関する制御情報をテーブルＲＡＭ１２４にそれぞれ設定する。又制御情報インタフェース１２８，１３１，１３４を介して処理情報量（データブロック長又はフレーム長又はメモリの蓄積情報量）をそれぞれ設定する。
【００７４】
デインタリーブ処理部１２３のリードアドレス生成部１３３は、テーブルＲＡＭインタフェース１３５を介して読出したテーブルＲＡＭ１２６の設定情報と、制御情報インタフェース１３４を介した処理情報量とを基に、メモリ（ＲＡＭ６）７４に対するデインタリーブを施す為のアドレスを生成する。それにより、メモリ７４からデインタリーブされた情報が情報長整合処理部１２１に入力され、テーブルＲＡＭ１２５の設定情報と、制御情報インタフェース１２８を介した処理情報量とを基に、削除，挿入若しくはイネーブルによる有効，無効制御等を行う。
【００７５】
この情報長整合処理が終了した処理データに対して、復号処理部１２２のターボ・ビタビ復号器１３０は、テーブルＲＡＭ１２４に設定された拘束長情報やインタリーブ情報等の設定情報と、制御情報インタフェース１３１を介した処理情報量とを基に、ターボ符号の復号処理を行い、或いは畳み込み符号のビダビ復号処理を行い、復号処理結果を第７のメモリ（ＲＡＭ７）７７に書込み、このメモリ７７から次段の上り有線インタフェース部５６の第８のメモリ（ＲＡＭ８）７９（図３参照）に転送する。
【００７６】
従って、インタリーブ及びデインタリーブについては、テーブルＲＡＭ１０６，１２６にパターン情報を設定し、又これを更新設定可能とすることができるから、任意のインタリーブパターンに対応できることになる。又無線回線に送出する場合の情報長整合処理に於いても、各種の整合方法が知られているが、テーブルＲＡＭ１０５，１２５の設定情報を更新することにより、任意の整合処理が可能となる。又ターボ符号についても既に各種提案されているが、それに対してもテーブルＲＡＭ１０４，１２４に設定する畳み込みの拘束長やインタリーブパターン等の制御情報によって柔軟に対処することができる。又データブロック長やフレーム長等の処理情報量が変更になる場合でも、中央演算部５７からの設定により容易に対処することができる。
【００７７】
図１８は本発明の実施の形態の多重化構成の説明図であり、図３及び図６と同一符号は同一部分を示す。各部を多重構成とし、それぞれバス形式で相互間を接続する。又中央演算部５７とワークメモリ６０とは、多重化された各部に対して共通化し、第１，第２のメモリ６２，６３間と、第３，第４のメモリ６６，６８間と、第５，第６のメモリ７１，７４間と、第７，第８のメモリ７７，７９間との転送制御を、相互を接続するバスのタイミング制御とメモリのアドレス制御とによって、例えば、図８，図９，図１１に示すような多重化や多重分離等を行うことができる。
【００７８】
従って、処理チャネル数の変更に対しても容易に対応できることになり、又処理負荷の増加に対しては、同一の機能ブロック間で分散処理するように制御することができる。又メモリ間を相互に接続するバスによる折返回路９３ａ，９３ｂ，９４ａ，９４ｂは、タイミング制御とメモリアドレス制御とによって形成されるもので、それによって、各部の正常性の確認や障害箇所の切分けの折返試験を行うことができる。その場合、試験パターン発生部と試験パターンチェック部とは１箇所でも、バス接続構成のタイミング制御等によって可能となる。
【００７９】
図１９は本発明の実施の形態の二重化チャネルコード・デコード装置の説明図であり、二重化したチャネルコード・デコード装置５０Ａ，５０Ｂは、それぞれ図１８に示す構成を有し、同一符号は同一部分を示す。そして、中央管理部８６によりそれぞれのインタフェース部８４を介して中央演算部５７に対して各種の設定や制御指示を行うことができる。又更にチャネルコード・デコード装置を増設して３重化，４重化により大容量の基地局を構成することができる。又このような多重化構成により、１：１又はＮ：１等の現用，予備の切替構成を付加して信頼性の向上を図ることも可能である。
【００８０】
図２０は本発明の実施の形態の多重化構成の負荷分散の説明図であり、図３，図６，図１８等と同一符号は同一部分を示し、下り有線インタフェース部５１と下り符号化部５２との処理ブロック１５０−１〜１５０−ｎを含む多重化構成に於いて、処理ブロック１５０−１，１５０−ｎに処理を分散させた場合を示す。例えば、下り無線フレーム多重部５３に於ける処理量に比較して、１個の処理ブロックに於ける処理量が多くなる場合に、ＤＳＰ８５から、下り無線フレーム多重部５３にチャネル割当設定情報Ｂ、処理ブロック１５０−１にチャネル割当設定情報Ａ、処理ブロック１５０−ｎにチャネル割当設定情報Ａ’をそれぞれ設定する。
【００８１】
この場合、チャネル割当設定情報Ａ，Ａ’は同一の設定情報であり、処理ブロック１５０−１，１５０−ｎに入力する処理データについては、その前段のメモリからの読出アドレスを異ならせて、処理データを分散して並列処理することにより、下り符号化部５２等の負荷分散を図り、処理の高速化を図ることができる。なお、更に多数の処理ブロックを１個の下り無線フレーム多重部５３に対して並列処理させることも可能である。
【００８２】
図２１は本発明の実施の形態の多重化構成の負荷分散の説明図であり、図３，図６，図１８等と同一符号は同一部分を示し、１５０は下り有線インタフェース部５１と下り符号化部５２とを含む処理ブロック、５３−１〜５３−ｎは多重化された下り無線フレーム多重部を示す。この実施の形態は、図２０に示す場合と反対に、下り無線フレーム多重部の負荷が重い時を示し、例えば、移動局側で動画像データ等の大容量データを伝送する場合、複数チャネルを用いて伝送することがある。そのような場合に適用することができる。即ち、ＤＳＰ８５から処理ブロック１５０に通常のチャネル割当設定情報Ｃを設定し、下り無線フレーム多重部５３−１にチャネル割当設定情報Ｄを設定し、下り無線フレーム多重部５３−ｎにチャネル割当設定情報Ｄ’を設定する。
【００８３】
この場合のチャネル割当設定情報Ｄ，Ｄ’は同一の設定情報であり、下り符号化部５２のメモリ（ＲＡＭ３）６６（図１８参照）のリードアドレスのみを異ならせて、下り無線フレーム多重部５３−１，５３−ｎに分散して入力し、多重化処理を並列に行わせるものである。この場合も、更に多数の下り無線フレーム多重部を並列動作させることも可能である。
【００８４】
図２２は本発明の実施の形態のメモリ有効利用の説明図であり、図１８又は図１９に示すように、多重化構成とした時に、第３のメモリ（ＲＡＭ３）６６の使用領域を中央演算部５７に於いて管理し、各チャネルの情報処理量に対応して領域の分割割当て等を行うものである。
【００８５】
例えば、中央演算部５７に於いて、チャネルｎの処理すべき情報量が多く、反対にチャネルｎ＋１の処理すべき情報量が少ない場合、そのチャネルｎ＋１の下り符号化部５２のメモリ６６の領域の一部をチャネルｎに割当てる。従って、チャネルｎの下り符号化部５２のメモリ６６と、チャネルｎ＋１の下り符号化部５２のメモリ６６の一部領域とを含めて、チャネルｎについての処理を行うことができる。従って、小さい容量のメモリ６６であっても、チャネル間で融通することが可能となるから、メモリの有効利用を図ることができる。
【００８６】
図２３は本発明の実施の形態のメモリ有効利用の説明図であり、図１８又は図１９に示すように、多重化構成とした時に、第６のメモリ（ＲＡＭ６）７４を中央演算部５７に於いて管理し、各チャネルの情報処理量に対応して領域の割当制御を行う場合を示す。例えば、チャネルｎ対応の上り復号化部５５のメモリ７４の領域と、チャネルｎ＋１対応の上り復号化部５５のメモリ７４の一部領域とを用いて、上り無線フレーム分離部５４との間でチャネルｎの処理データの転送を行い、チャネルｎ＋１対応の上り復号化部５５は、メモリ７４の残りの領域を用いて、上り無線フレーム分離部５４との間で処理データの転送を行うことになる。即ち、各チャネル対応の上り復号化部５５のメモリ７４の空き領域を有効利用することができるから、比較的小容量のメモリ７４で済む利点がある。
【００８７】
図２４は本発明の実施の形態のフレーム多重の説明図であり、図１８，図１９と同一符号は同一部分を示し、多重化された下り符号化部５２の第３のメモリ（ＲＡＭ３）６６を共有化した共有化メモリ１６０を中央演算部５７により管理する場合を示す。又多重化されたチャネル対応の下り無線フレーム多重部５３の第４のメモリ（ＲＡＭ４）６８と共有化メモリ１６０との間を多重バスにより接続し、タイミング制御とアドレス制御とによって、例えば、チャネルｎの符号化処理データを、チャネルｎ＋１対応の下り無線フレーム多重部５３のメモリ６８に転送してフレーム多重化を行わせることも可能となる。即ち、各部の処理量等を考慮して、メモリ・リソースの有効利用を図ることができる。
【００８８】
又下り無線フレーム多重部５３の第４のメモリ６８についても共有化メモリとして、中央演算部５７により管理し、データ処理量に応じて共有化メモリの領域割当てを行うことにより、メモリの有効利用を図ることができる。
【００８９】
図２５は本発明の実施の形態のフレーム分離の説明図であり、図１８，図１９と同一符号は同一部分を示し、多重化された上り無線フレーム分離部５４の第５のメモリ（ＲＡＭ５）を共有化した共有化メモリ１６１を中央演算部５７により管理する場合を示す。又この共有化メモリ１６１と各上り符号化部５５のメモリ７５との間を多重バスにより接続し、タイミング制御とアドレス制御とによって、フレーム分離の振分けを行うことができる。
【００９０】
又上り復号化部５５の第６のメモリ７５についても共有化メモリとして、中央演算部５７により管理し、データ処理量に応じてメモリ領域の割当制御を行うことにより、メモリの有効利用を図ることができる。
【００９１】
本発明は、前述の各実施の形態にのみ限定されるものではなく、それぞれの組合せに相当する構成とすることも可能である。又符号化部や復号化部は、ターボ符号の場合について示すが、移動通信システムに於ける符号化形式に対応した構成にすることができるものである。従って、各種の通信方式に於ける基地局に適用可能である。
【００９２】
【発明の効果】
以上説明したように、本発明は、第１のメモリ（ＲＡＭ１）２２を有する下り伝送路インタフェース部１１と、第２のメモリ（ＲＡＭ２）２３と符号化処理部と第３のメモリ（ＲＡＭ３）２６とを有する下り符号化部１２と、第４のメモリ（ＲＡＭ４）２７を有する下り伝送路インタフェース部１３と、第５のメモリ（ＲＡＭ５）３２を有する上り伝送路インタフェース部１４と、第６のメモリ（ＲＡＭ６）３３と復号化処理部と第７のメモリ（ＲＡＭ７）３６とを有する上り復号化部１５と、第８のメモリ（ＲＡＭ８）３７を有する上り伝送路インタフェース部１６と、各部の詳細動作モードを設定する中央演算部１７とを備えたチャネルコード・デコード装置及びこのチャネルコード・デコード装置を用いた基地局であり、チャネル数の変更やフォーマットの変更等に対しても中央演算部１７から各部の詳細動作モード設定により容易に対処することが可能となる利点がある。
【００９３】
又下り符号化部１２や上り復号化部１５等の各部は、メモリを介して処理結果のデータの受渡しを行う構成としたことにより、設定情報の更新時に於いてもデータの流れを中断することなく、設定情報に従った変更タイミングで処理の切替えが可能となる。又符号化処理や復号化処理をハードウェアにより実行することにより、高速処理が可能となる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態のチャネルコード・デコード装置の要部説明図である。
【図２】本発明の実施の形態の基地局の要部説明図である。
【図３】本発明の実施の形態の説明図である。
【図４】本発明の実施の形態のプログラムのダウンロードの説明図である。
【図５】本発明の実施の形態の上位装置からのダウンロードの説明図である。
【図６】本発明の実施の形態の試験パターンの送受信の説明図である。
【図７】本発明の実施の形態のフレーム多重処理の説明図である。
【図８】本発明の実施の形態のフレーム多重データの説明図である。
【図９】本発明の実施の形態のフレーム振分けの説明図である。
【図１０】本発明の実施の形態のフレーム分離処理の説明図である。
【図１１】本発明の実施の形態のフレーム分離の説明図である。
【図１２】本発明の実施の形態の処理種別変更構成の説明図である。
【図１３】本発明の実施の形態の処理種別変更動作説明図である。
【図１４】本発明の実施の形態の処理種別変更構成の説明図である。
【図１５】本発明の実施の形態の分離処理変更動作説明図である。
【図１６】本発明の実施の形態の下り符号化部の説明図である。
【図１７】本発明の実施の形態の上り復号化部の説明図である。
【図１８】本発明の実施の形態の多重化構成の説明図である。
【図１９】本発明の実施の形態の二重化チャネルコード・デコード装置の説明図である。
【図２０】本発明の実施の形態の多重化構成の負荷分散の説明図である。
【図２１】本発明の実施の形態の多重化構成の負荷分散の説明図である。
【図２２】本発明の実施の形態のメモリ有効利用の説明図である。
【図２３】本発明の実施の形態のメモリ有効利用の説明図である。
【図２４】本発明の実施の形態のフレーム多重の説明図である。
【図２５】本発明の実施の形態のフレーム分離の説明図である。
【図２６】基地局の要部説明図である。
【符号の説明】
１１ 下り伝送路インタフェース部
１２ 下り符号化部
１３ 下り伝送路インタフェース部
１４ 上り伝送路インタフェース部
１５ 上り復号化部
１６ 上り伝送路インタフェース部
１７ 中央演算部
１８ 品質管理部
２２，２３，２６，２７ 第１〜第４のメモリ（ＲＡＭ１〜ＲＡＭ４）
２４ 符号器
２５ 情報長整合インタリーブ部
２８ インタリーブフレーム多重部
３１ フレーム分離デインタリーブ部
３２，３３，３６，３７ 第５〜第８のメモリ（ＲＡＭ５〜ＲＡＭ８）
３４ デインタリーブ情報長整合部
３５ 復号器
Claims (6)
- 終端処理したデータを格納する第１のメモリを有する下り伝送路インタフェース部と、
符号化処理部に対して前記第１のメモリから転送されたデータを入力する為に一旦格納する第２のメモリと、前記符号化処理部による処理データを格納する第３のメモリと、中央演算部から設定された符号化制御情報に従って符号化処理を行う符号処理部と、前記中央演算部から設定された情報長整合制御情報に従って挿入，削除等を行う情報長整合処理部と、前記中央演算部から設定されたインタリーブパターン情報に従ってインタリーブ処理を行うインタリーブ処理部とを有する下り符号化部と、
前記第３のメモリから転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリを有する下り伝送路インタフェース部と、
上り伝送路からのデータを処理して格納する第５のメモリを有する上り伝送路インタフェース部と、
復号化処理部に対して前記第５のメモリから転送されたデータを入力する為に一旦格納する第６のメモリと、前記復号化処理部による処理データを格納する第７のメモリとを有する上り復号化部と、
前記第７のメモリから転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリを有する上り伝送路インタフェース部とを備え、
前記中央演算部は、前記各メモリ間の転送制御及び前記各部の動作制御を行う構成を備えた
ことを特徴とするチャネルコード・デコード装置。 - 終端処理したデータを格納する第１のメモリを有する下り伝送路インタフェース部と、
符号化処理部に対して前記第１のメモリから転送されたデータを入力する為に一旦格納する第２のメモリと、前記符号化処理部による処理データを格納する第３のメモリとを有する下り符号化部と、
前記第３のメモリから転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリを有する下り伝送路インタフェース部と、
上り伝送路からのデータを処理して格納する第５のメモリを有する上り伝送路インタフェース部と、
復号化処理部に対して前記第５のメモリから転送されたデータを入力する為に一旦格納する第６のメモリと、前記復号化処理部による処理データを格納する第７のメモリと、中央演算部から設定されたインタリーブパターン情報に従ってデインタリーブ処理を行うデインタリーブ処理部と、前記中央演算部から設定された情報長整合制御情報に従って挿入，削除を行う情報長制御処理部と、前記中央演算部から設定された復号化制御情報に従って復号化処理を行う復号処理部とを備えた上り復号化部と、
前記第７のメモリから転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリを有する上り伝送路インタフェース部とを備え、
前記中央演算部は、前記各メモリ間の転送制御及び前記各部の動作制御を行う構成を備えた
ことを特徴とするチャネルコード・デコード装置。 - 終端処理したデータを格納する第１のメモリを有する下り伝送路インタフェース部と、
符号化処理部に対して前記第１のメモリから転送されたデータを入力する為に一旦格納する第２のメモリと、前記符号化処理部による処理データを格納する第３のメモリとを有する下り符号化部と、
前記第３のメモリから転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリを有する下り伝送路インタフェース部と、
上り伝送路からのデータを処理して格納する第５のメモリを有する上り伝送路インタフェース部と、
復号化処理部に対して前記第５のメモリから転送されたデータを入力する為に一旦格納する第６のメモリと、前記復号化処理部による処理データを格納する第７のメモリとを有する上り復号化部と、
前記第７のメモリから転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリを有する上り伝送路インタフェース部と、
前記各メモリ間の転送制御及び前記各部の動作制御を行う中央演算部とを備え、
前記第１のメモリを含む前記下り伝送路インタフェース部と、前記第２，第３のメモリを含む前記下り符号化部と、前記第４のメモリを含む前記下り伝送路インタフェース部と、前記第５のメモリを含む前記上り伝送路インタフェース部と、前記第６，第７のメモリを含む前記上り復号化部と、前記第８のメモリを含む前記上り伝送路インタフェース部とをそれぞれ複数個設けて、各メモリ間をバスにより接続した多重化構成を備えた
ことを特徴とするチャネルコード・デコード装置。 - 前記多重化構成の同一機能部分を処理情報量に対応して並列動作させるように前記中央演算部により制御する構成を備えたことを特徴とする請求項３記載のチャネルコード・デコード装置。
- 前記多重化構成の各部のメモリを共有化メモリとし、前記中央演算部により処理量に対応した領域割当制御を行う構成としたことを特徴とする請求項３記載のチャネルコード・デコード装置。
- 終端処理したデータを格納する第１のメモリを有する下り伝送路インタフェース部と、符号化処理部に対して前記第１のメモリから転送されたデータを入力する為に一旦格納する第２のメモリと、前記符号化処理部による処理データを格納する第３のメモリとを有する下り符号化部と、前記第３のメモリから転送されたデータを格納して下り伝送路に送出処理する為の第４のメモリを有する下り伝送路インタフェース部と、上り伝送路からのデータを処理して格納する第５のメモリを有する上り伝送路インタフェース部と、復号化処理部に対して前記第５のメモリから転送されたデータを入力する為に一旦格納する第６のメモリと、前記復号化処理部による処理データを格納する第７のメモリとを有する上り復号化部と、前記第７のメモリから転送されたデータを格納して上り伝送路に送出処理する為の第８のメモリを有する上り伝送路インタフェース部と、前記各メモリ間の転送制御及び前記各部の動作制御を行う中央演算部とを備えたチャネルコード・デコード装置と、
前記第４のメモリを有する下り伝送路インタフェース部と、前記第５のメモリを有する上り伝送路インタフェース部とに接続されて移動局との間で無線で送受信する無線送受信部と、
前記第１のメモリを有する下り伝送路インタフェース部と、前記第８のメモリを有する上り伝送路インタフェース部とに有線回線を接続する有線対応部とを備え、
前記チャネルコード・デコード装置は、前記下り伝送路インタフェース部と、前記符号化処理部と、前記上り伝送路インタフェース部と、前記復号化処理部とをそれぞれ複数設けて、前記メモリ間をバスにより接続して多重化した構成を備えた
ことを特徴とする基地局。
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