JPH0918354A - 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 - Google Patents
周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置Info
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- JPH0918354A JPH0918354A JP16862595A JP16862595A JPH0918354A JP H0918354 A JPH0918354 A JP H0918354A JP 16862595 A JP16862595 A JP 16862595A JP 16862595 A JP16862595 A JP 16862595A JP H0918354 A JPH0918354 A JP H0918354A
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Abstract
(57)【要約】
【目的】 データ伝送速度が高速であっても、極力、高
速の回路素子を使用することなく、装置を製造すること
ができるようにすることにより、装置の製造を容易にす
る。 【構成】 Ｓ／Ｐ変換回路２０は、シリアル形式の変形
伝送データＤＡＳを４ビットのパラレル形式の変形伝送
データＤＡＰに変換する。ＣＲＣ符号生成回路３０は、
この変形伝送データＤＡＰを１２次の生成多項式で割
る。Ｐ／Ｓ変換回路４０は、この割り算により得られた
パラレル形式のＣＲＣ符号をシリアル形式のＣＲＣ符号
に変換する。ＣＲＣ符号生成回路３０は、３個ずつ４並
列に配列された１２個のＤフリップフロップ回路３１
（１）〜３１（１２）と、変形伝送データＤＡＰを生成
多項式で割る演算が実行されるように、１２個のＤフリ
ップフロップ回路３１（１）〜３１（１２）を接続する
１６個の排他的論理和回路３２（１）〜３２（１６）を
有する。
速の回路素子を使用することなく、装置を製造すること
ができるようにすることにより、装置の製造を容易にす
る。 【構成】 Ｓ／Ｐ変換回路２０は、シリアル形式の変形
伝送データＤＡＳを４ビットのパラレル形式の変形伝送
データＤＡＰに変換する。ＣＲＣ符号生成回路３０は、
この変形伝送データＤＡＰを１２次の生成多項式で割
る。Ｐ／Ｓ変換回路４０は、この割り算により得られた
パラレル形式のＣＲＣ符号をシリアル形式のＣＲＣ符号
に変換する。ＣＲＣ符号生成回路３０は、３個ずつ４並
列に配列された１２個のＤフリップフロップ回路３１
（１）〜３１（１２）と、変形伝送データＤＡＰを生成
多項式で割る演算が実行されるように、１２個のＤフリ
ップフロップ回路３１（１）〜３１（１２）を接続する
１６個の排他的論理和回路３２（１）〜３２（１６）を
有する。
Description
【０００１】
【産業上の利用分野】この発明は、周期冗長検査（以下
「ＣＲＣ（Cyclic Redundancy Check)」という。）方式
の誤り検出符号（以下「ＣＲＣ符号」という。）を生成
するＣＲＣ方式の誤り検出符号生成装置に関する。
「ＣＲＣ（Cyclic Redundancy Check)」という。）方式
の誤り検出符号（以下「ＣＲＣ符号」という。）を生成
するＣＲＣ方式の誤り検出符号生成装置に関する。
【０００２】また、この発明は、ＣＲＣ符号を付加され
た受信データの誤りを検出するＣＲＣ方式の誤り検出装
置に関する。
た受信データの誤りを検出するＣＲＣ方式の誤り検出装
置に関する。
【０００３】
【従来の技術】一般に、ディジタル伝送においては、デ
ータの受信誤りを検出する誤り検出方式として、誤り検
出符号を用いる誤り検出符号方式が採用されている。こ
の誤り検出符号方式においては、誤り検出符号として、
通常、ＣＲＣ符号が用いられる。
ータの受信誤りを検出する誤り検出方式として、誤り検
出符号を用いる誤り検出符号方式が採用されている。こ
の誤り検出符号方式においては、誤り検出符号として、
通常、ＣＲＣ符号が用いられる。
【０００４】誤り検出符号として、ＣＲＣ符号を用いる
誤り検出符号方式、すなわち、ＣＲＣ方式においては、
送信側で、生成多項式を使ってＣＲＣ符号を生成し、こ
れを伝送データに付加し、受信側で受信データを生成多
項式で割ることにより、受信誤りを検出するようになっ
ている。
誤り検出符号方式、すなわち、ＣＲＣ方式においては、
送信側で、生成多項式を使ってＣＲＣ符号を生成し、こ
れを伝送データに付加し、受信側で受信データを生成多
項式で割ることにより、受信誤りを検出するようになっ
ている。
【０００５】ＣＲＣ符号は、伝送データに生成多項式の
最高次の項を掛け、この最高次の項を掛けられた伝送デ
ータ（以下「変形伝送データ」という。）を生成多項式
で割ることにより生成される。この場合、ＣＲＣ符号
は、割り算の余りによって表される。
最高次の項を掛け、この最高次の項を掛けられた伝送デ
ータ（以下「変形伝送データ」という。）を生成多項式
で割ることにより生成される。この場合、ＣＲＣ符号
は、割り算の余りによって表される。
【０００６】変形伝送データを生成多項式で割ってＣＲ
Ｃ符号を生成するＣＲＣ符号生成装置と、受信データを
生成多項式で割って受信誤りを検出する誤り検出装置
は、通常、シフトレジスタを構成するための複数の遅延
回路とこの複数の遅延回路の遅延出力の排他的論理和を
とる排他的論理和回路を用いて構成される。
Ｃ符号を生成するＣＲＣ符号生成装置と、受信データを
生成多項式で割って受信誤りを検出する誤り検出装置
は、通常、シフトレジスタを構成するための複数の遅延
回路とこの複数の遅延回路の遅延出力の排他的論理和を
とる排他的論理和回路を用いて構成される。
【０００７】遅延回路と排他的論理和回路を用いてＣＲ
Ｃ符号生成装置や誤り検出装置を構成する場合、従来
は、これらの回路を生成多項式に従って直列に配列する
ようになっていた。
Ｃ符号生成装置や誤り検出装置を構成する場合、従来
は、これらの回路を生成多項式に従って直列に配列する
ようになっていた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構成においては、遅延回路をデータ伝送速度と同じ
速度で駆動しなければならないため、データ伝送速度が
速くなると、高速の回路素子が必要になり、装置の実現
が困難になるという問題があった。
うな構成においては、遅延回路をデータ伝送速度と同じ
速度で駆動しなければならないため、データ伝送速度が
速くなると、高速の回路素子が必要になり、装置の実現
が困難になるという問題があった。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、変形伝送データをＮ次の生
成多項式で割ることにより、ＣＲＣ符号を生成する装置
において、シフトレジスタを構成するＮ個の遅延手段を
Ｍ個ずつ（Ｎ／Ｍ）並列に配列し、これらを、変形伝送
データを生成多項式で割る演算が実行されるように、複
数の排他的論理和手段で接続するようにしたものであ
る。
に、請求項１に係る発明は、変形伝送データをＮ次の生
成多項式で割ることにより、ＣＲＣ符号を生成する装置
において、シフトレジスタを構成するＮ個の遅延手段を
Ｍ個ずつ（Ｎ／Ｍ）並列に配列し、これらを、変形伝送
データを生成多項式で割る演算が実行されるように、複
数の排他的論理和手段で接続するようにしたものであ
る。
【００１０】また、請求項３に係る発明は、ＣＲＣ符号
を付加された受信データをＮ次の生成多項式で割ること
により、受信誤りを検出する装置において、シフトレジ
スタを構成するＮ個の遅延手段をＭ個ずつ（Ｎ／Ｍ）並
列に配列し、これらを、受信データを生成多項式で割る
演算が実行されるように、複数の排他的論理和手段で接
続するようにしたものである。
を付加された受信データをＮ次の生成多項式で割ること
により、受信誤りを検出する装置において、シフトレジ
スタを構成するＮ個の遅延手段をＭ個ずつ（Ｎ／Ｍ）並
列に配列し、これらを、受信データを生成多項式で割る
演算が実行されるように、複数の排他的論理和手段で接
続するようにしたものである。
【００１１】
【作用】請求項１に係る発明においては、装置に対し
て、変形伝送データを（Ｎ／Ｍ）ビットのパラレル形式
で入力することができる。これにより、変形伝送データ
をシリアル形式で入力する従来の構成に比べ、遅延手段
の動作速度を（Ｍ／Ｎ）分の１に低減することができ
る。その結果、シリアル形式の変形伝送データが速くて
も、極力、高速の回路素子を使用する必要がないので、
装置を容易に製造することができる。
て、変形伝送データを（Ｎ／Ｍ）ビットのパラレル形式
で入力することができる。これにより、変形伝送データ
をシリアル形式で入力する従来の構成に比べ、遅延手段
の動作速度を（Ｍ／Ｎ）分の１に低減することができ
る。その結果、シリアル形式の変形伝送データが速くて
も、極力、高速の回路素子を使用する必要がないので、
装置を容易に製造することができる。
【００１２】請求項２に係る発明においても、装置に対
して、受信データを（Ｎ／Ｍ）ビットのパラレル形式で
入力することができる。これにより、この発明において
も、請求項１に係る発明と同様の作用を得ることができ
る。
して、受信データを（Ｎ／Ｍ）ビットのパラレル形式で
入力することができる。これにより、この発明において
も、請求項１に係る発明と同様の作用を得ることができ
る。
【００１３】
【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。
例を詳細に説明する。
【００１４】［一実施例］ ［構成］図１は、この発明の一実施例の構成を示す回路
図である。
図である。
【００１５】なお、以下の説明では、この発明をＣＲＣ
符号生成装置に適用する場合を代表として説明する。ま
た、以下の説明では、この発明を、生成多項式として、
次式で示される１２次の生成多項式Ｇ（Ｘ）を用いる場
合を代表として説明する。
符号生成装置に適用する場合を代表として説明する。ま
た、以下の説明では、この発明を、生成多項式として、
次式で示される１２次の生成多項式Ｇ（Ｘ）を用いる場
合を代表として説明する。
【００１６】Ｇ（Ｘ）＝Ｘ12＋Ｘ6 ＋Ｘ4 ＋Ｘ1 ＋１ まず、図１に示すＣＲＣ符号生成装置の概略構成を説明
する。
する。
【００１７】図示のＣＲＣ符号生成装置は、入力端子１
０と、シリアル／パラレル変換回路（以下「Ｓ／Ｐ変換
回路」という）２０と、ＣＲＣ符号生成回路３０と、パ
ラレル／シリアル変換回路（以下「Ｐ／Ｓ」変換回路と
いう）４０と、出力端子５０を有する。
０と、シリアル／パラレル変換回路（以下「Ｓ／Ｐ変換
回路」という）２０と、ＣＲＣ符号生成回路３０と、パ
ラレル／シリアル変換回路（以下「Ｐ／Ｓ」変換回路と
いう）４０と、出力端子５０を有する。
【００１８】入力端子１０には、シリアル形式の変形伝
送データＤＡＳが供給される。すなわち、伝送データに
生成多項式Ｇ（Ｘ）の最高次（１２次）の項Ｘ12を掛け
たシリアル形式のデータが供給される。
送データＤＡＳが供給される。すなわち、伝送データに
生成多項式Ｇ（Ｘ）の最高次（１２次）の項Ｘ12を掛け
たシリアル形式のデータが供給される。
【００１９】Ｓ／Ｐ変換回路２０は、入力端子１０に供
給された変形伝送データＤＡＳを、例えば、４ビットの
パラレル形式の変形伝送データＤＡＰ（ＤＡＰ１，ＤＡ
Ｐ２，ＤＡＰ３，ＤＡＰ４）に変換する機能を有する。
ここで、ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４は、
それぞれ第１，第２，第３，第４ビットのデータであ
る。
給された変形伝送データＤＡＳを、例えば、４ビットの
パラレル形式の変形伝送データＤＡＰ（ＤＡＰ１，ＤＡ
Ｐ２，ＤＡＰ３，ＤＡＰ４）に変換する機能を有する。
ここで、ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４は、
それぞれ第１，第２，第３，第４ビットのデータであ
る。
【００２０】ＣＲＣ符号生成回路３０は、Ｓ／Ｐ変換回
路２０から出力されるパラレル形式の変形伝送データＤ
ＡＰを生成多項式で割ることにより、１２ビットのパラ
レル形式のＣＲＣ符号を生成する機能を有する。
路２０から出力されるパラレル形式の変形伝送データＤ
ＡＰを生成多項式で割ることにより、１２ビットのパラ
レル形式のＣＲＣ符号を生成する機能を有する。
【００２１】Ｐ／Ｓ変換回路４０は、ＣＲＣ符号生成部
３０から出力されるパラレル形式のＣＲＣ符号をシリア
ル形式のＣＲＣ符号ＤＢＳに変換する機能を有する。
３０から出力されるパラレル形式のＣＲＣ符号をシリア
ル形式のＣＲＣ符号ＤＢＳに変換する機能を有する。
【００２２】出力端子５０には、Ｐ／Ｓ変換回路４０か
ら出力されるシリアル形式のＣＲＣ符号ＤＢＳが供給さ
れる。
ら出力されるシリアル形式のＣＲＣ符号ＤＢＳが供給さ
れる。
【００２３】ＣＲＣ符号生成部３０は、Ｆ１〜Ｆ１２の
１２個のフリップフロップ回路３１（１）〜３１（１
２）と、１６個の排他的論理和回路３２（１）〜３２
（１６）を有する。
１２個のフリップフロップ回路３１（１）〜３１（１
２）と、１６個の排他的論理和回路３２（１）〜３２
（１６）を有する。
【００２４】フリップフロップ回路３１（１）〜３１
（１２）は、３個ずつ４並列に配列され、パラレル形式
の変形伝送データＤＡＰをシフトするシフトレジスタを
構成する。
（１２）は、３個ずつ４並列に配列され、パラレル形式
の変形伝送データＤＡＰをシフトするシフトレジスタを
構成する。
【００２５】排他的論理和回路３２（１）〜３２（１
６）は、パラレル形式の変形伝送データＤＡＰを生成多
項式Ｇ（Ｘ）で割る演算が実行されるように、１２個の
Ｄフリップフロップ回路３１（１）〜３１（１２）を接
続する。
６）は、パラレル形式の変形伝送データＤＡＰを生成多
項式Ｇ（Ｘ）で割る演算が実行されるように、１２個の
Ｄフリップフロップ回路３１（１）〜３１（１２）を接
続する。
【００２６】すなわち、Ｄフリップフロップ回路３１
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）は、後述するクロック信号ＣＬＫ２の１周
期にて、従来の構成において、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）で割る演算を後述す
るクロック信号ＣＬＫ１の４周期に渡って行った場合と
同じ演算結果が得られるように配置されている。
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）は、後述するクロック信号ＣＬＫ２の１周
期にて、従来の構成において、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）で割る演算を後述す
るクロック信号ＣＬＫ１の４周期に渡って行った場合と
同じ演算結果が得られるように配置されている。
【００２７】これは、後述する図３の従来構成で使用さ
れているＤフリップフロップ回路６１（１）〜６１（１
２）と排他的論理和回路６２（１）〜６２（４）がクロ
ック信号（クロック信号ＣＫ１に相当する）の４周期の
間に、生成多項式に従った複数回の排他的論理和と４回
のシフトを行うことに注目し、また、排他的論理和は、
クロック信号の入力が行われる以前に、Ｄフリップフロ
ップ回路６１（１）〜６１（１２）に記憶されていたデ
ータと、入力端子６０から４周期の間に入力されるデー
タとの間で行われることに注目すると、実施例の場合に
も、クロック信号ＣＬＫ１にて、４周期に相当するデー
タがＤＡＰ１〜ＤＡＰ４にあり、クロック入力が行われ
る以前のデータもＤフリップフロップ回路３１（１）〜
３１（１２）に記憶されていることから、シリアル形式
の伝送データをＤＡＳを生成多項式Ｇ（Ｘ）で割る演算
が実施されるように、Ｄフリップフロップ回路３１
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）を配置することが可能であり、これによ
り、生成多項式に従った配置が可能となるからである。
れているＤフリップフロップ回路６１（１）〜６１（１
２）と排他的論理和回路６２（１）〜６２（４）がクロ
ック信号（クロック信号ＣＫ１に相当する）の４周期の
間に、生成多項式に従った複数回の排他的論理和と４回
のシフトを行うことに注目し、また、排他的論理和は、
クロック信号の入力が行われる以前に、Ｄフリップフロ
ップ回路６１（１）〜６１（１２）に記憶されていたデ
ータと、入力端子６０から４周期の間に入力されるデー
タとの間で行われることに注目すると、実施例の場合に
も、クロック信号ＣＬＫ１にて、４周期に相当するデー
タがＤＡＰ１〜ＤＡＰ４にあり、クロック入力が行われ
る以前のデータもＤフリップフロップ回路３１（１）〜
３１（１２）に記憶されていることから、シリアル形式
の伝送データをＤＡＳを生成多項式Ｇ（Ｘ）で割る演算
が実施されるように、Ｄフリップフロップ回路３１
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）を配置することが可能であり、これによ
り、生成多項式に従った配置が可能となるからである。
【００２８】以上が、図１に示す装置の概略構成であ
る。
る。
【００２９】次に、ＣＲＣ符号生成回路３０のＤフリッ
プフロップ回路３１（１）〜３１（１２）と排他的論理
和回路３２（１）〜３２（１６）との接続構成を説明す
る。
プフロップ回路３１（１）〜３１（１２）と排他的論理
和回路３２（１）〜３２（１６）との接続構成を説明す
る。
【００３０】入力端子１０は、Ｓ／Ｐ変換回路２０の入
力端子Ｉに接続されている。Ｓ／Ｐ変換回路２０の出力
端子Ｏ１，Ｏ２，Ｏ３，Ｏ４は、それぞれ排他的論理和
回路３２（１），３２（２），３２（３），３２（４）
の入力端子に接続されている。
力端子Ｉに接続されている。Ｓ／Ｐ変換回路２０の出力
端子Ｏ１，Ｏ２，Ｏ３，Ｏ４は、それぞれ排他的論理和
回路３２（１），３２（２），３２（３），３２（４）
の入力端子に接続されている。
【００３１】排他的論理和回路３２（１）の出力端子
は、排他的論理和回路３２（１４），３２（１０），３
２（１３），３２（５）の入力端子に接続されている。
排他的論理和回路３２（２）の出力端子は、排他的論理
和回路３２（１５），３２（１１），３２（１４），３
２（６）の入力端子に接続されている。
は、排他的論理和回路３２（１４），３２（１０），３
２（１３），３２（５）の入力端子に接続されている。
排他的論理和回路３２（２）の出力端子は、排他的論理
和回路３２（１５），３２（１１），３２（１４），３
２（６）の入力端子に接続されている。
【００３２】排他的論理和回路３２（３）の出力端子
は、排他的論理和回路３２（１６），３２（１２），３
２（１５），３２（７）の入力端子に接続されている。
排他的論理和回路３２（４）の出力端子は、Ｄフリップ
フロップ回路３１（１２）の入力端子と、排他的論理和
回路３２（９），３２（８），３２（１６）の入力端子
に接続されている。
は、排他的論理和回路３２（１６），３２（１２），３
２（１５），３２（７）の入力端子に接続されている。
排他的論理和回路３２（４）の出力端子は、Ｄフリップ
フロップ回路３１（１２）の入力端子と、排他的論理和
回路３２（９），３２（８），３２（１６）の入力端子
に接続されている。
【００３３】排他的論理和回路３２（１４），３２（１
５），３２（１６）の出力端子は、Ｄフリップフロップ
回路３１（９），３１（１０），３１（１１）の入力端
子に接続されている。フリップフロップ回路３１
（９），３１（１０），３１（１１），３１（１２）の
出力端子は、排他的論理和回路３２（１０），３２（１
１），３２（１２），３２（１３）の入力端子に接続さ
れている。
５），３２（１６）の出力端子は、Ｄフリップフロップ
回路３１（９），３１（１０），３１（１１）の入力端
子に接続されている。フリップフロップ回路３１
（９），３１（１０），３１（１１），３１（１２）の
出力端子は、排他的論理和回路３２（１０），３２（１
１），３２（１２），３２（１３）の入力端子に接続さ
れている。
【００３４】排他的論理和回路３２（１０），３２（１
１），３２（１３）の出力端子は、排他的論理和回路３
２（７），３２（８），３２（９）の入力端子に接続さ
れている。排他的論理和回路３２（７），３２（８），
３２（１２），３２（９）の出力端子は、Ｄフリップフ
ロップ回路３１（５），３１（６），３１（７），３１
（８）に接続されている。
１），３２（１３）の出力端子は、排他的論理和回路３
２（７），３２（８），３２（９）の入力端子に接続さ
れている。排他的論理和回路３２（７），３２（８），
３２（１２），３２（９）の出力端子は、Ｄフリップフ
ロップ回路３１（５），３１（６），３１（７），３１
（８）に接続されている。
【００３５】Ｄフリップフロップ回路３１（５），３１
（６）の出力端子は、Ｄフリップフロップ回路３１
（１），３１（２）の入力端子に接続されている。Ｄフ
リップフロップ回路３１（７），３１（８）の出力端子
は、排他的論理和回路３２（５），３２（６）の入力端
子に接続されている。
（６）の出力端子は、Ｄフリップフロップ回路３１
（１），３１（２）の入力端子に接続されている。Ｄフ
リップフロップ回路３１（７），３１（８）の出力端子
は、排他的論理和回路３２（５），３２（６）の入力端
子に接続されている。
【００３６】排他的論理和回路３２（５），３２（６）
の出力端子は、Ｄフリップフロップ回路３１（３），３
１（４）の入力端子に接続されている。Ｄフリップフロ
ップ回路３１（１），３１（２），３１（３），３１
（４）の出力端子は、排他的論理和回路３２（１），３
２（２），３２（３），３２（４）の入力端子に接続さ
れている。
の出力端子は、Ｄフリップフロップ回路３１（３），３
１（４）の入力端子に接続されている。Ｄフリップフロ
ップ回路３１（１），３１（２），３１（３），３１
（４）の出力端子は、排他的論理和回路３２（１），３
２（２），３２（３），３２（４）の入力端子に接続さ
れている。
【００３７】Ｄフリップフロップ回路３１（１）〜３１
（１２）の出力端子は、さらに、Ｐ／Ｓ変換回路４０の
入力端子Ｉ１〜Ｉ１２に接続されている。以上が、Ｄフ
リップフロップ回路３１（１）〜３１（１２）と排他的
論理和回路３２（１）〜３２（１６）の接続構成であ
る。
（１２）の出力端子は、さらに、Ｐ／Ｓ変換回路４０の
入力端子Ｉ１〜Ｉ１２に接続されている。以上が、Ｄフ
リップフロップ回路３１（１）〜３１（１２）と排他的
論理和回路３２（１）〜３２（１６）の接続構成であ
る。
【００３８】［動作］上記構成において、図２のタイミ
ングチャートを参照しながら、動作を説明する。
ングチャートを参照しながら、動作を説明する。
【００３９】入力端子１０には、周波数Ｆ１のシリアル
形式の変形伝送データＤＡＳ（図２（ｂ）参照）が供給
される。この変形伝送データＤＡＳは、Ｓ／Ｐ変換回路
２０に供給され、周波数Ｆ１のクロック信号ＣＬＫ１
（図２（ａ）参照）に従って、順次シフトされる。
形式の変形伝送データＤＡＳ（図２（ｂ）参照）が供給
される。この変形伝送データＤＡＳは、Ｓ／Ｐ変換回路
２０に供給され、周波数Ｆ１のクロック信号ＣＬＫ１
（図２（ａ）参照）に従って、順次シフトされる。
【００４０】このシフト出力は、周波数Ｆ１の（１／
４）倍の周波数Ｆ２を有するクロック信号ＣＬＫ２（図
２（ｄ）参照）に従ってラッチされる。これにより、周
波数Ｆ２のパラレル形式の４ビットの変形伝送データＤ
ＡＰ（図２（ｃ）参照）が得られる。
４）倍の周波数Ｆ２を有するクロック信号ＣＬＫ２（図
２（ｄ）参照）に従ってラッチされる。これにより、周
波数Ｆ２のパラレル形式の４ビットの変形伝送データＤ
ＡＰ（図２（ｃ）参照）が得られる。
【００４１】Ｓ／Ｐ変換回路２０から出力されるパラレ
ル形式の変形伝送データＤＡＰは、ＣＲＣ符号生成回路
３０に供給され、生成多項式Ｇ（Ｘ）によって割られ
る。これにより、周波数Ｆ２の１２ビットのパラレル形
式のＣＲＣ符号が生成される。このＣＲＣ符号は、割り
算の余りとして得られる。
ル形式の変形伝送データＤＡＰは、ＣＲＣ符号生成回路
３０に供給され、生成多項式Ｇ（Ｘ）によって割られ
る。これにより、周波数Ｆ２の１２ビットのパラレル形
式のＣＲＣ符号が生成される。このＣＲＣ符号は、割り
算の余りとして得られる。
【００４２】なお、この場合、ＣＲＣ符号生成回路３０
のＤフリップフロップ回路３１（１）〜３１（１２）
は、周波数Ｆ２のクロック信号ＣＬＫ２に従って駆動さ
れる。これにより、Ｄフリップフロップ回路３１（１）
〜３１（１２）は、従来のように、シリアル形式の変形
伝送データＤＡＳを生成多項式Ｇ（Ｘ）によって割る場
合の４分の１の速度で駆動される。
のＤフリップフロップ回路３１（１）〜３１（１２）
は、周波数Ｆ２のクロック信号ＣＬＫ２に従って駆動さ
れる。これにより、Ｄフリップフロップ回路３１（１）
〜３１（１２）は、従来のように、シリアル形式の変形
伝送データＤＡＳを生成多項式Ｇ（Ｘ）によって割る場
合の４分の１の速度で駆動される。
【００４３】ＣＲＣ符号生成回路３０により生成された
ＣＲＣ符号は、Ｐ／Ｓ変換回路４０に供給され、周波数
Ｆ２のクロック信号ＣＬＫ２に従ってラッチされる。こ
のラッチ出力は、周波数Ｆ１のクロック信号ＣＬＫ１に
従ってシフトされる。
ＣＲＣ符号は、Ｐ／Ｓ変換回路４０に供給され、周波数
Ｆ２のクロック信号ＣＬＫ２に従ってラッチされる。こ
のラッチ出力は、周波数Ｆ１のクロック信号ＣＬＫ１に
従ってシフトされる。
【００４４】これにより、周波数Ｆ１のシリアル形式の
ＣＲＣ符号ＤＢＳが得られる。このＣＲＣ符号ＤＢＳ
は、出力端子５０に供給される。以上が一実施例の動作
である。
ＣＲＣ符号ＤＢＳが得られる。このＣＲＣ符号ＤＢＳ
は、出力端子５０に供給される。以上が一実施例の動作
である。
【００４５】ここで、この実施例のような並列構成にお
いても、従来の直列構成と同様に、ＣＲＣ符号を生成す
ることができることを説明する。
いても、従来の直列構成と同様に、ＣＲＣ符号を生成す
ることができることを説明する。
【００４６】図３は、従来のＣＲＣ符号生成装置の構成
を示す回路図である。なお、図には、生成多項式として
上述した１２次の生成多項式Ｇ（Ｘ）を用いる場合を代
表として示す。
を示す回路図である。なお、図には、生成多項式として
上述した１２次の生成多項式Ｇ（Ｘ）を用いる場合を代
表として示す。
【００４７】図示のＣＲＣ符号生成装置は、直列に配列
された１２個のＤフリップフロップ回路６１（１）〜６
１（１２）と、４個の排他的論理和回路６２（１）〜６
２（４）を有する。この場合、入力端子６０には、シリ
アル形式の変形伝送データＤＡＳが供給され、出力端子
６３には、シリアル形式のＣＲＣ符号ＤＢＳが出力され
る。
された１２個のＤフリップフロップ回路６１（１）〜６
１（１２）と、４個の排他的論理和回路６２（１）〜６
２（４）を有する。この場合、入力端子６０には、シリ
アル形式の変形伝送データＤＡＳが供給され、出力端子
６３には、シリアル形式のＣＲＣ符号ＤＢＳが出力され
る。
【００４８】図４は、従来のＣＲＣ符号生成装置に、シ
リアル形式の変形伝送データＤＡＳを入力した場合の各
伝送周期におけるＤフリップフロップ回路６１（１）〜
６１（１２）のラッチ出力のシミュレーション結果を示
す図である。なお、図には、変形伝送データＤＡＳとし
て、すべて“１”のデータを４０周期（４０／Ｆ１）分
入力した場合を示す。
リアル形式の変形伝送データＤＡＳを入力した場合の各
伝送周期におけるＤフリップフロップ回路６１（１）〜
６１（１２）のラッチ出力のシミュレーション結果を示
す図である。なお、図には、変形伝送データＤＡＳとし
て、すべて“１”のデータを４０周期（４０／Ｆ１）分
入力した場合を示す。
【００４９】図５は、この実施例のＣＲＣ符号生成装置
のＣＲＣ符号生成回路３０に、パラレル形式の変形伝送
データＤＡＰを入力した場合の各伝送周期におけるＤフ
リップフロップ回路３１（１）〜３１（１２）のラッチ
出力のシミュレーション結果を示す図である。なお、図
には、変形伝送データＤＡＰとして、各ビットのデータ
ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４がすべて
“１”のデータを１０周期（１０／Ｆ２）分入力した場
合を示す。
のＣＲＣ符号生成回路３０に、パラレル形式の変形伝送
データＤＡＰを入力した場合の各伝送周期におけるＤフ
リップフロップ回路３１（１）〜３１（１２）のラッチ
出力のシミュレーション結果を示す図である。なお、図
には、変形伝送データＤＡＰとして、各ビットのデータ
ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４がすべて
“１”のデータを１０周期（１０／Ｆ２）分入力した場
合を示す。
【００５０】変形伝送データＤＡＰは、４ビットのパラ
レルデータである。したがって、この実施例のＣＲＣ符
号生成装置が従来のＣＲＣ符号生成装置と等価であれ
ば、Ｄフリップフロップ回路３１（１）〜３１（１２）
のラッチ出力は、シリアル形式の変形伝送データＤＡＳ
の４周期（４／Ｆ１）ごとに、Ｄフリップフロップ回路
６１（１）〜６１（１６）のラッチ出力と同じになる。
レルデータである。したがって、この実施例のＣＲＣ符
号生成装置が従来のＣＲＣ符号生成装置と等価であれ
ば、Ｄフリップフロップ回路３１（１）〜３１（１２）
のラッチ出力は、シリアル形式の変形伝送データＤＡＳ
の４周期（４／Ｆ１）ごとに、Ｄフリップフロップ回路
６１（１）〜６１（１６）のラッチ出力と同じになる。
【００５１】ここで、図４と図５のシミュレーション結
果を比較すると、この実施例のＤフリップフロップ回路
３１（１）〜３１（１２）の第０周期、第１周期、第２
周期、…におけるラッチ出力は、Ｄフリップフロップ回
路６１（１）〜６１（１６）の第０周期、第４周期、第
８周期、…におけるラッチ出力と同じである。
果を比較すると、この実施例のＤフリップフロップ回路
３１（１）〜３１（１２）の第０周期、第１周期、第２
周期、…におけるラッチ出力は、Ｄフリップフロップ回
路６１（１）〜６１（１６）の第０周期、第４周期、第
８周期、…におけるラッチ出力と同じである。
【００５２】言い換えれば、この実施例のＤフリップフ
ロップ回路３１（１）〜３１（１２）のラッチ出力は、
シリアル形式の変形伝送データＤＡＳの４周期（４／Ｆ
１）ごとに、従来のＤフリップフロップ回路６１（１）
〜６１（１６）のラッチ出力と同じになる。
ロップ回路３１（１）〜３１（１２）のラッチ出力は、
シリアル形式の変形伝送データＤＡＳの４周期（４／Ｆ
１）ごとに、従来のＤフリップフロップ回路６１（１）
〜６１（１６）のラッチ出力と同じになる。
【００５３】これにより、この実施例のＣＲＣ生成装置
は、従来のＣＲＣ生成装置と等価となる。その結果、こ
の実施例のＣＲＣ符号生成装置によっても、従来のＣＲ
Ｃ符号生成装置と同様に、ＣＲＣ符号を生成することが
できる。
は、従来のＣＲＣ生成装置と等価となる。その結果、こ
の実施例のＣＲＣ符号生成装置によっても、従来のＣＲ
Ｃ符号生成装置と同様に、ＣＲＣ符号を生成することが
できる。
【００５４】なお、この実施例において、正しく演算が
行われるためには、シリアル形式の変形伝送データＤＡ
Ｓのデータ長が並列数４の整数倍である必要がある。
行われるためには、シリアル形式の変形伝送データＤＡ
Ｓのデータ長が並列数４の整数倍である必要がある。
【００５５】［効果］以上詳述したこの実施例によれ
ば、１２個のＤフリップフロップ回路３１（１）〜３１
（１２）を３個ずつ４並列に配列し、これらを、変形伝
送データＤＡＰを生成多項式Ｇ（Ｘ）で割る演算が実行
されるように、１６個の排他的論理和回路３２（１）〜
３２（１６）により接続するようにしたので、ＣＲＣ符
号生成回路３０に変形伝送データを入力する際、４ビッ
トのパラレル形式で入力することができる。
ば、１２個のＤフリップフロップ回路３１（１）〜３１
（１２）を３個ずつ４並列に配列し、これらを、変形伝
送データＤＡＰを生成多項式Ｇ（Ｘ）で割る演算が実行
されるように、１６個の排他的論理和回路３２（１）〜
３２（１６）により接続するようにしたので、ＣＲＣ符
号生成回路３０に変形伝送データを入力する際、４ビッ
トのパラレル形式で入力することができる。
【００５６】これにより、シリアル形式の変形伝送デー
タＤＡＳを入力とする従来の構成に比べ、Ｄフリップフ
ロップ回路３１（１）〜３１（１２）の駆動速度を４分
の１に低減することができる。その結果、シリアル形式
の変形伝送データＤＡＳの伝送速度が速くても、高速の
回路素子を用いることなく、装置を製造することができ
るので、装置を容易に製造することができる。
タＤＡＳを入力とする従来の構成に比べ、Ｄフリップフ
ロップ回路３１（１）〜３１（１２）の駆動速度を４分
の１に低減することができる。その結果、シリアル形式
の変形伝送データＤＡＳの伝送速度が速くても、高速の
回路素子を用いることなく、装置を製造することができ
るので、装置を容易に製造することができる。
【００５７】［そのほかの実施例］以上、この発明の一
実施例を詳細に説明したが、この発明は、上述したよう
な実施例に限定されるものではない。
実施例を詳細に説明したが、この発明は、上述したよう
な実施例に限定されるものではない。
【００５８】（１）例えば、先の実施例では、１２個の
Ｄフリップフロップ回路３１（１）〜３１（１２）を３
個ずつ４並列に配列する場合を説明した。しかし、この
発明は、これ以外の並列回路構成を用いるようにしても
よい。例えば、１２個のＤフリップフロップ回路３１
（１）〜３１（１２）を４個ずつ３並列に配列するよう
にしてもよいし、２個ずつ６並列に配列するようにして
もよい。
Ｄフリップフロップ回路３１（１）〜３１（１２）を３
個ずつ４並列に配列する場合を説明した。しかし、この
発明は、これ以外の並列回路構成を用いるようにしても
よい。例えば、１２個のＤフリップフロップ回路３１
（１）〜３１（１２）を４個ずつ３並列に配列するよう
にしてもよいし、２個ずつ６並列に配列するようにして
もよい。
【００５９】このような構成によれば、Ｄフリップフロ
ップ回路３１（１）〜３１（１２）を、変形伝送データ
としてシリアル形式のデータを用いる場合の３分の１、
４分の１の速度で駆動することができる。
ップ回路３１（１）〜３１（１２）を、変形伝送データ
としてシリアル形式のデータを用いる場合の３分の１、
４分の１の速度で駆動することができる。
【００６０】（２）また、先の実施例では、生成多項式
として１２次の生成多項式Ｇ（Ｘ）を用いる場合を説明
した。しかし、この発明は、これ以外の次数の生成多項
式を用いるようにしてもよい。
として１２次の生成多項式Ｇ（Ｘ）を用いる場合を説明
した。しかし、この発明は、これ以外の次数の生成多項
式を用いるようにしてもよい。
【００６１】（３）また、先の実施例では、この発明
を、ＣＲＣ符号を生成するＣＲＣ符号生成装置に適用す
る場合を説明した。しかし、この発明は、データの受信
誤りを検出するＣＲＣ方式の誤り検出装置にも適用する
ことができる。この場合の回路構成は、例えば、図１の
ＣＲＣ符号生成装置の構成とほぼ同じでよい。
を、ＣＲＣ符号を生成するＣＲＣ符号生成装置に適用す
る場合を説明した。しかし、この発明は、データの受信
誤りを検出するＣＲＣ方式の誤り検出装置にも適用する
ことができる。この場合の回路構成は、例えば、図１の
ＣＲＣ符号生成装置の構成とほぼ同じでよい。
【００６２】但し、この場合、入力端子１０には、シリ
アル形式の受信データが供給される。また、ＣＲＣ符号
生成回路３０は、誤り検出回路として動作する。この誤
り検出回路は、パラレル形式のデータに変換された受信
データを生成多項式Ｇ（Ｘ）で割ることにより、データ
の受信誤りを検出する。この場合、余りがあれば、受信
誤りがあると判定され、余りがなければ、受信誤りがな
いと判定される。
アル形式の受信データが供給される。また、ＣＲＣ符号
生成回路３０は、誤り検出回路として動作する。この誤
り検出回路は、パラレル形式のデータに変換された受信
データを生成多項式Ｇ（Ｘ）で割ることにより、データ
の受信誤りを検出する。この場合、余りがあれば、受信
誤りがあると判定され、余りがなければ、受信誤りがな
いと判定される。
【００６３】（４）このほかにも、この発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。
【００６４】
【発明の効果】以上詳述したように請求項１に係る発明
によれば、ＣＲＣ符号を生成するための回路構成を並列
構成としたので、装置に対して、変形伝送データをパラ
レル形式で入力することができる。
によれば、ＣＲＣ符号を生成するための回路構成を並列
構成としたので、装置に対して、変形伝送データをパラ
レル形式で入力することができる。
【００６５】これにより、従来の直列構成に比べ、遅延
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の変形伝
送データの伝送速度が速くても、極力、高速の回路素子
を用いることなく、装置を製造することができるので、
装置を容易に製造することができる。
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の変形伝
送データの伝送速度が速くても、極力、高速の回路素子
を用いることなく、装置を製造することができるので、
装置を容易に製造することができる。
【００６６】また、請求項３に係る発明によれば、受信
誤りを検出するための回路構成を並列構成としたので、
装置に対して、受信データをパラレル形式で入力するこ
とができる。
誤りを検出するための回路構成を並列構成としたので、
装置に対して、受信データをパラレル形式で入力するこ
とができる。
【００６７】これにより、従来の直列構成に比べ、遅延
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の受信デ
ータの伝送速度が速くても、極力、高速の回路素子を用
いることなく、装置を製造することができるので、装置
を容易に製造することができる。
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の受信デ
ータの伝送速度が速くても、極力、高速の回路素子を用
いることなく、装置を製造することができるので、装置
を容易に製造することができる。
【図１】この発明の一実施例の構成を示す回路図であ
る。
る。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来の構成を示す回路図である。
【図４】従来のシミュレーション結果を示す図である。
【図５】一実施例のシミュレーション結果を示す図であ
る。
る。
１０…入力端子 ２０…Ｓ／Ｐ変換回路 ３０…ＣＲＣ符号生成回路 ４０…Ｐ／Ｓ変換回路 ５０…出力端子 ３１（１）〜３１（１２）…Ｄフリップフロップ回路 ３２（１）〜３２（１６）…排他的論理和回路
Claims (4)
- 【請求項１】 伝送データにＮ次の生成多項式の最高次
の項を掛けることにより得られた変形伝送データを前記
生成多項式で割ることにより、誤り検出符号を生成する
周期冗長検査方式の誤り検出符号生成装置において、 Ｍ個ずつ（Ｎ／Ｍ）並列に配列され、前記変形伝送デー
タをシフトするシフトレジスタを構成するＮ個の遅延手
段と、 前記変形伝送データを前記生成多項式で割る演算が実行
されるように、前記Ｎ個の遅延手段を接続する複数の排
他的論理和手段とを備え、前記変形伝送データとして、
（Ｎ／Ｍ）ビットのパラレル形式のデータを入力可能な
ように構成されていることを特徴とする周期冗長検査方
式の誤り検出符号生成装置。 - 【請求項２】 伝送データにＮ次の生成多項式の最高次
の項を掛けることにより得られた変形伝送データを前記
生成多項式で割ることにより、誤り検出符号を生成する
周期冗長検査方式の誤り検出符号生成装置において、 シリアル形式の変形伝送データを（Ｎ／Ｍ）ビットのパ
ラレル形式のデータに変換するシリアル／パラレル変換
手段と、 このシリアル／パラレル変換手段の変換出力を前記生成
多項式で割ることにより、前記誤り検出符号を生成する
誤り検出符号生成手段と、 この誤り検出符号生成手段により生成されたパラレル形
式の誤り検出符号をシリアル形式のデータに変換するパ
ラレル／シリアル変換手段とを備え、 前記誤り検出符号生成手段は、 Ｍ個ずつ（Ｎ／Ｍ）並列に配列され、前記シリアル／パ
ラレル変換手段の変換出力をシフトするシフトレジスタ
を構成するＮ個の遅延手段と、 前記シリアル／パラレル変換手段の変換出力を前記生成
多項式で割る演算が実行されるように、前記Ｎ個の遅延
手段を接続する複数の排他的論理和手段とを備えたこと
を特徴とする周期冗長検査方式の誤り検出符号生成装
置。 - 【請求項３】 周期冗長検査方式の誤り検出符号を付加
された受信データをＮ次の生成多項式で割ることによ
り、受信誤りを検出する周期冗長検査方式の誤り検出装
置において、 Ｍ個ずつ（Ｎ／Ｍ）並列に配列され、前記受信データを
シフトするシフトレジスタを構成するＮ個の遅延手段
と、 前記変形伝送データを前記生成多項式で割る演算が実行
されるように、前記Ｎ個の遅延手段を接続する複数の排
他的論理和手段とを備え、前記受信データとして、（Ｎ
／Ｍ）ビットのパラレル形式のデータを入力可能なよう
に構成されていることを特徴とする周期冗長検査方式の
誤り検出装置。 - 【請求項４】 周期冗長検査方式の誤り検出符号を付加
された受信データをＮ次の生成多項式で割ることによ
り、受信誤りを検出する周期冗長検査方式の誤り検出装
置において、 シリアル形式の受信データを（Ｎ／Ｍ）ビットのパラレ
ル形式のデータに変換するシリアル／パラレル変換手段
と、 このシリアル／パラレル変換手段の変換出力を前記生成
多項式で割ることにより、前記受信誤りを検出する受信
誤り検出手段とを備え、 前記受信誤り検出手段は、 Ｍ個ずつ（Ｎ／Ｍ）並列に配列され、前記シリアル／パ
ラレル変換手段の変換出力をシフトするシフトレジスタ
を構成するＮ個の遅延手段と、 前記シリアル／パラレル変換手段の変換出力を前記生成
多項式で割る演算が実行されるように、前記Ｎ個の遅延
手段を接続する複数の排他的論理和手段とを備えたこと
を特徴とする周期冗長検査方式の誤り検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16862595A JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16862595A JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918354A true JPH0918354A (ja) | 1997-01-17 |
| JP3283403B2 JP3283403B2 (ja) | 2002-05-20 |
Family
ID=15871532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16862595A Expired - Fee Related JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283403B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003090362A1 (fr) * | 2002-04-22 | 2003-10-30 | Fujitsu Limited | Codeur et decodeur de detection d'erreur, et diviseur |
| KR100439225B1 (ko) * | 2000-07-13 | 2004-07-05 | 엘지전자 주식회사 | 고속 데이터의 오류 검증회로 |
| KR100505566B1 (ko) * | 1997-07-29 | 2005-11-08 | 삼성전자주식회사 | 서브코드 q데이타의 병렬 순환 여유 검사 방법 |
| KR100645388B1 (ko) * | 2005-11-30 | 2006-11-14 | 한국전자통신연구원 | 임의의 크기의 병렬 처리가 가능한 병렬 ｃｒｃ 생성 장치및 방법 |
| WO2012108411A1 (ja) * | 2011-02-10 | 2012-08-16 | 日本電気株式会社 | 符号化／復号化処理プロセッサ、および無線通信装置 |
| CN108809323A (zh) * | 2017-05-03 | 2018-11-13 | 成都鼎桥通信技术有限公司 | 循环冗余校验码的生成方法和装置 |
| CN116991649A (zh) * | 2023-07-26 | 2023-11-03 | 深圳市兴威帆电子技术有限公司 | 数据通信校验方法、系统、设备及计算机可读存储介质 |
-
1995
- 1995-07-04 JP JP16862595A patent/JP3283403B2/ja not_active Expired - Fee Related
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| CN108809323A (zh) * | 2017-05-03 | 2018-11-13 | 成都鼎桥通信技术有限公司 | 循环冗余校验码的生成方法和装置 |
| CN108809323B (zh) * | 2017-05-03 | 2021-10-19 | 成都鼎桥通信技术有限公司 | 循环冗余校验码的生成方法和装置 |
| CN116991649A (zh) * | 2023-07-26 | 2023-11-03 | 深圳市兴威帆电子技术有限公司 | 数据通信校验方法、系统、设备及计算机可读存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3283403B2 (ja) | 2002-05-20 |
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Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090301 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20140301 Year of fee payment: 12 |
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