JP2731881B2 - マーク率設定回路 - Google Patents
マーク率設定回路Info
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- JP2731881B2 JP2731881B2 JP4144500A JP14450092A JP2731881B2 JP 2731881 B2 JP2731881 B2 JP 2731881B2 JP 4144500 A JP4144500 A JP 4144500A JP 14450092 A JP14450092 A JP 14450092A JP 2731881 B2 JP2731881 B2 JP 2731881B2
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Description
【０００１】
【産業上の利用分野】本発明は光通信装置における消光
比の測定等に用いるマーク率設定回路に関する。
比の測定等に用いるマーク率設定回路に関する。
【０００２】
【従来の技術】高速の光通信装置ではパッケージ間を高
速信号でインターフェースするのが困難であるので、パ
ッケージ間をパラレルの低速信号でインターフェース
し、パッケージ内、つまり光送信盤内でパラレル／シリ
アル変換してシリアルの高速信号に変換するという方法
がよく用いられ、このためパラレル／シリアル変換回路
が光送信盤に設けられる。
速信号でインターフェースするのが困難であるので、パ
ッケージ間をパラレルの低速信号でインターフェース
し、パッケージ内、つまり光送信盤内でパラレル／シリ
アル変換してシリアルの高速信号に変換するという方法
がよく用いられ、このためパラレル／シリアル変換回路
が光送信盤に設けられる。
【０００３】この光送信盤の試験は光送信パワーの測定
と、消光比の測定とがよく行われる。消光比は図１に示
すように２値の光出力波形の“０”の発光レベルＢと
“１”の発光レベルＡとを用いて
と、消光比の測定とがよく行われる。消光比は図１に示
すように２値の光出力波形の“０”の発光レベルＢと
“１”の発光レベルＡとを用いて
【０００４】
【数１】
【０００５】として定義されるものである。このような
消光比の測定を光波形から求めるのは“０”の発光レベ
ルＢの読取り誤差に影響されるので、２とおりのマーク
率の光出力夫々での光パワーを測定し、これを用いて消
光比を求めるのが一般的になっている。そのマーク率と
しては1/2, 1/4を用いることが多く、各測定パワーをＰ
1/2 ，Ｐ1/4 とすると
消光比の測定を光波形から求めるのは“０”の発光レベ
ルＢの読取り誤差に影響されるので、２とおりのマーク
率の光出力夫々での光パワーを測定し、これを用いて消
光比を求めるのが一般的になっている。そのマーク率と
しては1/2, 1/4を用いることが多く、各測定パワーをＰ
1/2 ，Ｐ1/4 とすると
【０００６】
【数２】
【０００７】として求められる。このようなマーク率の
光出力を得るためにパラレルロード形のパラレル／シリ
アル(P/S) 変換回路を用い、これにマーク率設定回路を
付設してP/S 変換回路出力から所要マーク率の光出力を
得ることとしている。
光出力を得るためにパラレルロード形のパラレル／シリ
アル(P/S) 変換回路を用い、これにマーク率設定回路を
付設してP/S 変換回路出力から所要マーク率の光出力を
得ることとしている。
【０００８】図２は従来例のマーク率設定回路を備えた
パラレルロード形P/S 変換回路である。P/S 変換回路は
シフトレジスタ１、1/n 分周回路２及びロードパルス発
生回路３からなる。図示の例は８ビットパラレル入力の
ものであり、２つのデータ入力端子D1,D2 を有する８個
のＤフリップフロップFF1 〜FF8 を縦続接続してシフト
レジスタ１は構成されている。即ち前段のＱ出力を後段
のD2入力とし、８ビットのパラレル入力は各Ｄフリップ
フロップFF1 〜FF8 のD1入力としている。
パラレルロード形P/S 変換回路である。P/S 変換回路は
シフトレジスタ１、1/n 分周回路２及びロードパルス発
生回路３からなる。図示の例は８ビットパラレル入力の
ものであり、２つのデータ入力端子D1,D2 を有する８個
のＤフリップフロップFF1 〜FF8 を縦続接続してシフト
レジスタ１は構成されている。即ち前段のＱ出力を後段
のD2入力とし、８ビットのパラレル入力は各Ｄフリップ
フロップFF1 〜FF8 のD1入力としている。
【０００９】最終段のＤフリップフロップFF8 のＱ出力
は高速の直列データHSDATAとなる。シフトクロックHSCL
K はＤフリップフロップFF1 〜FF8 のクロック端子CKに
与えられると共に、1/n 分周回路 (ｎは並列入力ビット
数に対応し、従ってここでは８）２へ入力される。1/n
分周回路２はｎ＝８であるので周知のように３個のＤフ
リップフロップFF9 〜FF11を縦続接続して構成してあ
り、分周出力はロードパルス発生回路３へ入力される。
ロードパルス発生回路は２個のＤフリップフロップFF1
2,FF13 からなり、分周出力をＤフリップフロップFF12
のＤ入力とし、そのＱ出力をＤフリップフロップFF13の
Ｄ入力としている。両ＤフリップフロップFF12,FF13 の
クロック端子CKにはシフトクロックHSCLK が入力されて
いる。
は高速の直列データHSDATAとなる。シフトクロックHSCL
K はＤフリップフロップFF1 〜FF8 のクロック端子CKに
与えられると共に、1/n 分周回路 (ｎは並列入力ビット
数に対応し、従ってここでは８）２へ入力される。1/n
分周回路２はｎ＝８であるので周知のように３個のＤフ
リップフロップFF9 〜FF11を縦続接続して構成してあ
り、分周出力はロードパルス発生回路３へ入力される。
ロードパルス発生回路は２個のＤフリップフロップFF1
2,FF13 からなり、分周出力をＤフリップフロップFF12
のＤ入力とし、そのＱ出力をＤフリップフロップFF13の
Ｄ入力としている。両ＤフリップフロップFF12,FF13 の
クロック端子CKにはシフトクロックHSCLK が入力されて
いる。
【００１０】そしてＤフリップフロップFF12のＱバー出
力とＤフリップフロップFF13のＱ出力とをORゲートG1の
２入力とし、その出力をＤフリップフロップFF1 〜FF8
のロード端子Ｓに与えている。ＤフリップフロップFF13
のＱバー出力は低速の並列データに同期するクロックLS
CLK となる。
力とＤフリップフロップFF13のＱ出力とをORゲートG1の
２入力とし、その出力をＤフリップフロップFF1 〜FF8
のロード端子Ｓに与えている。ＤフリップフロップFF13
のＱバー出力は低速の並列データに同期するクロックLS
CLK となる。
【００１１】次にマーク率設定回路４について説明す
る。この例ではマーク率1/2, 1/4の設定が可能なもので
あり、以下に説明するゲート回路によって構成されてい
る。P/S 変換対象の８ビットデータLSD0〜LSD7のうち１
つとびのLSD0,LSD2,LSD4,LSD6はAND ゲートG2,G3,G4,G5
の一入力となっている。LSD3,LSD7 はORゲートG6,G7の
各一入力となっている。LSD1，LSD5はAND ゲートG9,G12
の各一入力となっている。これらのP/S 変換対象データ
LSD0〜LSD7をシフトレジスタ１へ前記ゲートを介して与
え、所期のP/S 変換を行わせるか、所望マーク率の出力
を発せしめるかは２ビットの信号MARK1,MARK2 によって
指示され、ここではMARK1 ＝“Ｌ”で通常のP/S 変換、
（MARK1,MARK2)＝（“Ｈ”, “Ｌ”）でマーク率1/4 、
（MARK1,MARK2)＝（“Ｈ”，“Ｈ”）でマーク率1/2 と
なしている。
る。この例ではマーク率1/2, 1/4の設定が可能なもので
あり、以下に説明するゲート回路によって構成されてい
る。P/S 変換対象の８ビットデータLSD0〜LSD7のうち１
つとびのLSD0,LSD2,LSD4,LSD6はAND ゲートG2,G3,G4,G5
の一入力となっている。LSD3,LSD7 はORゲートG6,G7の
各一入力となっている。LSD1，LSD5はAND ゲートG9,G12
の各一入力となっている。これらのP/S 変換対象データ
LSD0〜LSD7をシフトレジスタ１へ前記ゲートを介して与
え、所期のP/S 変換を行わせるか、所望マーク率の出力
を発せしめるかは２ビットの信号MARK1,MARK2 によって
指示され、ここではMARK1 ＝“Ｌ”で通常のP/S 変換、
（MARK1,MARK2)＝（“Ｈ”, “Ｌ”）でマーク率1/4 、
（MARK1,MARK2)＝（“Ｈ”，“Ｈ”）でマーク率1/2 と
なしている。
【００１２】信号MARK1 はAND ゲートG8,G11の一入力と
し、またORゲートG6,G7 の他入力としている。更に信号
MARK1 はインバータG14 で反転され、この反転信号がAN
D ゲートG2,G3,G4,G5,G9,G12の他入力としている。一
方、信号MARK2 はAND ゲートG8,G11の他入力としてい
る。データLSD1，LSD5に係るAND ゲートG8,G9 及びG11,
G12 の各出力はORゲートG10 及びG13 の夫々へ与えられ
るようにしている。そしてAND ゲートG2、ORゲートG10
、AND ゲートG3、ORゲートG6、AND ゲートG4、ORゲー
トG13 、AND ゲートG5、ORゲートG7の出力をシフトレジ
スタ１の８段のＤフリップフロップFF1 〜FF8 夫々のデ
ータ端子D1に与えるように接続してある。
し、またORゲートG6,G7 の他入力としている。更に信号
MARK1 はインバータG14 で反転され、この反転信号がAN
D ゲートG2,G3,G4,G5,G9,G12の他入力としている。一
方、信号MARK2 はAND ゲートG8,G11の他入力としてい
る。データLSD1，LSD5に係るAND ゲートG8,G9 及びG11,
G12 の各出力はORゲートG10 及びG13 の夫々へ与えられ
るようにしている。そしてAND ゲートG2、ORゲートG10
、AND ゲートG3、ORゲートG6、AND ゲートG4、ORゲー
トG13 、AND ゲートG5、ORゲートG7の出力をシフトレジ
スタ１の８段のＤフリップフロップFF1 〜FF8 夫々のデ
ータ端子D1に与えるように接続してある。
【００１３】次にこの回路の動作について説明する。図
３はそのタイムチャートである。シフトクロックHSCLK
[図３(a)]は1/n 分周回路２で図３(b) 〜(d) に示すよ
うに1/8 分周され、分周出力はロードパルス発生回路３
のＤフリップフロップFF12,FF13 で各１クロック分ずつ
シフトされる[ 図３(e),(f)]。従ってORゲートG1出力は
シフトクロックHSCLK １周期分のローアクティブのパル
スとなる。シフトレジスタ１のＤフリップフロップFF1
〜FF8 はロード端子Ｓが“Ｌ”の時のHSCLK の立上りタ
イミングでD1端子入力をロードする。
３はそのタイムチャートである。シフトクロックHSCLK
[図３(a)]は1/n 分周回路２で図３(b) 〜(d) に示すよ
うに1/8 分周され、分周出力はロードパルス発生回路３
のＤフリップフロップFF12,FF13 で各１クロック分ずつ
シフトされる[ 図３(e),(f)]。従ってORゲートG1出力は
シフトクロックHSCLK １周期分のローアクティブのパル
スとなる。シフトレジスタ１のＤフリップフロップFF1
〜FF8 はロード端子Ｓが“Ｌ”の時のHSCLK の立上りタ
イミングでD1端子入力をロードする。
【００１４】信号MARK1 が“Ｌ”である場合はORゲート
G6,G7 はデータLSD3, LSD7をそのまま通過させ、またイ
ンバータG14 で反転されて“Ｈ”となることによりAND
ゲートG2,G9,G3,G4,G12,G5がデータLSD0，LSD1, LSD2,
LSD4, LSD5, LSD6を通過させる状態となりパラレルデー
タLSD0〜LSD7が各ゲートを通過し、シフトレジスタ１の
Ｄフリップフロップにロードされることになる。
G6,G7 はデータLSD3, LSD7をそのまま通過させ、またイ
ンバータG14 で反転されて“Ｈ”となることによりAND
ゲートG2,G9,G3,G4,G12,G5がデータLSD0，LSD1, LSD2,
LSD4, LSD5, LSD6を通過させる状態となりパラレルデー
タLSD0〜LSD7が各ゲートを通過し、シフトレジスタ１の
Ｄフリップフロップにロードされることになる。
【００１５】シフトレジスタ１のＤフリップフロップFF
1 〜FF8 はロード端子Ｓが“Ｈ”の時のHSCLK の立上り
タイミングではD2端子入力を取込む。そしてシフトクロ
ックHSCLK に従いこのロードしたパラレルデータをLSD
7, LSD6…LSD0の順に出力していく。図３(i) はこの出
力順を示し、LSD を略して数字のみを記してある。なお
図３(h) はクロックLSCLK を示している。
1 〜FF8 はロード端子Ｓが“Ｈ”の時のHSCLK の立上り
タイミングではD2端子入力を取込む。そしてシフトクロ
ックHSCLK に従いこのロードしたパラレルデータをLSD
7, LSD6…LSD0の順に出力していく。図３(i) はこの出
力順を示し、LSD を略して数字のみを記してある。なお
図３(h) はクロックLSCLK を示している。
【００１６】次に (MARK1,MARK2)＝（“Ｈ”，“Ｌ”）
とするとORゲートG6,G7 の出力が常に“Ｈ”となり、ま
た (MARK1,MARK2)＝（“Ｈ”，“Ｈ”）とするとこれに
加えてORゲートG10,G13 の出力が常に“Ｈ”となる。そ
してシフトクロックHSCLK ８個に１個の割合で夫々(000
10001),(01010101) がロードされるから、マーク率1/4
、マーク率1/2 の出力が得られることになる。
とするとORゲートG6,G7 の出力が常に“Ｈ”となり、ま
た (MARK1,MARK2)＝（“Ｈ”，“Ｈ”）とするとこれに
加えてORゲートG10,G13 の出力が常に“Ｈ”となる。そ
してシフトクロックHSCLK ８個に１個の割合で夫々(000
10001),(01010101) がロードされるから、マーク率1/4
、マーク率1/2 の出力が得られることになる。
【００１７】
【発明が解決しようとする課題】以上のようなマーク率
設定回路はG2〜G14 の13個のゲートを必要として回路規
模が大きいという欠点がある。本発明はこのような欠点
を解消するためになされたものであり、より少ないゲー
ト数で従来同様の設定が可能なマーク率設定回路を提供
することを目的とする。
設定回路はG2〜G14 の13個のゲートを必要として回路規
模が大きいという欠点がある。本発明はこのような欠点
を解消するためになされたものであり、より少ないゲー
ト数で従来同様の設定が可能なマーク率設定回路を提供
することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係るマーク率設
定回路は、複数のデータ入力端子を有するＤフリップフ
ロップをｎ個縦続接続してなるパラレル入力シリアル出
力のシフトレジスタと、Ｄフリップフロップを縦続接続
してなり、前記シフトレジスタのシフトクロックを1/n
分周する分周回路と、分周回路出力に基づいて前記シフ
トレジスタへのロード信号を発生するロードパルス発生
回路とを備え、前記シフトレジスタのＤフリップフロッ
プの第１データ入力端子にパラレルロードされたｎビッ
トのパラレルデータをシリアルデータに変換出力するパ
ラレル／シリアル変換回路の出力端子から２通りのマー
ク率の信号を出力させるためのマーク率設定回路におい
て、マーク率設定のための２ビットの信号のうちの１ビ
ットと前記1/n 分周回路のＤフリップフロップ出力とを
入力とし、その出力を前記シフトレジスタの初段のＤフ
リップフロップの第２データ入力端子に与えるべくな
し、前記マーク率設定のための２ビットの信号のうちの
他の１ビットと前記ロード信号との論理和を前記シフト
レジスタのロード端子へ与えるべくなしてあることを特
徴とする。
定回路は、複数のデータ入力端子を有するＤフリップフ
ロップをｎ個縦続接続してなるパラレル入力シリアル出
力のシフトレジスタと、Ｄフリップフロップを縦続接続
してなり、前記シフトレジスタのシフトクロックを1/n
分周する分周回路と、分周回路出力に基づいて前記シフ
トレジスタへのロード信号を発生するロードパルス発生
回路とを備え、前記シフトレジスタのＤフリップフロッ
プの第１データ入力端子にパラレルロードされたｎビッ
トのパラレルデータをシリアルデータに変換出力するパ
ラレル／シリアル変換回路の出力端子から２通りのマー
ク率の信号を出力させるためのマーク率設定回路におい
て、マーク率設定のための２ビットの信号のうちの１ビ
ットと前記1/n 分周回路のＤフリップフロップ出力とを
入力とし、その出力を前記シフトレジスタの初段のＤフ
リップフロップの第２データ入力端子に与えるべくな
し、前記マーク率設定のための２ビットの信号のうちの
他の１ビットと前記ロード信号との論理和を前記シフト
レジスタのロード端子へ与えるべくなしてあることを特
徴とする。
【００１９】
【作用】前述の８ビットパラレル入力で設定マーク率1/
2 、1/4 の場合はゲート数が４つとなる。パラレルビッ
ト数が多いものであってもこのデータ入力端子にゲート
を設けないのでそのビット数に比例するゲート数増加は
ない。16ビットパラレル入力で設定マーク率1/2 、1/4
の場合も上記８ビットの場合同様ゲート数は４つで済
む。
2 、1/4 の場合はゲート数が４つとなる。パラレルビッ
ト数が多いものであってもこのデータ入力端子にゲート
を設けないのでそのビット数に比例するゲート数増加は
ない。16ビットパラレル入力で設定マーク率1/2 、1/4
の場合も上記８ビットの場合同様ゲート数は４つで済
む。
【００２０】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図４は本発明の第１実施例を示し、８ビッ
トパラレルの入力を備え、また設定マーク率は1/4 及び
1/2 である。シフトレジスタ１、1/n(1/8)分周回路２及
びロードパルス発生回路３の構成は図３の従来回路と同
様である。即ち、２つのデータ入力端子D1,D2 を有する
８個のＤフリップフロップFF1 〜FF8 を縦続接続してシ
フトレジスタ１は構成されている。即ち前段のＱ出力を
後段のD2入力とし、８ビットのパラレル入力は各Ｄフリ
ップフロップFF1 〜FF8 のD1入力としている。
て詳述する。図４は本発明の第１実施例を示し、８ビッ
トパラレルの入力を備え、また設定マーク率は1/4 及び
1/2 である。シフトレジスタ１、1/n(1/8)分周回路２及
びロードパルス発生回路３の構成は図３の従来回路と同
様である。即ち、２つのデータ入力端子D1,D2 を有する
８個のＤフリップフロップFF1 〜FF8 を縦続接続してシ
フトレジスタ１は構成されている。即ち前段のＱ出力を
後段のD2入力とし、８ビットのパラレル入力は各Ｄフリ
ップフロップFF1 〜FF8 のD1入力としている。
【００２１】最終段のＤフリップフロップFF8 のＱ出力
は高速の直列データHSDATAとなる。シフトクロックHSCL
K はＤフリップフロップFF1 〜FF8 のクロック端子CKに
与えられると共に、1/n 分周回路２へ入力される。1/n
分周回路２はｎ＝８であるので周知のように３個のＤフ
リップフロップFF9 〜FF11を縦続接続して構成してあ
り、分周出力はロードパルス発生回路３へ入力される。
ロードパルス発生回路は２個のＤフリップフロップFF1
2,FF13 からなり、分周出力をＤフリップフロップFF12
のＤ入力とし、そのＱ出力をＤフリップフロップFF13の
Ｄ入力としている。両ＤフリップフロップFF12,FF13 の
クロック端子CKにはシフトクロックHSCLK が入力されて
いる。
は高速の直列データHSDATAとなる。シフトクロックHSCL
K はＤフリップフロップFF1 〜FF8 のクロック端子CKに
与えられると共に、1/n 分周回路２へ入力される。1/n
分周回路２はｎ＝８であるので周知のように３個のＤフ
リップフロップFF9 〜FF11を縦続接続して構成してあ
り、分周出力はロードパルス発生回路３へ入力される。
ロードパルス発生回路は２個のＤフリップフロップFF1
2,FF13 からなり、分周出力をＤフリップフロップFF12
のＤ入力とし、そのＱ出力をＤフリップフロップFF13の
Ｄ入力としている。両ＤフリップフロップFF12,FF13 の
クロック端子CKにはシフトクロックHSCLK が入力されて
いる。
【００２２】そしてＤフリップフロップFF12のＱバー出
力とＤフリップフロップFF13のＱ出力とを３入力ORゲー
トG1の２入力とし、その出力をＤフリップフロップFF1
〜FF8 のロード端子Ｓに与えている。Ｄフリップフロッ
プFF13のＱバー出力は低速の並列データに同期するクロ
ックLSCLK となる。
力とＤフリップフロップFF13のＱ出力とを３入力ORゲー
トG1の２入力とし、その出力をＤフリップフロップFF1
〜FF8 のロード端子Ｓに与えている。Ｄフリップフロッ
プFF13のＱバー出力は低速の並列データに同期するクロ
ックLSCLK となる。
【００２３】次にマーク率設定回路５について説明す
る。２ビットのマーク率設定信号のうちの一方のMARK1
は前記ORゲートG1の残りの一入力としてある。他方のマ
ーク率設定信号MARK2 はAND ゲートG2及びインバータG5
へ与えられ、インバータG5出力は３入力AND ゲートG3へ
与えられる。AND ゲートG2の他入力は1/n 分周回路２の
ＤフリップフロップFF9 のＱバー出力であり、このＱバ
ー出力はAND ゲートG3の入力ともなっている。AND ゲー
トG3の残りの入力はＤフリップフロップFF10のＱバー出
力である。AND ゲートG2,G3 の出力はORゲートG4に入力
され、ORゲートG4出力をシフトレジスタ１の初段のＤフ
リップフロップFF1 のデータ入力端子D2へ与えるように
してある。
る。２ビットのマーク率設定信号のうちの一方のMARK1
は前記ORゲートG1の残りの一入力としてある。他方のマ
ーク率設定信号MARK2 はAND ゲートG2及びインバータG5
へ与えられ、インバータG5出力は３入力AND ゲートG3へ
与えられる。AND ゲートG2の他入力は1/n 分周回路２の
ＤフリップフロップFF9 のＱバー出力であり、このＱバ
ー出力はAND ゲートG3の入力ともなっている。AND ゲー
トG3の残りの入力はＤフリップフロップFF10のＱバー出
力である。AND ゲートG2,G3 の出力はORゲートG4に入力
され、ORゲートG4出力をシフトレジスタ１の初段のＤフ
リップフロップFF1 のデータ入力端子D2へ与えるように
してある。
【００２４】次にこの回路の動作を図５のタイムチャー
トに基づいて説明する。通常のP/S 変換動作を行わせる
場合は従来例同様マーク率設定信号MARK1 を“Ｌ”とす
る。シフトクロックHSCLK[図５(a)]によるFF9 〜FF13の
出力は図５(b)〜(f) に示すように従来同様である。OR
ゲートG1へ入力される信号MARK1 は“Ｌ”であるからそ
の出力は他の２入力によって定まり、従ってロードパル
スも図５(g) に示すように従来同様である。従ってシフ
トクロック８クロックにつき１回のパラレルロードタイ
ミングが得られ、LSD0〜LSD7の８ビットのパラレルデー
タがロードされ、図５(k) に示すようにLSD7〜LSD0が順
次高速のシリアルデータHSDATAとしてシフトレジスタ１
から出力されていく。
トに基づいて説明する。通常のP/S 変換動作を行わせる
場合は従来例同様マーク率設定信号MARK1 を“Ｌ”とす
る。シフトクロックHSCLK[図５(a)]によるFF9 〜FF13の
出力は図５(b)〜(f) に示すように従来同様である。OR
ゲートG1へ入力される信号MARK1 は“Ｌ”であるからそ
の出力は他の２入力によって定まり、従ってロードパル
スも図５(g) に示すように従来同様である。従ってシフ
トクロック８クロックにつき１回のパラレルロードタイ
ミングが得られ、LSD0〜LSD7の８ビットのパラレルデー
タがロードされ、図５(k) に示すようにLSD7〜LSD0が順
次高速のシリアルデータHSDATAとしてシフトレジスタ１
から出力されていく。
【００２５】次にマーク率1/4 の信号を出力する場合に
ついて説明する。この場合は従来同様に (MARK1,MARK2)
＝ (“Ｈ”, “Ｌ”) とする。そうすると図５(h) に示
すようにORゲートG1出力は常に“Ｈ”となり、シフトレ
ジスタ１のＤフリップフロップFF1 〜FF8 のD1入力端子
のロードを行わせない状態となる。
ついて説明する。この場合は従来同様に (MARK1,MARK2)
＝ (“Ｈ”, “Ｌ”) とする。そうすると図５(h) に示
すようにORゲートG1出力は常に“Ｈ”となり、シフトレ
ジスタ１のＤフリップフロップFF1 〜FF8 のD1入力端子
のロードを行わせない状態となる。
【００２６】一方、MARK2 が“Ｌ”であるのでAND ゲー
トG2は閉じる。1/n 分周回路２のＤフリップフロップFF
9,FF10のＱ出力は図５(b),(c) のように変化するから、
３入力AND ゲートG3の出力はＤフリップフロップFF9,FF
10のＱバー出力が共に“Ｈ”になる (Ｑ出力が共に
“Ｌ”になる) タイミングで“Ｈ”となり、図５(i) に
示すようにORゲートG4からこれが出力される。この出力
はシフトクロックHSCLK4周期に１周期の割合で“Ｈ”に
なるから、これがシフトレジスタ１の初段のＤフリップ
フロップFF1 のD2入力端子へ与えられるとシフトクロッ
クHSCLK によって順次シフトされていき終段のＤフリッ
プフロップFF8 のＱ出力からは図５(l) に示すようにマ
ーク率1/4 の信号が得られることになる。
トG2は閉じる。1/n 分周回路２のＤフリップフロップFF
9,FF10のＱ出力は図５(b),(c) のように変化するから、
３入力AND ゲートG3の出力はＤフリップフロップFF9,FF
10のＱバー出力が共に“Ｈ”になる (Ｑ出力が共に
“Ｌ”になる) タイミングで“Ｈ”となり、図５(i) に
示すようにORゲートG4からこれが出力される。この出力
はシフトクロックHSCLK4周期に１周期の割合で“Ｈ”に
なるから、これがシフトレジスタ１の初段のＤフリップ
フロップFF1 のD2入力端子へ与えられるとシフトクロッ
クHSCLK によって順次シフトされていき終段のＤフリッ
プフロップFF8 のＱ出力からは図５(l) に示すようにマ
ーク率1/4 の信号が得られることになる。
【００２７】次にマーク率1/2 の信号を出力する場合に
ついて説明する。この場合も従来同様 (MARK1,MARK2)＝
(“Ｈ”, “Ｈ”) とする。この場合もORゲートG1出力
が“Ｈ”となることによりシフトレジスタ１のＤフリッ
プフロップFF1 〜FF8 のパラレルロードは行われない。
一方マーク率設定回路２はAND ゲートG3が閉じ、AND ゲ
ートG2が開く。従ってAND ゲートG2出力、ORゲートG4出
力は1/n 分周回路２のＤフリップフロップFF9 のＱバー
出力そのものとなる[ 図５(j)]。それがシフトレジスタ
１の初段のＤフリップフロップFF1 のD2入力端子に与え
られるから、終段のＤフリップフロップFF8 のＱ出力と
してマーク率1/2 の信号 [図５(m)]が得られることにな
る。
ついて説明する。この場合も従来同様 (MARK1,MARK2)＝
(“Ｈ”, “Ｈ”) とする。この場合もORゲートG1出力
が“Ｈ”となることによりシフトレジスタ１のＤフリッ
プフロップFF1 〜FF8 のパラレルロードは行われない。
一方マーク率設定回路２はAND ゲートG3が閉じ、AND ゲ
ートG2が開く。従ってAND ゲートG2出力、ORゲートG4出
力は1/n 分周回路２のＤフリップフロップFF9 のＱバー
出力そのものとなる[ 図５(j)]。それがシフトレジスタ
１の初段のＤフリップフロップFF1 のD2入力端子に与え
られるから、終段のＤフリップフロップFF8 のＱ出力と
してマーク率1/2 の信号 [図５(m)]が得られることにな
る。
【００２８】図６は第２実施例を示す図であり、16ビッ
トパラレルロードのシフトレジスタ10を備え、設定マー
ク率が1/4 、1/2 の場合のものである。16ビットP/S 変
換を行うのでシフトレジスタ10はＤフリップフロップFF
1 〜FF16を縦続接続してあり、また1/n 分周回路20は４
個のＤフリップフロップFF17〜FF20を縦続接続して1/16
分周回路に構成してある。ロードパルス発生回路３は第
１実施例と全く同様である。マーク率設定回路６は設定
すべきマーク率が第１実施例同様1/4 、1/2 であるので
その構成は全く同様である。
トパラレルロードのシフトレジスタ10を備え、設定マー
ク率が1/4 、1/2 の場合のものである。16ビットP/S 変
換を行うのでシフトレジスタ10はＤフリップフロップFF
1 〜FF16を縦続接続してあり、また1/n 分周回路20は４
個のＤフリップフロップFF17〜FF20を縦続接続して1/16
分周回路に構成してある。ロードパルス発生回路３は第
１実施例と全く同様である。マーク率設定回路６は設定
すべきマーク率が第１実施例同様1/4 、1/2 であるので
その構成は全く同様である。
【００２９】即ちAND ゲートG2及びインバータG5に信号
MARK2 を入力し、インバータG5出力を３入力AND ゲート
G3へ与えることとし、1/n 分周回路20の初段のＤフリッ
プフロップFF17のＱバー出力をAND ゲートG2,G3 へ与
え、２段目のＤフリップフロップFF18のＱバー出力をAN
D ゲートG3に与えることとしている。そして両AND ゲー
トG2,G3 の出力をORゲートG4入力とし、その出力をシフ
トレジスタ10の初段のＤフリップフロップFF1 のD2入力
端子に与えている。そして信号MARK1 はORゲートG1へ与
えている。
MARK2 を入力し、インバータG5出力を３入力AND ゲート
G3へ与えることとし、1/n 分周回路20の初段のＤフリッ
プフロップFF17のＱバー出力をAND ゲートG2,G3 へ与
え、２段目のＤフリップフロップFF18のＱバー出力をAN
D ゲートG3に与えることとしている。そして両AND ゲー
トG2,G3 の出力をORゲートG4入力とし、その出力をシフ
トレジスタ10の初段のＤフリップフロップFF1 のD2入力
端子に与えている。そして信号MARK1 はORゲートG1へ与
えている。
【００３０】このような第２実施例において (MARK1,MA
RK2)＝ (“Ｈ”, “Ｌ”) では図５(i) に示すORゲート
G4出力が得られ、シフトレジスタ10出力として同様の図
５(l) に示す信号、つまりマーク率1/4 の信号が得られ
る。また (MARK1,MARK2)＝ (“Ｈ”, “Ｈ”) では図５
(j) に示すORゲートG4出力が得られ、シフトレジスタ10
の出力として同様の図５(m) に示す信号、つまりマーク
率1/2 の信号が得られる。
RK2)＝ (“Ｈ”, “Ｌ”) では図５(i) に示すORゲート
G4出力が得られ、シフトレジスタ10出力として同様の図
５(l) に示す信号、つまりマーク率1/4 の信号が得られ
る。また (MARK1,MARK2)＝ (“Ｈ”, “Ｈ”) では図５
(j) に示すORゲートG4出力が得られ、シフトレジスタ10
の出力として同様の図５(m) に示す信号、つまりマーク
率1/2 の信号が得られる。
【００３１】図７は第３実施例を示し、８ビットパラレ
ル入力で設定マーク率が1/2 、3/4の場合を示してい
る。シフトレジスタ１、1/n(1/8)分周回路２、ロードパ
ルス発生回路３の構成は第１実施例と同様であるので説
明を省略する。マーク率設定信号の一方MARK1 はORゲー
トG1へ与えられるのも同様である。他方の信号MARK2 は
マーク率設定回路７のAND ゲートG2、インバータG5に与
えられ、インバータG5出力はAND ゲートG3へ与えられ
る。1/n 分周回路２の初段のＤフリップフロップFF9 の
Ｑバー出力はAND ゲートG2及びORゲートG6へ与えられ、
２段目のＤフリップフロップFF10のＱバー出力はORゲー
トG6へ与えられる。ORゲートG6出力はAND ゲートG3へ与
えられる。両AND ゲートG2,G3 出力はORゲートG4入力と
なり、その出力はシフトレジスタ１の初段のＤフリップ
フロップFF1 のD2入力端子へ与えられる。
ル入力で設定マーク率が1/2 、3/4の場合を示してい
る。シフトレジスタ１、1/n(1/8)分周回路２、ロードパ
ルス発生回路３の構成は第１実施例と同様であるので説
明を省略する。マーク率設定信号の一方MARK1 はORゲー
トG1へ与えられるのも同様である。他方の信号MARK2 は
マーク率設定回路７のAND ゲートG2、インバータG5に与
えられ、インバータG5出力はAND ゲートG3へ与えられ
る。1/n 分周回路２の初段のＤフリップフロップFF9 の
Ｑバー出力はAND ゲートG2及びORゲートG6へ与えられ、
２段目のＤフリップフロップFF10のＱバー出力はORゲー
トG6へ与えられる。ORゲートG6出力はAND ゲートG3へ与
えられる。両AND ゲートG2,G3 出力はORゲートG4入力と
なり、その出力はシフトレジスタ１の初段のＤフリップ
フロップFF1 のD2入力端子へ与えられる。
【００３２】図８はその動作を示すタイムチャートであ
る。信号MARK1 ＝“Ｌ”で通常のP/S 変換を行うのは第
１, 第２実施例同様である。マーク率1/2 に設定する場
合にも第１, 第２実施例同様に (MARK1,MARK2)＝
(“Ｈ”, “Ｈ”) とする。そうするとAND ゲートG2が
開き、AND ゲートG3が閉じる。従って1/n 分周回路２初
段のＤフリップフロップFF9 のＱバー出力（マーク率1/
2)が図８(j) に示すようにORゲートG4出力となり、これ
に従いシフトレジスタ１出力も図８(m) に示すようにマ
ーク率1/2 となる。
る。信号MARK1 ＝“Ｌ”で通常のP/S 変換を行うのは第
１, 第２実施例同様である。マーク率1/2 に設定する場
合にも第１, 第２実施例同様に (MARK1,MARK2)＝
(“Ｈ”, “Ｈ”) とする。そうするとAND ゲートG2が
開き、AND ゲートG3が閉じる。従って1/n 分周回路２初
段のＤフリップフロップFF9 のＱバー出力（マーク率1/
2)が図８(j) に示すようにORゲートG4出力となり、これ
に従いシフトレジスタ１出力も図８(m) に示すようにマ
ーク率1/2 となる。
【００３３】マーク率3/4 とする場合は (MARK1,MARK2)
＝ (“Ｈ”, “Ｌ”) とする。そうするとAND ゲートG2
が閉じ、AND ゲートG3が開く。AND ゲートG3の他入力は
1/n分周回路の初段、２段目のＤフリップフロップFF9,F
F10のＱバー出力の論理和であるから、AND ゲートG3出
力、又はORゲートG4出力は図８(i) のようなマーク率3/
4 の信号となり、シフトレジスタ１出力も図８(l) に示
すマーク率3/4 の信号となる。
＝ (“Ｈ”, “Ｌ”) とする。そうするとAND ゲートG2
が閉じ、AND ゲートG3が開く。AND ゲートG3の他入力は
1/n分周回路の初段、２段目のＤフリップフロップFF9,F
F10のＱバー出力の論理和であるから、AND ゲートG3出
力、又はORゲートG4出力は図８(i) のようなマーク率3/
4 の信号となり、シフトレジスタ１出力も図８(l) に示
すマーク率3/4 の信号となる。
【００３４】
【発明の効果】以上の如き本発明による場合はシフトレ
ジスタのパラレルデータロード端子 (Ｄフリップフロッ
プのD1入力端子) 側から所要マーク率設定のための信号
を与える構成とはせず、シフトレジスタの初段のＤフリ
ップフロップへのシリアル入力として与える構成として
いるので、ゲート数はパラレルロードビット数に拘らず
少なくて済む。またこれを可能とするために1/n 分周回
路出力を利用するが、1/n 分周回路は本来P/S 変換回路
に設けられているのでそれによる回路素子増の負担は皆
無である等、本発明は優れた効果を奏する。
ジスタのパラレルデータロード端子 (Ｄフリップフロッ
プのD1入力端子) 側から所要マーク率設定のための信号
を与える構成とはせず、シフトレジスタの初段のＤフリ
ップフロップへのシリアル入力として与える構成として
いるので、ゲート数はパラレルロードビット数に拘らず
少なくて済む。またこれを可能とするために1/n 分周回
路出力を利用するが、1/n 分周回路は本来P/S 変換回路
に設けられているのでそれによる回路素子増の負担は皆
無である等、本発明は優れた効果を奏する。
【図１】消光比の説明図である。
【図２】従来例の回路図である。
【図３】従来回路のタイムチャートである。
【図４】第１実施例の回路図である。
【図５】第１実施例のタイムチャートである。
【図６】第２実施例の回路図である。
【図７】第３実施例の回路図である。
【図８】第３実施例のタイムチャートである。
１，10 シフトレジスタ ２，20 1/n 分周回路 ３ ロードパルス発生回路 ４，５，６，７ マーク率設定回路
Claims (1)
- 【請求項１】 複数のデータ入力端子(D1,D2) を有する
Ｄフリップフロップ(FF1〜FF8)をｎ個縦続接続してなる
パラレル入力シリアル出力のシフトレジスタ（１）と、
Ｄフリップフロップ(FF9〜FF11) を縦続接続してなり、
前記シフトレジスタ（１）のシフトクロックを1/n 分周
する分周回路（２）と、分周回路（２）出力に基づいて
前記シフトレジスタ（１）へのロード信号を発生するロ
ードパルス発生回路（３）とを備え、前記シフトレジス
タ（１）のＤフリップフロップ(FF1〜FF8)の第１データ
入力端子(D1)にパラレルロードされたｎビットのパラレ
ルデータをシリアルデータに変換出力するパラレル／シ
リアル変換回路の出力端子から２通りのマーク率の信号
を出力させるためのマーク率設定回路において、マーク
率設定のための２ビットの信号(MARK1,MARK2) のうちの
１ビット(MARK2)と前記1/n 分周回路（２）のＤフリッ
プフロップ(FF9,FF10)出力とを入力とし、その出力を前
記シフトレジスタ（１）の初段のＤフリップフロップ(F
F1) の第２データ入力端子(D2)に与えるべくなし、前記
マーク率設定のための２ビットの信号のうちの他の１ビ
ット(MARK1) と前記ロード信号との論理和を前記シフト
レジスタ（１）のロード端子（Ｓ）へ与えるべくなして
あることを特徴とするマーク率設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144500A JP2731881B2 (ja) | 1992-06-04 | 1992-06-04 | マーク率設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144500A JP2731881B2 (ja) | 1992-06-04 | 1992-06-04 | マーク率設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336173A JPH05336173A (ja) | 1993-12-17 |
| JP2731881B2 true JP2731881B2 (ja) | 1998-03-25 |
Family
ID=15363809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144500A Expired - Fee Related JP2731881B2 (ja) | 1992-06-04 | 1992-06-04 | マーク率設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731881B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4704367B2 (ja) * | 2007-01-18 | 2011-06-15 | 富士通テレコムネットワークス株式会社 | 光波長多重伝送装置 |
-
1992
- 1992-06-04 JP JP4144500A patent/JP2731881B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05336173A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
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