JPH0313876A - モード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の内部に構成され、集積回路の動作モ
ードやテストモードの設定を行うモード設定回路に関し
、特に少ない外部入力端子数で多種のモード設定を行え
るようにしたモード設定回路に関する。

〔従来の技術］ 従来、集積回路内部の動作モードを設定するためのモー
ド設定回路は、モード設定のための集積回路の外部端子
数を極力少なくするという要求から、通常は第７図に示
すように、入力データ端子■１〜Ｉ、とモード設定信号
端子０．〜０８を有するデコーダ回路３Ａにより構成さ
れることが多い。一般に入力端子数ｎのモード設定回路
では、２ｒ″のモードを設定することが可能である。。

〔発明が解決しようとする課題〕

しかし、最近の集積回路の高集積化に伴い、集積回路の
多機能化やテスティングの複雑化が増々進み、同一集積
回路で設定すべき動作モードやテストモードの数も増加
の一途をたどっている。

そのため、上述した従来のモード設定回路では設定すべ
きモード数の増加により集積回路の外部端子数が無制限
に増加するという問題があった。

本発明は少ない外部端子数で多数のモード設定を可能に
したモード設定回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明のモード設定回路は、集積回路の内部に構成され
、外部端子を介してシリアル入力されたデータ列をパラ
レルデータに変換する直並列変換回路と、このパラレル
データから特殊コードを検出する特殊コード検出回路と
、前記特殊コードが検出されたときに前記パラレルデー
タからモード信号を検出するモード検出回路と、前記モ
ード信号をデコードして前記集積回路内部のモードを決
定するモード設定信号を発生させるデコーダ回路とで構
成している。

ここで、直並列変換回路は、複数のフリップフロップ回
路を多段接続したシフトレジスタで構成する。

また、モード検出回路は、例えばセットリセット型フリ
ップフロップ回路をモード信号のビット数分並列に有し
、直並列変換回路からの信号を入力とし、特殊コード検
出回路からの特殊コード検出信号を制御入力としている
。

〔作用〕

この構成によれば、シリアル入力データをパラレルデー
タとし、このパラレルデータから特殊コードを検出した
ときに、パラレルデータからモード信号を検出し、この
モード信号をデコードしてモード設定を行っている。

したがって、外部端子としては、集積回路の主回路で用
いられるデータ入力端子とデータ読込みクロック端子と
を設ければよい。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１の実施例である。このモード設定
回路は、集積回路の内部に構成されており、直並列変換
回路１と、モード検出回路２と、デコーダ回路３と、特
殊コード検出回路４と、タイミング設定回路５とで構成
されている。

前記直並列変換回路１は、４つのフリップフロップ回路
ＩＡ、ＩＢ、Ｉｃ、、１．Ｄを多段接続してなるシフト
レジスタで構成され、初段のフリップフロップ回路ＩＡ
の入力端子が集積回路の入力データ端子１０及び出力デ
ータ端子１２に接続され、各段のフリップフロップ回路
のクロック入力端子がデータ読込みクロック端子１１に
接続される。

更に、フリップフロップ回路ＩＡ、ＩＢ、ＩＣの出力が
モード検出回路２の入力端子に接続され、一方で全部の
フリップフロップ回路の出力が特殊コード検出回路４の
入力端子に接続されている。

モード検出回路２は、タイミング設定回路５からのリセ
ット信号およびモード書込信号により制御され、直並列
変換回路１からの３ビツトのモード信号をデコーダ回路
３の３つの入力データ端子１、−１３へ出力する。

デコーダ回路３は、３つの入力データ端子■１〜Ｉ３に
入力されたデータをデコードして８つのモード設定信号
端子０１〜０．のいずれか１つにモード設定信号を発生
させる。

特殊コード検出回路４は、直並列変換回路１からの４ビ
ツトの特殊コードを検出し、タイミング設定回路５へ検
出信号を出力する。

タイミング設定回路５は、特殊コード検出回路４から入
力された検出信号からモード信号検出のための制御信号
であるリセット信号、モード書込み信号を出力する。

第２図は、このように構成された本実施例のモード設定
回路の動作タイミングを示すタイムチャート図である。

外部端子１０によりシリアルに入力されるデータは出力
データ端子１２によりそのまま集積回路内部の主回路等
へ出力される。一方で、このシリアル入力データは、デ
ータ読込みクロックの立上がりでフリップフロップ回路
ＩＡ、ＩＢ、ＩＣ。

ｌＤへ順次読込まれ、モード検出回路２及び特殊コード
検出回路４に対してパラレルデータとされる。そして、
この例において例えば、特殊コードを°“１１１１”″
であるとすると、４つのフリップフロップ回路に全て“
１゛のデータが納められた時、特殊コードとして検出信
号が発生し、タイミング設定回路からは、タイムチャー
ト図に示したようなリセット信号、モード書込信号が発
生する。

これら制御信号によってモード検出回路２では、特殊コ
ード４ビツトに続く３ビツトのデータ列をモード信号と
して検出し、かつこのモード信号をデコーダ３において
デコードし、８つのモード設定信号を作成する。

この回路によれば、集積回路としての外部端子は、主回
路のデータ入力端子と、データ読込みクロック端子で済
み、この２つの外部端子で８つのモードを設定すること
ができる。設定モード数を更に増やす場合、また特殊コ
ードに当たるデータ列を主回路で使用する場合には、直
並列変換回路ｌのフリップフロップ回路の段数を更に増
加させればよく、外部端子の数を増やす必要はない。

第３図は、第１の実施例におけるモード検出回路２の回
路図である。この回路では、３個のアントゲ−）ＡＮＤ
Ｉ〜ＡＮＤ３と、３個のセットリセット型フリップフロ
ップ回路５Ｒ−ＦＦＩ〜５Ｒ−ＦＦ３で構成し、これら
をモード信号のビット数分パラレルに使用している。■
、〜■、は入力データ端子、０．〜Ｏｃはモード信号端
子、Ｒはリセット信号端子、Ｗはモード書込み信号端子
である。

この回路では、リセット信号が入力されるまでは前にセ
ットされた値を保持し、アンドゲートの一方の入力にモ
ード書込信号が入力されたときのみ、他方の入力から入
力データがセットリセット型フリップフロップ回路にセ
ットされる。したがって−１この回路は、次の特殊コー
ドが特殊コード検出回路で検出されるまでモード信号を
記憶している。

第４図は本発明の第２の実施例であり、第１図と同一部
分には同一符号を付している。このモード設定回路は、
第１の実施例よりも直並列変換回路１におけるフリップ
フロップ回路の段数を増やして、タイミング設定回路を
削除したものである。

すなわち、直並列変換回路１は７個のフリップフロップ
回路ＩＡ〜ＩＧを多段接続してなるシフトレジスタであ
り、フリップフロップ回路ＩＡ〜ＩＣはモード信号検出
用、フリップフロップ回路ＩＤ〜ＩＧは特殊コード検出
用である。

モード検出回路２は、特殊コード検出回路４からの検出
信号で直接制御される。

第５図は、このように構成された第２の実施例のモード
設定回路の動作タイミングを示すタイムチャート図であ
る。

外部端子ＩＯにより、シリアルに入力されたデータは、
第１の実施例と同様に直並列変換回路１に入力され、フ
リップフロップ回路ＩＤ−ＩＧで特殊コードが検出され
た時には、フリップフロップ回路ＩＡ〜ＩＣにモード信
号が取り込まれている。したがって、タイムチャート図
に示したように、検出信号を用いて特にタイミングを変
更しなくてもモード信号の検出が行える。

第６図は、第２の実施例におけるモード検出回路２の回
路図である。この回路では、第１の実施例のように先に
リセットを行ってからという方式ではないため、セット
リセット型フリップフロ７１回路５Ｒ−ＦＦＩ〜５Ｒ−
ＦＦ３の各セント入力ＳにそれぞれアンドゲートＡＮＤ
Ｉ−ＡＮＤ３が接続され、各リセット入力Ｒにそれぞれ
インバータＩＮＶ　１〜ＩＮＶ３と７７ＦゲートＡＮＤ
４〜ＡＮＤ６が接続されている。

この回路により、検出信号端子Ｃに検出信号が入力され
た時のみ、入力データ端子１１〜ＩＣに入力された入力
データがセット入力Ｓに、該入力データの反転信号がリ
セット入力Ｒにそれぞれ入力される。したがって、モー
ド信号のセットリセット型フリップフロップ回路への格
納が検出信号だけ行うことができる。

例えば、検出信号が“ビのとき、入力データが“１パの
ときは、セットリセット型フリップフロップ回路はセン
トされ、入力データが０゛のときはセットリセット型フ
リップフロップ回路はリセットされる。そして検出信号
が“′０”′となると直前の状態を保持する。

〔発明の効果〕

以上説明したように本発明は、シリアル入力データをパ
ラレルデータとし、このパラレルデータから特殊コード
を検出したときに、パラレルデータからモード信号を検
出し、このモード信号をデコードしてモード設定を行う
ように構成しているので、集積回路の主回路で用いられ
るデータ入力端子とデータ読込みクロック端子とを外部
端子とするだけで、任意の設定モード信号を得ることが
できる。これにより、設定モード数が増加しても外部端
子の数を増加させる必要はなく、少ない外部端子で多数
のモード設定を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック回路図、第２図
は第１図の回路の動作を示すタイムチャート図、第３図
は第１図の回路におけるモード検出回路の回路図、第４
図は本発明の第２実施例のブロック回路図、第５図は第
４図の回路の動作を示すタイムチャート図、第６図は第
４図の回路におけるモード検出回路の回路図、第７図は
従来のモード設定回路を構成するデコーダ回路の回路図
である。 ■・・・直並列変換回路、ＩＡ〜ＩＧ・・・フリップフ
ロップ回路、２・・・モード検出回路、３，３Ａ・・・
デコーダ回路、４・・・特殊コード検出回路、５・・・
タイミング設定回路、１０・・・入力データ端子、１１
・・・データ読込みクロック端子、１２・・・出力デー
タ端子。 入のチー）ｄｐ’ｐ ｎ 第１図 第２図 一ヒート“イ寵５ （０（〜Ｏも） ：コニ （主回路へ） 第３ 図 第４ 図 〉、ｊテータ埠） 厖 ２ 出力１２４） 第 図 ＳＲ−ＦＦ　１

Claims (1)

1. 【特許請求の範囲】 １、集積回路の内部に構成され、外部端子を介してシリ
   アル入力されたデータ列をパラレルデータに変換する直
   並列変換回路と、このパラレルデータから特殊コードを
   検出する特殊コード検出回路と、前記特殊コードが検出
   されたときに前記パラレルデータからモード信号を検出
   するモード検出回路と、前記モード信号をデコードして
   前記集積回路内部のモードを決定するモード設定信号を
   発生させるデコーダ回路を有することを特徴とするモー
   ド設定回路。 ２、前記直並列変換回路は、複数のフリップフロップ回
   路を多段接続してなるシフトレジスタからなる特許請求
   の範囲第１項記載のモード設定回路。 ３、前記モード検出回路は、セットリセット型フリップ
   フロップ回路をモード信号のビット数分並列に有し、前
   記直並列変換回路からの信号を入力とし、前記特殊コー
   ド検出回路からの特殊コード検出信号を制御入力とする
   特許請求の範囲第２項記載のモード設定回路。