JP2972417B2 - テスト回路 - Google Patents

テスト回路

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JP2972417B2
JP2972417B2 JP3311204A JP31120491A JP2972417B2 JP 2972417 B2 JP2972417 B2 JP 2972417B2 JP 3311204 A JP3311204 A JP 3311204A JP 31120491 A JP31120491 A JP 31120491A JP 2972417 B2 JP2972417 B2 JP 2972417B2
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JP
Japan
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test mode
test
signal
serial
parallel converter
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JP3311204A
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Inventor
稔 野崎
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NIPPON DENKI AISHII MAIKON SHISUTEMU KK
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はテスト回路に関し特にＬ
ＳＩのテスト回路に関する。
【０００２】
【従来の技術】図３に従来のテスト回路を示す。従来テ
スト回路はテストピン１〜ｎの入力をデコーダー２でデ
コードしてテストモード１〜ｍのいづれか１つのテスト
モードに設定していた。
【０００３】
【発明が解決しようとする課題】この従来のテスト回路
ではテストモードが多くなるとテストピンが多くなり、
又、１つのテストモードでテスト中はそのテストが終了
するまで他のテストモードでのテストを行なうことが出
来ないという問題点があった。
【０００４】
【課題を解決するための手段】 本発明のテスト回路
は、テストモード選択データおよびかかるテストモード
のオン／オフ選択データを含むシリアルなテストモード
データをパラレルに変換するシリアルパラレル変換器
と、前記シリアルパラレル変換器から前記テストモード
選択データを受けてデコードしテストモード選択信号を
生成するデコーダーと、前記シリアルパラレル変換器か
ら受けた前記オン／オフ選択データに応答して前記デコ
ーダーの生成した前記テストモード選択信号に選択され
たテストモード信号をアクティブまたはノーアクティブ
とする手段と、前記オン／オフ選択データに関わらず前
記テストモード選択信号によって選択されていないテス
トモード信号が以前の状態を保持する手段とを有する制
御部とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例である。テストピンよりの
データをシリアルパラレル変換器１に入力しシリアルパ
ラレル変換する。変換された信号の内最下位のＯＮ／Ｏ
ＦＦ信号６以外デコーダー２に入力されどのテストモー
ドを制御するかを選択するテストモード選択信号７を出
力する。
【０００６】図２は図１に示す制御部の一部を示す回路
図である。テストモード選択信号７は制御部３に入力さ
れシリアルパラレル変換器１のＯＮ／ＯＦＦ信号６がＯ
Ｎであればテストモード選択信号７により選択されたテ
ストモードをＣＫ信号９のタイミングでアクティブす
る。
【０００７】シリアルパラレル変換器１よりのＯＮ／Ｏ
ＦＦ信号６がＯＦＦであれば、テストモード選択信号７
により選択されたテストモードをＣＫ信号９のタイミン
グでノーアクテイブにする。テストモード選択信号７に
より選択されていないテストモードはＣＫ信号９が入力
されてもＣＫ信号９が入力される前の状態を保持してい
る。
【０００８】
【発明の効果】以上説明したように本発明は、テストピ
ンよりのデータをパラレルに変換するシリアルパラレル
変換器とその出力をデコードするデコーダーとデコーダ
ーの出力とシリアルパラレル変換器のＯＮ／ＯＦＦ信号
とＣＫ信号によりテストモードを制御する制御部を有す
る構成にしたのでテストピンが少ない。又、１つのテス
トモードでテスト中にそのテストが終了する前に他のテ
ストモードでのテストを開始することができ、最近のＬ
ＳＩの大規模化に伴なうテスト時間の長大化に対して、
テスト時間短縮に有効なテスト回路になる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図。
【図２】制御部の１テストモードあたりの回路図。
【図３】従来のテスト回路の回路図。
【符号の説明】
１ シフトレジスタ ２ デコーダー ３ 制御部 ４ フリップフロップ ５ テストピン ６ ＯＮ／ＯＦＦ信号 ７ テストモード選択信号 ８ テストモード ９ ＣＫ信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 G01R 31/28 - 31/30

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 テストモード選択データおよびかかるテ
    ストモードのオン／オフ選択データを含むシリアルなテ
    ストモードデータをパラレルに変換するシリアルパラレ
    ル変換器と、前記シリアルパラレル変換器から前記テス
    トモード選択データを受けてデコードしテストモード選
    択信号を生成するデコーダーと、前記シリアルパラレル
    変換器から受けた前記オン／オフ選択データに応答して
    前記デコーダーの生成した前記テストモード選択信号に
    選択されたテストモード信号をアクティブまたはノーア
    クティブとする手段と、前記オン／オフ選択データに関
    わらず前記テストモード選択信号によって選択されてい
    ないテストモード信号が以前の状態を保持する手段とを
    有する制御部とを備えたことを特徴とするテスト回路。
JP3311204A 1991-11-27 1991-11-27 テスト回路 Expired - Lifetime JP2972417B2 (ja)

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JPH0313876A (ja) * 1989-06-12 1991-01-22 Nec Corp モード設定回路

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