JPH0423511A - Ｐｗｍ出力回路 - Google Patents
Ｐｗｍ出力回路Info
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- JPH0423511A JPH0423511A JP12805190A JP12805190A JPH0423511A JP H0423511 A JPH0423511 A JP H0423511A JP 12805190 A JP12805190 A JP 12805190A JP 12805190 A JP12805190 A JP 12805190A JP H0423511 A JPH0423511 A JP H0423511A
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- Japan
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- pwm
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- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
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- Inverter Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍ
ｏｄｕｌａｔｉｏｎ ：以後ｒＰＷＭＪと略す）出力回
路に関し、特にシングルチッフマイクロコンピュータに
内蔵したＰＷＭ出力回路に関する。
ｏｄｕｌａｔｉｏｎ ：以後ｒＰＷＭＪと略す）出力回
路に関し、特にシングルチッフマイクロコンピュータに
内蔵したＰＷＭ出力回路に関する。
ＰＷＭ出力回路は、与えられたディジタル設定値に対し
て、決められたある一定のパルス幅を出力する回路であ
る。
て、決められたある一定のパルス幅を出力する回路であ
る。
ＰＷＭ出力回路は、近年シングルチッソマイコンの周辺
回路の一つとして内蔵されてきている４゜従来のＰＷＭ
出力回路は、シングルチップマイコンのＣＰＵの基本ク
ロックと呼ばれる信号で動作しており、基本クロックは
２相クロツクの場合、φ１．φ２のように呼ばれ、通常
外部クロック周波数を分周したものを用いている。
回路の一つとして内蔵されてきている４゜従来のＰＷＭ
出力回路は、シングルチップマイコンのＣＰＵの基本ク
ロックと呼ばれる信号で動作しており、基本クロックは
２相クロツクの場合、φ１．φ２のように呼ばれ、通常
外部クロック周波数を分周したものを用いている。
次に従来例について、第２図のブロック図を用いて説明
する。
する。
図２は従来例のブロック図である。
３１は８ビツトモジユロレジスタ、３２は４ビツトモジ
ユロレジスタ、３３は制御データラッチ回路、３４は８
ビツトダウンカウンタ、３５は１クロック付加回路、３
６は出力制御回路、３７はリロードタイミング生成回路
、３８は８ビットモジュコレジスタラッチ信号、３９は
４ビットモジュロレジスタラッチ信号、４０は制御デー
タラッチ信号、４１はリロード信号、４２は一致信号、
４３はＰＷＭ信号、４４はＰＷＭ出力信号、４５はデー
タバス、４６は基本クロックφ１．４７は基本クロック
φ２である。
ユロレジスタ、３３は制御データラッチ回路、３４は８
ビツトダウンカウンタ、３５は１クロック付加回路、３
６は出力制御回路、３７はリロードタイミング生成回路
、３８は８ビットモジュコレジスタラッチ信号、３９は
４ビットモジュロレジスタラッチ信号、４０は制御デー
タラッチ信号、４１はリロード信号、４２は一致信号、
４３はＰＷＭ信号、４４はＰＷＭ出力信号、４５はデー
タバス、４６は基本クロックφ１．４７は基本クロック
φ２である。
この例ではＰＷＭを１２ビット精度とし、パルス周期は
２８と固定とし、２５６パルス中のハイレベルのパルス
幅を８ビツトモジユロレジスタ３１で指定する。また、
４ビツトモジユロレジスタ３２は、１２ビット精度にす
るための４ビツトのラッチで構成されている。制御デー
タラッチ回路３３は、ＰＷＭ出力端子よりデータを出力
するか、またはハイインピーダンスとするかを指定する
ようになっている。基本クロックφ１４６．φ２４７は
各ブロックに入力されている。
２８と固定とし、２５６パルス中のハイレベルのパルス
幅を８ビツトモジユロレジスタ３１で指定する。また、
４ビツトモジユロレジスタ３２は、１２ビット精度にす
るための４ビツトのラッチで構成されている。制御デー
タラッチ回路３３は、ＰＷＭ出力端子よりデータを出力
するか、またはハイインピーダンスとするかを指定する
ようになっている。基本クロックφ１４６．φ２４７は
各ブロックに入力されている。
８ビットモジュロレジスクラッチ信号３９によす、デー
タバス４５を通して８ビツトモジユロレジスタ３１にパ
ルス幅情報がラッチされる。さらに、４ビットモジュロ
レジスタラッチ信号４０によりデータバス４７を通して
４ビツトモジユロレジスタ３２に１パルス付加情報がラ
ッチされる。
タバス４５を通して８ビツトモジユロレジスタ３１にパ
ルス幅情報がラッチされる。さらに、４ビットモジュロ
レジスタラッチ信号４０によりデータバス４７を通して
４ビツトモジユロレジスタ３２に１パルス付加情報がラ
ッチされる。
これは、１２ビット精度にするために、８ビツトモジユ
ロレジスタ３２で、２５６パルス中のハイ’ｌｙ ヘ／
ｌ／ ノハルス幅ヲ指定し、２５６パルスを１ブロツク
として１６ブロツク即ち、４０９６パルスを一つとして
１６ブロツクのうちのどのブロックに１クロック分を付
加するかを指定するための情報である。そして４０９６
パルスごとにリロード信号４１が出力されるようにリロ
ードタイミング生成回路３７により行われる。
ロレジスタ３２で、２５６パルス中のハイ’ｌｙ ヘ／
ｌ／ ノハルス幅ヲ指定し、２５６パルスを１ブロツク
として１６ブロツク即ち、４０９６パルスを一つとして
１６ブロツクのうちのどのブロックに１クロック分を付
加するかを指定するための情報である。そして４０９６
パルスごとにリロード信号４１が出力されるようにリロ
ードタイミング生成回路３７により行われる。
リロード信号４１によりリロードされた８ビツトモジユ
ロレジスタ３１および４ビットモジュロレジスタ３２内
のデータは、それぞれ８ビツトダウンカウンタ３４．１
クロック付加回路３５に出力される。８ビツトダウンカ
ウンタ３４に出力されたデータは、０になるまでダウン
カウンタされ、０になると一致信号４２が出力され、■
パルス付加回路３５は一致信号を検出すると、４ビツト
モジユロレジスタのデータによって、１６ブロツクのう
ちのどのブロックに１パルス付加されるか決められてお
り、１パルス付加する必要がある場合には、１パルス付
加した後ローレベルが出力され、そうでない場合は、パ
ルス付加をしないでローレベルが出力される。出力制御
回路３６は、制御データラッチ回路の内容によって出力
データの制御を行い、ＰＷＭ出力端子へ出力する。
ロレジスタ３１および４ビットモジュロレジスタ３２内
のデータは、それぞれ８ビツトダウンカウンタ３４．１
クロック付加回路３５に出力される。８ビツトダウンカ
ウンタ３４に出力されたデータは、０になるまでダウン
カウンタされ、０になると一致信号４２が出力され、■
パルス付加回路３５は一致信号を検出すると、４ビツト
モジユロレジスタのデータによって、１６ブロツクのう
ちのどのブロックに１パルス付加されるか決められてお
り、１パルス付加する必要がある場合には、１パルス付
加した後ローレベルが出力され、そうでない場合は、パ
ルス付加をしないでローレベルが出力される。出力制御
回路３６は、制御データラッチ回路の内容によって出力
データの制御を行い、ＰＷＭ出力端子へ出力する。
従来のＰＷＭ出力回路は、シングルチッソマイコンの基
本クロックを用いているため、１２ビット精度のＰＷＭ
で、２５６パルスごとに出力するパルス周波数は、外部
発振１２ＭＨｚの場合で内部クロックが６ＭＨｚの場合
、６ＭＨｚ／２５６＃２３．４ＫＨｚとなり、この周波
数では簡易Ｄ／Ａ変換器として使用する場合、特に最近
では技術革新により、高精度を必要とするシステムに使
う場合が多くなってきており、このようなシステムには
精度が低いため使用できない問題があった。
本クロックを用いているため、１２ビット精度のＰＷＭ
で、２５６パルスごとに出力するパルス周波数は、外部
発振１２ＭＨｚの場合で内部クロックが６ＭＨｚの場合
、６ＭＨｚ／２５６＃２３．４ＫＨｚとなり、この周波
数では簡易Ｄ／Ａ変換器として使用する場合、特に最近
では技術革新により、高精度を必要とするシステムに使
う場合が多くなってきており、このようなシステムには
精度が低いため使用できない問題があった。
本発明は、上記欠点に鑑み、最小限のノ１−ドウエア追
加により、精度を２倍に上げるＰＷＭ出力回路を提供す
ることを目的とする。
加により、精度を２倍に上げるＰＷＭ出力回路を提供す
ることを目的とする。
本発明のＰＷＭ出力回路は、クロック周波数として、原
発振のクロックを用いるか、ＣＰＵ基本クロックを用い
るかを選択するためのクロック情報ラッチ回路と、前記
クロック情報ラッチ回路の状態により、原発振クロック
とＣＰＵ基本クロックのどちらか一方を選択するための
クロック切換回路を備えている。
発振のクロックを用いるか、ＣＰＵ基本クロックを用い
るかを選択するためのクロック情報ラッチ回路と、前記
クロック情報ラッチ回路の状態により、原発振クロック
とＣＰＵ基本クロックのどちらか一方を選択するための
クロック切換回路を備えている。
次に、本発明のＰＷＭ出力回路について、図面を参照し
て説明する。第１図は本発明の一実施例のブロック図で
あり、シングルチップマイクロコンピュータとして示さ
れ、第３図は本発明の一実施例のタイミング図である。
て説明する。第１図は本発明の一実施例のブロック図で
あり、シングルチップマイクロコンピュータとして示さ
れ、第３図は本発明の一実施例のタイミング図である。
１は８ビツトモジユロレジスタ、２は４ビツトモジユロ
レジスタ、３は制御データラッチ回路、４はダウンカウ
ンタ、５は１クロック付加回路、６は出力制御回路、７
はリロードタイミング生成回路、８は８ビットモジュロ
レジスタラッチ信号、９は４ビットモジュロレジスタラ
ッチ信号、１０は制御データラッチ信号、１１はりロー
ド信号、１２は一致信号、１３はＰＷＭ信号、１４はＰ
ＷＭ出力信号、１５はデータバス、１６は基本クロック
φ３．１７は基本クロックφ２．１８は原発振クロック
φ１．１９は原発振クロックφ２．２゜はクロックデー
クラッチ回路、２１はクロックデークラッチ信号、２２
はクロックデータ選択信号、２３はクロック切換回路で
ある。
レジスタ、３は制御データラッチ回路、４はダウンカウ
ンタ、５は１クロック付加回路、６は出力制御回路、７
はリロードタイミング生成回路、８は８ビットモジュロ
レジスタラッチ信号、９は４ビットモジュロレジスタラ
ッチ信号、１０は制御データラッチ信号、１１はりロー
ド信号、１２は一致信号、１３はＰＷＭ信号、１４はＰ
ＷＭ出力信号、１５はデータバス、１６は基本クロック
φ３．１７は基本クロックφ２．１８は原発振クロック
φ１．１９は原発振クロックφ２．２゜はクロックデー
クラッチ回路、２１はクロックデークラッチ信号、２２
はクロックデータ選択信号、２３はクロック切換回路で
ある。
本実施例では外部発振周波数を１２ＭＨｚ、内部ＣＰＵ
のクロックを基本クロック６ Ｍ Ｈｚとし、１２ビッ
ト精度のＰＷＭ出力回路として説明する。
のクロックを基本クロック６ Ｍ Ｈｚとし、１２ビッ
ト精度のＰＷＭ出力回路として説明する。
従来と同様のＰＷＭ出力回路として使用する時は、クロ
ックデータラッチ信号２１によりクロックデータラッチ
ラッチ回路２０にデータバス１５を通して、 ′Ｌ′デ
ータをラッチさせる。こうすることにより、クロックデ
ータ選択信号２２がｌ Ｌ １ レベルとなるため、
クロック切換回路２３により基本クロックφ１．φ２が
選択され、各ブロックに入力される。これにより、動作
は従来例と同様となる。
ックデータラッチ信号２１によりクロックデータラッチ
ラッチ回路２０にデータバス１５を通して、 ′Ｌ′デ
ータをラッチさせる。こうすることにより、クロックデ
ータ選択信号２２がｌ Ｌ １ レベルとなるため、
クロック切換回路２３により基本クロックφ１．φ２が
選択され、各ブロックに入力される。これにより、動作
は従来例と同様となる。
各部の動作は従来例と同じであるので省略する。
次に本発明の特徴であるＰＷＭ出力周波数を２倍にした
時の動作の説明をする。
時の動作の説明をする。
２倍速として使用する時は、クロックデークラッチ信号
２１により、クロックデータラッチ回路２０にデータバ
ス１５を通してｌ Ｈ＋データをラッチさせる。こうす
ることにより、クロックデータ選択信号２２が′Ｈ”
レベルとなるため、クロック切換回路２３によりクロッ
ク信号１６〜１９のうち原発振クロックφ１．φ２１８
〜１９が選択され、グランカウンタ４，１クロツク付加
回路５．出力制御回路６．リロードタイミング生成回路
７の各ブロックに入力され、８ビットモジュロレジスタ
１．４ピットモシュ四レジスタ２．制御データラッチ回
路３．クロックデークラッチ回路２０のラッチ関係のブ
ロックは常に基本クロックで動作している。
２１により、クロックデータラッチ回路２０にデータバ
ス１５を通してｌ Ｈ＋データをラッチさせる。こうす
ることにより、クロックデータ選択信号２２が′Ｈ”
レベルとなるため、クロック切換回路２３によりクロッ
ク信号１６〜１９のうち原発振クロックφ１．φ２１８
〜１９が選択され、グランカウンタ４，１クロツク付加
回路５．出力制御回路６．リロードタイミング生成回路
７の各ブロックに入力され、８ビットモジュロレジスタ
１．４ピットモシュ四レジスタ２．制御データラッチ回
路３．クロックデークラッチ回路２０のラッチ関係のブ
ロックは常に基本クロックで動作している。
次に具体的な数値を与えてどのような出力になるかを述
べる。
べる。
８ビツトモジユロレジスタ１に書き込むデータをｌ０Ｈ
１４ビツトモジユロレジスタ２に書き込むデータを８Ｈ
とすると、８ビツトモジユロレジスタ１および４ビツト
モジユロレジスタ２は、４０９６クロツクごとにリロー
ドタイミング生成回路７から出力されるリロード信号１
１によりダウンカウンタ４および１クロツク付加回路５
に入力され、ダウンカウンタ２３はクロック切換回路２
３により選択された信号でダウンカウントされ、ダウン
カウンタ２３が０になった後、一致信号１２が出力され
る。１クロツク付加回路５に入力されたデータが８Ｈの
時は、ｌブロック（２５６クロツク）おきに１クロツク
付加する構成となるので、ＰＷＭ出力波形は２５６クロ
ツク中のＩ Ｈｌ レベルの幅が１６クロツクとなる
ブロックと１７クロツクとなるブロックが交互に出力さ
れるようになる。
１４ビツトモジユロレジスタ２に書き込むデータを８Ｈ
とすると、８ビツトモジユロレジスタ１および４ビツト
モジユロレジスタ２は、４０９６クロツクごとにリロー
ドタイミング生成回路７から出力されるリロード信号１
１によりダウンカウンタ４および１クロツク付加回路５
に入力され、ダウンカウンタ２３はクロック切換回路２
３により選択された信号でダウンカウントされ、ダウン
カウンタ２３が０になった後、一致信号１２が出力され
る。１クロツク付加回路５に入力されたデータが８Ｈの
時は、ｌブロック（２５６クロツク）おきに１クロツク
付加する構成となるので、ＰＷＭ出力波形は２５６クロ
ツク中のＩ Ｈｌ レベルの幅が１６クロツクとなる
ブロックと１７クロツクとなるブロックが交互に出力さ
れるようになる。
なお、本発明の実施例では、基本クロックで動作するブ
ロックと原発振クロックで動作するブロックがあるため
、第３図に示すように、例えばφ２同期で動作している
ブロックを基本クロックφ２から原発振クロックφ２に
切換えると、同じ周期に２つのパルスが発生してしまう
ため、φ１同期とφ２同期のクロックが両方出力されて
しまうような場合がある。このような不具合を避けるた
めに基本クロックφ２でＡＮＤをとるなどして片方のパ
ルスの発生をおさえる必要がある。
ロックと原発振クロックで動作するブロックがあるため
、第３図に示すように、例えばφ２同期で動作している
ブロックを基本クロックφ２から原発振クロックφ２に
切換えると、同じ周期に２つのパルスが発生してしまう
ため、φ１同期とφ２同期のクロックが両方出力されて
しまうような場合がある。このような不具合を避けるた
めに基本クロックφ２でＡＮＤをとるなどして片方のパ
ルスの発生をおさえる必要がある。
以上説明したように、本発明のＰＷＭ出力回路は、複雑
な回路を必要とせずに、簡単な付加回路のみで、ＰＷＭ
出力周波数を２倍にすることができるため、高い精度が
必要とされる制御回路においても使用可能となるため、
シングルチップマイクロコンピュータの周辺回路に付加
価値をつける点で効果がある。
な回路を必要とせずに、簡単な付加回路のみで、ＰＷＭ
出力周波数を２倍にすることができるため、高い精度が
必要とされる制御回路においても使用可能となるため、
シングルチップマイクロコンピュータの周辺回路に付加
価値をつける点で効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図、第３図は本発明の一実施例のタイミン
グチャートを示す。 １．３１・・・・・・８ビツトモジユロレジスタ、２゜
３２・・・・・・４ビツトモジユロレジスタ、３，３３
・・・・制御データラッチ回路、４，３４・・・・・・
ダウンカウンタ、５．３５・・・・・・１クロック付加
回路、６゜３６・・・・・・出力制御回路、７，３７・
・・・リロードタイミング生成回路、８，３８・・・・
・・８ビットモジュロレジスクラッチ信号、９．３９・
・・・・・４ビットモジュロレジスクラッチ信号、１０
．４０・・・・・制御データラッチ信号、１１．４１・
・・・・・リロード信号、１２．４２・・・・・・一致
信号、１３．４３・・・・・・ＰＷＭ信号、１４．４４
・・・・・・ＰＷＭ出力信号、１５゜４５・・・・・・
データバス、１６．４６・・・・・・基本クロックφ、
１７．４７・・・・・・基本クロックφ２．１８・・・
・・原発振クロックφい １９・・・・・・原発振クロ
ックφ２．２０・・・・・・クロックデークラッチ回路
、２１・・・・・・クロックデータラッチ信号、２２・
・・・・・クロックデータ選択信号、２３・・・・・・
クロック切換回路。 代理人 弁理士 内 原 晋 ＝１１−
例のブロック図、第３図は本発明の一実施例のタイミン
グチャートを示す。 １．３１・・・・・・８ビツトモジユロレジスタ、２゜
３２・・・・・・４ビツトモジユロレジスタ、３，３３
・・・・制御データラッチ回路、４，３４・・・・・・
ダウンカウンタ、５．３５・・・・・・１クロック付加
回路、６゜３６・・・・・・出力制御回路、７，３７・
・・・リロードタイミング生成回路、８，３８・・・・
・・８ビットモジュロレジスクラッチ信号、９．３９・
・・・・・４ビットモジュロレジスクラッチ信号、１０
．４０・・・・・制御データラッチ信号、１１．４１・
・・・・・リロード信号、１２．４２・・・・・・一致
信号、１３．４３・・・・・・ＰＷＭ信号、１４．４４
・・・・・・ＰＷＭ出力信号、１５゜４５・・・・・・
データバス、１６．４６・・・・・・基本クロックφ、
１７．４７・・・・・・基本クロックφ２．１８・・・
・・原発振クロックφい １９・・・・・・原発振クロ
ックφ２．２０・・・・・・クロックデークラッチ回路
、２１・・・・・・クロックデータラッチ信号、２２・
・・・・・クロックデータ選択信号、２３・・・・・・
クロック切換回路。 代理人 弁理士 内 原 晋 ＝１１−
Claims (1)
- 外部発振入力手段と前記外部発振入力手段の出力を分周
して出力する分周手段と、前記外部発振入力手段から入
力される原発振クロックと前記分周手段の出力を入力す
る切換回路と、前記切換回路の切換動作を指定する記憶
回路を有し、前記切換回路の出力をＰＷＭ回路のクロッ
ク入力とするようにした事を特徴とするＰＷＭ出力回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02128051A JP3089646B2 (ja) | 1990-05-17 | 1990-05-17 | Ｐｗｍ出力回路 |
| EP19910304459 EP0457608A3 (en) | 1990-05-17 | 1991-05-17 | Apparatus for selecting a clock signal of a circuit controlled by a single chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02128051A JP3089646B2 (ja) | 1990-05-17 | 1990-05-17 | Ｐｗｍ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423511A true JPH0423511A (ja) | 1992-01-27 |
| JP3089646B2 JP3089646B2 (ja) | 2000-09-18 |
Family
ID=14975286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02128051A Expired - Fee Related JP3089646B2 (ja) | 1990-05-17 | 1990-05-17 | Ｐｗｍ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0457608A3 (ja) |
| JP (1) | JP3089646B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266763A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | Ｐｗｍ出力回路 |
| JP2009004011A (ja) * | 2007-06-20 | 2009-01-08 | Panasonic Corp | 光ディスク装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505018B2 (ja) * | 1994-11-22 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US20190129464A1 (en) * | 2017-11-01 | 2019-05-02 | Qualcomm Incorporated | I3c clock generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
| JP2614877B2 (ja) * | 1987-11-20 | 1997-05-28 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1990
- 1990-05-17 JP JP02128051A patent/JP3089646B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-17 EP EP19910304459 patent/EP0457608A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266763A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | Ｐｗｍ出力回路 |
| JP2009004011A (ja) * | 2007-06-20 | 2009-01-08 | Panasonic Corp | 光ディスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0457608A3 (en) | 1992-04-22 |
| JP3089646B2 (ja) | 2000-09-18 |
| EP0457608A2 (en) | 1991-11-21 |
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