JP2558802B2 - レジスタファイル - Google Patents
レジスタファイルInfo
- Publication number
- JP2558802B2 JP2558802B2 JP63083312A JP8331288A JP2558802B2 JP 2558802 B2 JP2558802 B2 JP 2558802B2 JP 63083312 A JP63083312 A JP 63083312A JP 8331288 A JP8331288 A JP 8331288A JP 2558802 B2 JP2558802 B2 JP 2558802B2
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- Japan
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- slave
- master
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、従来のECL（エミッタ結合型論理回路）を
用いたレジスタファイルよりも素子数が少なく構成でき
るもので、各種プロセッサの素子数低減が図れる。
用いたレジスタファイルよりも素子数が少なく構成でき
るもので、各種プロセッサの素子数低減が図れる。
従来の技術 従来使用されているECLを用いた１語ｎビット,m語分
のレジスタファイルは、第２図に示す構成が一般に用い
られている。第２図において１〜ｍはｍ語分のレジスタ
を表し、11〜1n,101〜10nはレジスタＡのマスタ・スレ
ーブラッチ,21〜2n,201〜20nはレジスタＢのマスタ・ス
レーブラッチ，……以下ｍ番目のレジスタのマスタ・ス
レーブラッチはm1〜mn,m01〜m0nで表せるものとする。
a,bはそれぞれ入力デコーダ，出力デコーダである。以
下この構成について説明する。
のレジスタファイルは、第２図に示す構成が一般に用い
られている。第２図において１〜ｍはｍ語分のレジスタ
を表し、11〜1n,101〜10nはレジスタＡのマスタ・スレ
ーブラッチ,21〜2n,201〜20nはレジスタＢのマスタ・ス
レーブラッチ，……以下ｍ番目のレジスタのマスタ・ス
レーブラッチはm1〜mn,m01〜m0nで表せるものとする。
a,bはそれぞれ入力デコーダ，出力デコーダである。以
下この構成について説明する。
入力デコーダがアドレスした１〜ｍの中の特定のレジ
スタへの制御信号クロックがハイレベルになると、その
レジスタのマスタラッチに読み込まれていたデータがラ
ッチされ、スレーブラッチでは、マスタラッチでラッチ
されているデータが読み込まれる。入力デコーダの制御
信号クロックがロウレベルになると、スレーブラッチで
は前記データがラッチされ、マスタでは新しいデータが
読み込まれる構成となっている。
スタへの制御信号クロックがハイレベルになると、その
レジスタのマスタラッチに読み込まれていたデータがラ
ッチされ、スレーブラッチでは、マスタラッチでラッチ
されているデータが読み込まれる。入力デコーダの制御
信号クロックがロウレベルになると、スレーブラッチで
は前記データがラッチされ、マスタでは新しいデータが
読み込まれる構成となっている。
各レジスタのデータは、出力デコーダによって、特定
のレジスタのスレーブラッチにラッチされているデータ
が出力される。
のレジスタのスレーブラッチにラッチされているデータ
が出力される。
発明が解決しようとする課題 上記のような構成にすると、入力デコーダからの制御
信号クロックが、マスタラッチとスレーブラッチの両方
に与えられ、マスタラッチによりデータを取り込むた
め、各レジスタでマスタラッチとスレーブラッチが必要
となる。
信号クロックが、マスタラッチとスレーブラッチの両方
に与えられ、マスタラッチによりデータを取り込むた
め、各レジスタでマスタラッチとスレーブラッチが必要
となる。
課題を解決するための手段 本発明は、クロックによりデータの読み込み・ラッチ
を行う１語分のマスタラッチと、前記マスタラッチの出
力を読み込む複数語分のスレーブラッチと、前記複数語
分のスレーブラッチから特定のスレーブラッチを選択す
ることにより、前記特定のスレーブラッチへの前記マス
タラッチからの出力データの読み込み・ラッチを制御す
る入力デコーダと、前記複数語分のスレーブラッチから
特定のスレーブラッチを選択することにより、前記特定
のスレーブラッチの出力を制御する出力デコーダとを具
備したことを特徴とするレジスタファイルである。
を行う１語分のマスタラッチと、前記マスタラッチの出
力を読み込む複数語分のスレーブラッチと、前記複数語
分のスレーブラッチから特定のスレーブラッチを選択す
ることにより、前記特定のスレーブラッチへの前記マス
タラッチからの出力データの読み込み・ラッチを制御す
る入力デコーダと、前記複数語分のスレーブラッチから
特定のスレーブラッチを選択することにより、前記特定
のスレーブラッチの出力を制御する出力デコーダとを具
備したことを特徴とするレジスタファイルである。
作用 １語ｎビットでｍ語分のレジスタファイルを構成しよ
うとすると、従来ｍ語分のマスタラッチを必要とした
が、本発明を用いると１語分のマスタラッチだけで良
く、レジスタファイルの素子数低減が図れる。
うとすると、従来ｍ語分のマスタラッチを必要とした
が、本発明を用いると１語分のマスタラッチだけで良
く、レジスタファイルの素子数低減が図れる。
実施例 第１図に本発明の１語ｎビット・ｍ語分のレジスタフ
ァイルの構成図を示す。第１図において１〜ｍはｍ個の
レジスタを表し、11〜1nはｎビットの入力データの読み
込み・ラッチを繰り返すマスタを表している。101〜10n
は、レジスタＡのスレーブ、201〜20nはレジスタＢのス
レーブ、……以下ｍ番目のレジスタのスレーブはm01〜m
0nで表せるものとする。a,bはそれぞれ入力デコーダ，
出力デコーダである。以下この構成図の動作について説
明する。
ァイルの構成図を示す。第１図において１〜ｍはｍ個の
レジスタを表し、11〜1nはｎビットの入力データの読み
込み・ラッチを繰り返すマスタを表している。101〜10n
は、レジスタＡのスレーブ、201〜20nはレジスタＢのス
レーブ、……以下ｍ番目のレジスタのスレーブはm01〜m
0nで表せるものとする。a,bはそれぞれ入力デコーダ，
出力デコーダである。以下この構成図の動作について説
明する。
ｎビットの入力データは、それぞれ11〜1nのマスタラ
ッチに入力される。11〜1nのマスタラッチは、従来の入
力デコーダからの制御クロックにより、データをラッチ
するのではなく、システムクロックにより、常に読み込
みとラッチを繰り返している。このマスタラッチがラッ
チ状態にある時、入力デコーダがアドレスした、１〜ｍ
の特定のレジスタのスレーブラッチは、11〜1nのマスタ
ラッチのデータを読み込み・ラッチをする。
ッチに入力される。11〜1nのマスタラッチは、従来の入
力デコーダからの制御クロックにより、データをラッチ
するのではなく、システムクロックにより、常に読み込
みとラッチを繰り返している。このマスタラッチがラッ
チ状態にある時、入力デコーダがアドレスした、１〜ｍ
の特定のレジスタのスレーブラッチは、11〜1nのマスタ
ラッチのデータを読み込み・ラッチをする。
出力は従来の方法と同じで、出力デコーダにより特定
のレジスタのスレーブラッチでラッチされているデータ
を読み出すことができる。
のレジスタのスレーブラッチでラッチされているデータ
を読み出すことができる。
発明の効果 以上のような構成により、従来例に比べ、マスタラッ
チの数が大きく削減でき、レジスタファイルでの素子数
削減に貢献する。
チの数が大きく削減でき、レジスタファイルでの素子数
削減に貢献する。
第１図は本発明におけるレジスタファイルの構成図、第
２図は従来のレジスタファイルの構成図を示す。 １〜ｍ……レジスタ、11〜1n,m1〜mn……マスタラッ
チ、101〜10n,m01〜m0n……スレーブラッチ、ａ……入
力デコーダ、ｂ……出力デコーダ。
２図は従来のレジスタファイルの構成図を示す。 １〜ｍ……レジスタ、11〜1n,m1〜mn……マスタラッ
チ、101〜10n,m01〜m0n……スレーブラッチ、ａ……入
力デコーダ、ｂ……出力デコーダ。
Claims (1)
- 【請求項１】クロックによりデータの読み込み・ラッチ
を行う１語分のマスタラッチと、 前記マスタラッチの出力を読み込む複数語分のスレーブ
ラッチと、 前記複数語分のスレーブラッチから特定のスレーブラッ
チを選択することにより、前記特定のスレーブラッチへ
の前記マスタラッチからの出力データの読み込み・ラッ
チを制御する入力デコーダと、 前記複数語分のスレーブラッチから特定のスレーブラッ
チを選択することにより、前記特定のスレーブラッチの
出力を制御する出力デコーダと を具備したことを特徴とするレジスタファイル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083312A JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083312A JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256094A JPH01256094A (ja) | 1989-10-12 |
| JP2558802B2 true JP2558802B2 (ja) | 1996-11-27 |
Family
ID=13798901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083312A Expired - Fee Related JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558802B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
-
1988
- 1988-04-05 JP JP63083312A patent/JP2558802B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01256094A (ja) | 1989-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |