JPH01256094A - レジスタファイル - Google Patents
レジスタファイルInfo
- Publication number
- JPH01256094A JPH01256094A JP63083312A JP8331288A JPH01256094A JP H01256094 A JPH01256094 A JP H01256094A JP 63083312 A JP63083312 A JP 63083312A JP 8331288 A JP8331288 A JP 8331288A JP H01256094 A JPH01256094 A JP H01256094A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- output
- data
- decoder
- slave
- Prior art date
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- Granted
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- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、従来のＥ ＣＬ （エミッタ結合型論理回路
）を用いたレジスタファイルよりも素子数が少なく構成
できるもので、各種プロセッサの素子数低減が図れる。
）を用いたレジスタファイルよりも素子数が少なく構成
できるもので、各種プロセッサの素子数低減が図れる。
従来の技術
従来使用されているＥＣＬを用いた１ ５ （１ビツト
＋ ｒＴｌ ＋＋ｏ分のレジスタファイルは、第２図に
示す構成が一般に用いられている。第２図において１〜
ｍはｍ語分のレジスタを表し、１１〜１ｎ。
＋ ｒＴｌ ＋＋ｏ分のレジスタファイルは、第２図に
示す構成が一般に用いられている。第２図において１〜
ｍはｍ語分のレジスタを表し、１１〜１ｎ。
１０１〜ＩｏｎはレジスタＡのマスク・スレーブラッチ
、２１〜２０，２０１〜２０ｎはレジスタＢのマスク・
スレーブラッチ、・・・・・・以下ｍ番目のレジスタの
マスク・スレーブラッチはｍ１〜ｍｎ。
、２１〜２０，２０１〜２０ｎはレジスタＢのマスク・
スレーブラッチ、・・・・・・以下ｍ番目のレジスタの
マスク・スレーブラッチはｍ１〜ｍｎ。
ｍｏｌ〜ｍｏｎで表せるものとする。ａ、ｂはそれぞれ
入力デコーダ、出力デコーダである。以下この構成につ
いて説明する。
入力デコーダ、出力デコーダである。以下この構成につ
いて説明する。
入力デコーダがアドレスした１〜ｍの中の特定のレジス
タへの制御信号クロックがハイレベルになると、そのレ
ジスタのマスタラッチに読み込まれていたデータがラッ
チされ、スレーブラッチでは、マスタラッチでラッチさ
れているデータが読み込まれる。入力デコーダの制御信
号クロックがロウレベルになると、スレーブラッチでは
前記データがラッチされ、マスクでは新しいデータが読
み込まれる構成となっている。
タへの制御信号クロックがハイレベルになると、そのレ
ジスタのマスタラッチに読み込まれていたデータがラッ
チされ、スレーブラッチでは、マスタラッチでラッチさ
れているデータが読み込まれる。入力デコーダの制御信
号クロックがロウレベルになると、スレーブラッチでは
前記データがラッチされ、マスクでは新しいデータが読
み込まれる構成となっている。
各レジスタのデータは、出力デコーダによって、特定の
レジスタのスレーブラッチにラッチされているデータが
出力される。
レジスタのスレーブラッチにラッチされているデータが
出力される。
発明が解決しようとする課題
上記のような構成にすると、入力デコーダがらの制御信
号クロックが、マスタラッチとスレーブラッチの両方に
与えられ、マスタラッチによりデータを取り込むため、
各レジスタでマスタラッチとスレーブラッチが必要とな
る。
号クロックが、マスタラッチとスレーブラッチの両方に
与えられ、マスタラッチによりデータを取り込むため、
各レジスタでマスタラッチとスレーブラッチが必要とな
る。
課題を解決するための手段
本発明は、システムクロックにより常にデータの読み込
み・ラッチを繰り返す１語分のマスタラッチと、マスタ
ラッチの出力を読み込む複数語弁のスレーブラッチと、
入力デコーダと、出力デコーダを有し、入力デコーダが
特定のレジスタの前記スレーブラッチへのデータの書き
込み・ラッチを制御し、出力デコーダがスレーブラッチ
の出力を制御することを特徴とするレジスタファイルで
ある。
み・ラッチを繰り返す１語分のマスタラッチと、マスタ
ラッチの出力を読み込む複数語弁のスレーブラッチと、
入力デコーダと、出力デコーダを有し、入力デコーダが
特定のレジスタの前記スレーブラッチへのデータの書き
込み・ラッチを制御し、出力デコーダがスレーブラッチ
の出力を制御することを特徴とするレジスタファイルで
ある。
作用
１語ｎビットでｍ語分のレジスタファイルを構成しよう
とすると、従来ｍ語分のマスタラッチを必要としたが、
本発明を用いると１語分のマスタラッチだけで良（、レ
ジスタファイルの素子数低減が図れる。
とすると、従来ｍ語分のマスタラッチを必要としたが、
本発明を用いると１語分のマスタラッチだけで良（、レ
ジスタファイルの素子数低減が図れる。
実施例
第１図に本発明の１語ｎビット・ｍ語分のレジスタファ
イルの構成図を示す。第１図において１〜ｍはｍ個のレ
ジスタを表し、１１〜１ｎはｎビットの入力データの読
み込み・ラッチを繰り返すマスクを表している。１０１
〜１０ｎは、レジスタＡのスレーブ、２０１〜２Ｏｎは
レジスタＢのスレーブ、・・・・・・以下ｍ番目のレジ
スタのスレーブはｍ０１〜ｍｏｎで表せるものとする。
イルの構成図を示す。第１図において１〜ｍはｍ個のレ
ジスタを表し、１１〜１ｎはｎビットの入力データの読
み込み・ラッチを繰り返すマスクを表している。１０１
〜１０ｎは、レジスタＡのスレーブ、２０１〜２Ｏｎは
レジスタＢのスレーブ、・・・・・・以下ｍ番目のレジ
スタのスレーブはｍ０１〜ｍｏｎで表せるものとする。
ａ、 ｂはそれぞれ入力デコーダ、出力デコーダである
。
。
以下この構成図の動作について説明する。
ｎビットの入力データは、それぞれ１１〜１ｎのマスタ
ラッチに入力される。１１〜ｉｎのマスタラッチは、従
来の入力デコーダからの制御クロックにより、データを
ラッチするのではなく、システムクロックにより、常に
読み込みとラッチを繰り返している。このマスタラッチ
がラッチ状態にある時、入力デコーダがアドレスした、
１〜ｍの特定のレジスタのスレーブラッチは、１１〜Ｉ
ｎのマスタラッチのデータを読み込み・ラッチをする。
ラッチに入力される。１１〜ｉｎのマスタラッチは、従
来の入力デコーダからの制御クロックにより、データを
ラッチするのではなく、システムクロックにより、常に
読み込みとラッチを繰り返している。このマスタラッチ
がラッチ状態にある時、入力デコーダがアドレスした、
１〜ｍの特定のレジスタのスレーブラッチは、１１〜Ｉ
ｎのマスタラッチのデータを読み込み・ラッチをする。
出力は従来の方法と同じで、出力デコーダにより特定の
レジスタのスレーブラッチでラッチされているデータを
読み出すことができる。
レジスタのスレーブラッチでラッチされているデータを
読み出すことができる。
発明の効果
以上のような構成により、従来例に比べ、マスタラッチ
の数が大きく削減でき、レジスタファイルでの素子数削
減に貢献する。
の数が大きく削減でき、レジスタファイルでの素子数削
減に貢献する。
第１図は本発明におけるレジスタファイルの構成図、第
２図は従来のレジスタファイルの構成図を示す。 １〜ｍ・・・・・・レジスタ、１１〜１ｎ、ｍｌ〜ｍｎ
・・・・・・マスタラッチ、１０１〜Ｉｏｎ、ｍ０１〜
ｍｏｎ・・・・・・スレーブラッチ、ａ・・・・・・入
力デコーダ、ｂ・・・・・・出力デコーダ。 区
２図は従来のレジスタファイルの構成図を示す。 １〜ｍ・・・・・・レジスタ、１１〜１ｎ、ｍｌ〜ｍｎ
・・・・・・マスタラッチ、１０１〜Ｉｏｎ、ｍ０１〜
ｍｏｎ・・・・・・スレーブラッチ、ａ・・・・・・入
力デコーダ、ｂ・・・・・・出力デコーダ。 区
Claims (1)
- システムクロックにより常にデータの読み込み・ラッチ
を繰り返す１語分のマスタラッチと、マスタラッチの出
力を読み込む複数語分のスレーブラッチと、入力デコー
ダと出力デコーダを有し、入力デコーダが、特定のレジ
スタの前記スレーブラッチへのデータの書き込み・ラッ
チを制御し、出力デコーダがスレーブラッチの出力を制
御する事を特徴とするレジスタファイル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083312A JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083312A JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256094A true JPH01256094A (ja) | 1989-10-12 |
| JP2558802B2 JP2558802B2 (ja) | 1996-11-27 |
Family
ID=13798901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083312A Expired - Fee Related JP2558802B2 (ja) | 1988-04-05 | 1988-04-05 | レジスタファイル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558802B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
-
1988
- 1988-04-05 JP JP63083312A patent/JP2558802B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558802B2 (ja) | 1996-11-27 |
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Legal Events
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| R370 | Written measure of declining of transfer procedure |
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