JPS6133554A - ゾ−ンコントロ−ル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、例えばキャッシュメモリからデータを読み出
し、そのデータのビット数及びビット位置を変換するゾ
ーンコントロール回路に関する。

［発明の技術的背景］ 例えばキャッシュメモリからデータを読み出し、そのデ
ータのビット数及びビット位置を変換する（以下ゾーン
コントロールと言う）回路は、従来から第２図に示すよ
うな概略動作を行なうものである。即ち、キャッシュメ
モリ１の中のある異なった番地に書き込まれているデー
タ１０１，１０２を読み出し、これらデータをレジスタ
２にて組合わせ、１つのデータ１０３を形成するもので
ある。

なお、図中点線は、データのバイト単位の区切を示して
いる。

第３図は上記ゾーンコントロールを実現する従来のゾー
ンコントロール回路の一例を示したブロック図である。

符号３はラッチレジスタを示し、このラッチレジスタ３
は図示されないキャッシュメモリから読み出されたデー
タをラッチする。レジスタ４は１サイクル前にラッチレ
ジスタ３にラッチされたデータを保持する。ラッチレジ
スタ３から出力されるデータとレジスタ４から出力され
るデータは、これらデータのいずれが一方又は両方を選
択するセレクタ５を介してゾーンコントロールセレクタ
６に入力され、ここでゾーンコントロールを受けて選択
出力される。なお、図中点線はデータのバイト単位の区
切りを示し、セレクタ５、セレクタ６の一方はデータの
上位ビットを他方はデータの下位ビットを扱うものであ
る。

先ずあるサイクルでハーフワードのデータ１０１がラッ
チレジスタ３に取り込まれ、次のサイクルでこのハーフ
ワードのデータ１０１はレジスタ４に保持されると共に
、新たなハーフワードのデータ１０２がラッチレジスタ
３に取り込まれる。そして次のサイクルでは、セレクタ
５によってレジスタ４のデータ１０２かラッチレジスタ
３のデータ１０１、あるいはこれらデータ１０１とデー
タ１０２を組合せたデータが選択され、これがデータ１
０４として出力される。このデータ１０４はゾーンコン
トロールセレクタ１０３によりゾーンコントロールされ
、バイト単位のデータ１０３として出力される。

［背景技術の問題点１ ところで、第３図に示した従来のゾーンコントロール回
路によれば、データを読み出す暇にそのデータに関する
エラー情報も一緒に読み出して来なければならない。し
かも、上記回路において、セレクタ５にてデータ１０１
と１０２とが組み合わされた場合、上記エラー情報は、
データ１０１のエラー情報とデータ１０２のエラー情報
の論理和でなければならない。更にセレクタ６において
行なわれるゾーンコントロールは上記エラー情報に対し
て行なってはならない。従って、上記のようなエラー情
報処理回路は複雑となり、第３図に示したデータ処理用
のＬＳＩとは別に他のエラー処理用のＬＳＩが必要であ
った。また従来のゾーンコントロール回路をＬＳＩ化す
るに当っては２品種複数個のＬＳＩで構成されることに
なり、このため開発費が増大し且つ開発期間が延長する
という欠点があった。

［発明の目的］ 本発明の目的は、上記の欠点に鑑み、開発費を削減し、
且つ、ｎ発ＩＩＪ問を短縮することができるゾーンコン
トロール回路を提供すること＆：蕊る。

［発明の概要〕 本発明は、例えばキャッシュメモリから読み出したデー
タのビット数及びビット位置をゾーンコントロールセレ
クタにより変換するゾーンコントロール回路において、
キャッシュメモリから読み出した前サイクルのデータと
現サイクルのデータとの論理和を取るゲートと、前サイ
クルのデータ。

現サイクルのデータ及び前記ゲートで論理和がとられた
データのいずれか１つを選択して出力する第１のセレク
タと、この第１のセレクタの出力データと前記ゾーンコ
ントロールセレクタの出力データのいずれか１つを選択
し【出力する第２のセレクタとを具備する構成とするこ
とにより、上記目的を達成するものである。

［発明の実施例］ 以下本発明の一実＃ｊ！ｉＩ４を従来例と同一部には周
一符号を付して図面を参照しつつ説明する。第１図は本
発明のゾーンコントロール回路の一実施例を示したブロ
ック図である。図示されないキャッシュメモリから読み
出された例えばハーフワードのデータはラッチレジスタ
３に取り込まれる。レジスタ４は１サイクルＩ＃にラッ
チレジスタ３に取り込まれたハーフワードのデータを保
持する。ラッチレジスタ３から出力されるデータとレジ
スタ４から出力されるデータは、これらデータのいずれ
か一方又は両方を選択するセレクタ５を介してゾーンコ
ントロールセレクタ６に入力される。ゾーンコントロー
ルセレクタ６にてゾーンコントロールを受けたバイトデ
ータはセレクタ（第２のセレクタ）７に出力される。

一方、レジスタ４ｂ％ら出力されるデータとラッチレジ
スタ３から出力されるデータは、入力データの論理和を
取るゲート８に入力されると共にセレクタ（ｉｌのセレ
クタ）９に入力される。このゲート８にて論理和が取ら
７れたデータもセレクタ９に入力され、このセレクタ９
はこれら入力データの１つを選択してセレクタ７に出力
する。セレクタ７では、セレクタ６が出力するデータと
セレフタ９が出力するデータのどちらかを選択して出力
する。なお、セレクタ９はセレクタ５の選択条件に依存
してデータの選択を行ない、セレクタ７はデータ処理時
とエラー処理時の区別を行なうセレクタである。

次に本実施例の動作について説明する。先ずあるサイク
ルでハーフワードのデータ１０１（第２図参照）がラッ
チレジスタ３に取り込まれる。次のサイクルでラッチレ
ジスタ３に取り込まれたデータ１０１はレジスタ４に取
り込まれると共に、ラッチレジスタ３には別のデータ１
０２が取り込まれる。その掛取のサイクルでセレクタ５
が両方共モード“０”を選択すると、このセレクタ５は
レジスタ４のデータ１０１を両方共モード“１″を選択
するとラッチレジスタ３のデータ１０２を、その他のモ
ードを採った場合にはレジスタ４のデータ１０１とラッ
チレジスタ３のデータ１０２を組み合わせたハーフ、ワ
ードデータをデータ１０４として出力する。データ１０
４はバイト単位でゾーンコントロールセレクタ６に入力
され、ここでゾーンコントロールを受けて１つのバイト
データ１０３となってセレクタ７に出力される。

一方ゲート８ではレジスタ４が出力するデータ１０１と
ラッチレジスタ３が出力するデータ１０２の論理和がと
られており、更にセレクタ９は、セレクタ５が両方共モ
ード“０″をとっていればこのモード“Ｏ″を選択して
レジスタ４のデータ１０２を、またセレクタ５が両方共
モード“１″をとっていれば、モード゛３″を選択して
ラッチレジスタ３のデータ１０２を、セレクタ５がその
他のモードをとっている場合はモード“１”か“２″を
選択してゲート８によって論理和されたデータを選択し
、選択したデータをセレクタ７に出力する。セレクタ７
は、データ処理の場合であればモード“Ｏ″を選択して
セレクタ６が出力するゾーンコントロールされたデータ
１０３を出力し、エラー処理の場合であ、ればモード“
１′を選択してセレクタ９からのデータを選択してこれ
を出力する。

［発明の効果］ 上記の如く本実施例では、エラー処理用としてゲート８
．セレクタ９から成る簡単な回路を付は加え、更にデー
タ処理用とエラー処理用のデータを切り換えるセレクタ
７を付加しただけであるため、データ処理用とエラー処
理用のＬＳＩを同一品種で構成することができ、第１図
に示したゾーンコントロール回路は同一品種複数個のＬ
ＳＩで構成できる。従って開発費を削減し、且つ、開発
期間を短縮化することができる。また、第１図に示した
ゾーンコントロール回路は、従来例に比べてデータ処理
の場合でセレクタ７の１段、エラー処理の場合もゲート
８の１段を付は加えただけであるため、データ処理速度
の遅れは最少限に抑えることができる。

【図面の簡単な説明】

第１図は本発明のゾーンコントロール回路の一実施例を
示したブロック図、第２図は一般的なゾーンコントロー
ルの原理を示した概略図、第３図は従来のゾーンコン１
〜ロール回路の一例を示したブロック図である。 ３・・・ラッチ　　４・・・レジスタ ５．６，７．９・・・セレクタ　　８・・−ゲート代理
人　弁理士　則　近　憲　佑（ばか１名）第１図 第２図

Claims (1)

【特許請求の範囲】
1. メモリから読み出されたデータのビツト数及びビツト位
   置をゾーンコントロールセレクタにより変換するゾーン
   コントロール回路において、該メモリから読み出した前
   サイクルのデータと現サイクルのデータとの論理和を取
   るゲートと、前サイクルのデータ、現サイクルのデータ
   及び前記ゲートで論理和がとられたデータのいずれか１
   つを選択して出力する第１のセレクタと、この第１のセ
   レクタの出力データと前記ゾーンコントロールセレクタ
   の出力データのいずれか１つを選択して出力する第２の
   セレクタとを具備したことを特徴とするゾーンコントロ
   ール回路。