JPS61109141A - ２進増分器 - Google Patents
２進増分器Info
- Publication number
- JPS61109141A JPS61109141A JP60177795A JP17779585A JPS61109141A JP S61109141 A JPS61109141 A JP S61109141A JP 60177795 A JP60177795 A JP 60177795A JP 17779585 A JP17779585 A JP 17779585A JP S61109141 A JPS61109141 A JP S61109141A
- Authority
- JP
- Japan
- Prior art keywords
- incrementer
- carry
- bits
- instruction address
- output
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一の現アドレスから複数のアドレスを生成
するための、増分器として実現されるキヤリイ機能に関
するものである。
するための、増分器として実現されるキヤリイ機能に関
するものである。
°°ルックバック“キヤリイ機能が、２進増分器中で実
現される。従来のルックアヘッド・キヤリイ機能とは異
なり、この“ルックバック”キヤリイ機能は、増分操作
中に実際のキヤリイを実現する。キヤリイ機能が各レジ
スタ位置で実現された後、これに続いて各キヤリイ機能
が有効であったかどうか、したがって実行すべきもので
あったかどうかが決定される。有効でなかったキヤリイ
機能に関しては、後続の回路はかかるキヤリイを除去し
て、各レジスタ位置に適切なキヤリイ・パターンを残す
。キヤリイが有効とみなされるためには、下位のすべて
のピットの増分がキヤリイ出力を生じていなければなら
ない。
現される。従来のルックアヘッド・キヤリイ機能とは異
なり、この“ルックバック”キヤリイ機能は、増分操作
中に実際のキヤリイを実現する。キヤリイ機能が各レジ
スタ位置で実現された後、これに続いて各キヤリイ機能
が有効であったかどうか、したがって実行すべきもので
あったかどうかが決定される。有効でなかったキヤリイ
機能に関しては、後続の回路はかかるキヤリイを除去し
て、各レジスタ位置に適切なキヤリイ・パターンを残す
。キヤリイが有効とみなされるためには、下位のすべて
のピットの増分がキヤリイ出力を生じていなければなら
ない。
ディジタル計算機では、現アドレスを増分してこの現ア
ドレスから１個または複数のアドレスを生成することが
必要である。通常はかかる操作には論理回路が必要であ
る。アドレスなどの２進数を増分する場合、キヤリイ・
ビットは現アドレスを増分して、和または次のアドレス
を生成する。
ドレスから１個または複数のアドレスを生成することが
必要である。通常はかかる操作には論理回路が必要であ
る。アドレスなどの２進数を増分する場合、キヤリイ・
ビットは現アドレスを増分して、和または次のアドレス
を生成する。
周知のように、大部分の２進増分器は、リップル・キヤ
リイまたはルックアヘッド・キヤリイ方式を使用してい
る。リップル・キヤリイ方式では、複数のビットを加算
する際に生ずるキヤリイ出力は、並列２進数（たとえば
アドレス）のすべての数値が加算されるまでこれらの２
進数を介してリップルする。このリップル操作の結果、
リップルキヤリイ方式を使用した増分器は非常に時間が
かかる。
リイまたはルックアヘッド・キヤリイ方式を使用してい
る。リップル・キヤリイ方式では、複数のビットを加算
する際に生ずるキヤリイ出力は、並列２進数（たとえば
アドレス）のすべての数値が加算されるまでこれらの２
進数を介してリップルする。このリップル操作の結果、
リップルキヤリイ方式を使用した増分器は非常に時間が
かかる。
この欠点を克服するため、ルックアヘッド・キヤリイ方
式が使用されてきた。このルックアヘッド・キヤリイ方
式を使用すると、各ステージからのすべてのキヤリイ情
報は、そのステージに供給されるキヤリイ情報とは無関
係になる。その結果、増分器中のすべてのキヤリイ情報
はその各ステージに同時に印加されるのである。キヤリ
イ・データをこのように印加すると、キヤリイ情報がス
テージ間で伝播することがなくなり、したがって増分器
の操作速度が増大する。しかしながら、ルックアヘッド
・キヤリイ方式の重大な欠点は、複雑な論理設計を要す
ることである。この設計の複雑さは、増分器の後のステ
ージになるほどますます激しくなる。様々なルックアヘ
ッド・キヤリイ方式の例が、米国特許第３５１１９７８
号、第３４６５１３３号、第３２９９２６０号、第３４
４０４１２号に記述されている。
式が使用されてきた。このルックアヘッド・キヤリイ方
式を使用すると、各ステージからのすべてのキヤリイ情
報は、そのステージに供給されるキヤリイ情報とは無関
係になる。その結果、増分器中のすべてのキヤリイ情報
はその各ステージに同時に印加されるのである。キヤリ
イ・データをこのように印加すると、キヤリイ情報がス
テージ間で伝播することがなくなり、したがって増分器
の操作速度が増大する。しかしながら、ルックアヘッド
・キヤリイ方式の重大な欠点は、複雑な論理設計を要す
ることである。この設計の複雑さは、増分器の後のステ
ージになるほどますます激しくなる。様々なルックアヘ
ッド・キヤリイ方式の例が、米国特許第３５１１９７８
号、第３４６５１３３号、第３２９９２６０号、第３４
４０４１２号に記述されている。
従来、ルックアヘッド・キヤリイ方式に必要な論理を減
らそうという試みが行われてきた。しかし、論理を減ら
すと、それに付随して速度が落ちる。かかる−例は、米
国特許第３４８８４８１号に示されている。ここでは、
２進加算が３段階で行われる。第１段階では、グループ
間のキヤリイに関係なく、対応するビットが加算される
。第２段階では、第１段階で生成されたキヤリイが伝播
されて、最終相が得られる。最後の第３段階では、得ら
れた和が正しいか否かが決定される。
らそうという試みが行われてきた。しかし、論理を減ら
すと、それに付随して速度が落ちる。かかる−例は、米
国特許第３４８８４８１号に示されている。ここでは、
２進加算が３段階で行われる。第１段階では、グループ
間のキヤリイに関係なく、対応するビットが加算される
。第２段階では、第１段階で生成されたキヤリイが伝播
されて、最終相が得られる。最後の第３段階では、得ら
れた和が正しいか否かが決定される。
更に、論理を増やしても速度を増大させようという試み
も行われてきた。例えば、米国特許第４０５２６０４号
に開示されている２進加算器では、加算器の各ディジッ
ト・ステージに設けられた個別論理回路が、対応するデ
ィジットの状況および加算器の先行する下位ディジット
からのキヤリイピット信号にもとづいて、出力キヤリイ
の状況を決定するようにしている。すなわち、対応する
ディジットの和が最終的に得られる前に、出力キヤリイ
・ビットの状況が決定されるのである。したがって、下
位ディジットの加算が完了するまで上位ディジットの加
算を待つ必要がない。
も行われてきた。例えば、米国特許第４０５２６０４号
に開示されている２進加算器では、加算器の各ディジッ
ト・ステージに設けられた個別論理回路が、対応するデ
ィジットの状況および加算器の先行する下位ディジット
からのキヤリイピット信号にもとづいて、出力キヤリイ
の状況を決定するようにしている。すなわち、対応する
ディジットの和が最終的に得られる前に、出力キヤリイ
・ビットの状況が決定されるのである。したがって、下
位ディジットの加算が完了するまで上位ディジットの加
算を待つ必要がない。
ルックアヘッド・キヤリイ方式を使用して速度を増大さ
せるもう一つの方法は、グループ・キヤリイ予測方式で
ある。この方式によると、２つの和項が作成される。１
つの和項では、０のキヤリイが仮定されるのに対し、も
う一方の和項では、１のキヤリイが仮定される。したが
って、追加論理回路によって生成されるグループ・キヤ
リイ項にもとづいて、正しい和が決定される。この方式
は、キヤリイ機能の速度を増大させるものの、必要な論
理回路の量が大幅に増えるという欠点を有する。
せるもう一つの方法は、グループ・キヤリイ予測方式で
ある。この方式によると、２つの和項が作成される。１
つの和項では、０のキヤリイが仮定されるのに対し、も
う一方の和項では、１のキヤリイが仮定される。したが
って、追加論理回路によって生成されるグループ・キヤ
リイ項にもとづいて、正しい和が決定される。この方式
は、キヤリイ機能の速度を増大させるものの、必要な論
理回路の量が大幅に増えるという欠点を有する。
以上の説明から明らかなとおり、ルックアヘッド・キヤ
リイ方式の速度が太きいという利点とリップル・キヤリ
イ方式の論理回路が簡単であるという利点を兼ね備えた
増分器を提供することが最も望ましい。増分器中のクリ
チカルな遅延経路であるキヤリイ経路をなくすことによ
って、遅延に対してほとんど影響を与えずに操作できる
ビット数を増やすこ、とができる。
リイ方式の速度が太きいという利点とリップル・キヤリ
イ方式の論理回路が簡単であるという利点を兼ね備えた
増分器を提供することが最も望ましい。増分器中のクリ
チカルな遅延経路であるキヤリイ経路をなくすことによ
って、遅延に対してほとんど影響を与えずに操作できる
ビット数を増やすこ、とができる。
したがって、本発明の目的は、改良された２進増分器を
提供することである。
提供することである。
本発明の他の目的は、クリチカルな遅延経路としてのキ
ヤリイ経路が実質的に除去された増分器を提供すること
である。
ヤリイ経路が実質的に除去された増分器を提供すること
である。
本発明の他の目的は、増分器の遅延に重大な影響を与え
ずに、操作できるビット数を増やすことができる増分器
を提供することである。
ずに、操作できるビット数を増やすことができる増分器
を提供することである。
本発明の他の目的は、通常のリップル・キヤリイ方式と
同程度の論理回路を必要とし、しかもルックアヘッド・
キヤリイ方式と同程度の速度を提供する増分器を提供す
ることである。
同程度の論理回路を必要とし、しかもルックアヘッド・
キヤリイ方式と同程度の速度を提供する増分器を提供す
ることである。
前記および他の目的は、増分操作中に実際のキヤリイ機
能を実現するような“′ルックバック（ｌｏｏｋｂａｃ
ｋ）”キヤリイ機能によって達成される。各レジスタ位
置でキヤリイ機能が実現された後、各キヤリイ機能が有
効であったかどうか、したがって実行すべきものであっ
たかどうかが決定される。
能を実現するような“′ルックバック（ｌｏｏｋｂａｃ
ｋ）”キヤリイ機能によって達成される。各レジスタ位
置でキヤリイ機能が実現された後、各キヤリイ機能が有
効であったかどうか、したがって実行すべきものであっ
たかどうかが決定される。
有効でなかったキヤリイ機能に関しては、かかるキヤリ
イを除去して、各レジスタ位置に適切なキヤリイ・パタ
ーンを残すための論理回路が設けられる。
イを除去して、各レジスタ位置に適切なキヤリイ・パタ
ーンを残すための論理回路が設けられる。
以下で説明する良好な実施例では、現命令アドレスを基
本データとして使用して、プリンエッチ命令アドレスと
呼ばれる第１のアドレスと、新命令アドレスと呼ばれる
第２のアドレスが生成される。現命令アドレスは、命令
アドレス・レジスタ（ＩＡＲ）に記憶されており、該レ
ジスタは４バイト幅の増分で３１ビットを並列に出力す
る。ビットＯ〜２６はブリフェッチ命令アドレスと新命
令アドレスに共通である。ブリフェッチ命令アドレスお
よび新命令アドレスに独自のものは、ビット２７〜３０
だけである。
本データとして使用して、プリンエッチ命令アドレスと
呼ばれる第１のアドレスと、新命令アドレスと呼ばれる
第２のアドレスが生成される。現命令アドレスは、命令
アドレス・レジスタ（ＩＡＲ）に記憶されており、該レ
ジスタは４バイト幅の増分で３１ビットを並列に出力す
る。ビットＯ〜２６はブリフェッチ命令アドレスと新命
令アドレスに共通である。ブリフェッチ命令アドレスお
よび新命令アドレスに独自のものは、ビット２７〜３０
だけである。
ビットＯ〜７は、第１の２ステ一ジ増分器に出力される
。この増分器の第１ステージは、キヤリイ項を生成し、
その第２ステージは和項を生成する。同様に、ビット８
〜１５および１６〜２６は、それぞれ別個の２ステ一ジ
増分器に入力され、各増分器は第１の増分器の場合と同
じ方法でキヤリイ項と和項を生成する。ビット２７〜３
０は′、ブリフェッチ増分器および命令アドレス増分器
に入力される。さらに、最初の論理ブロックからの４ビ
ットがプリ７工ツチ増分器に入力され、第２の論理ブロ
ックからの２ビットが命令アドレス増分器に入力される
。
。この増分器の第１ステージは、キヤリイ項を生成し、
その第２ステージは和項を生成する。同様に、ビット８
〜１５および１６〜２６は、それぞれ別個の２ステ一ジ
増分器に入力され、各増分器は第１の増分器の場合と同
じ方法でキヤリイ項と和項を生成する。ビット２７〜３
０は′、ブリフェッチ増分器および命令アドレス増分器
に入力される。さらに、最初の論理ブロックからの４ビ
ットがプリ７工ツチ増分器に入力され、第２の論理ブロ
ックからの２ビットが命令アドレス増分器に入力される
。
最初の３つの増分器のそれぞれの出力は、相異なるマル
チプレクサの多対に入力される。すなわち、増分された
ビット０〜７は第１および第２のマルチプレクサに出力
され、増分されたビット８〜１５は、第３および第４の
マルチプレクサに入力され、増分されたビット１６〜２
６は第５および第６のマルチプレクサに入力される。増
分されないビット０〜７も第１および第２のマルチプレ
クサに入力される。増分されないビット８〜１５が第３
および第４のマルチプレクサに入力され、増分されない
ビット１６〜２６が第５および第６のマルチプレクサに
入力される。
チプレクサの多対に入力される。すなわち、増分された
ビット０〜７は第１および第２のマルチプレクサに出力
され、増分されたビット８〜１５は、第３および第４の
マルチプレクサに入力され、増分されたビット１６〜２
６は第５および第６のマルチプレクサに入力される。増
分されないビット０〜７も第１および第２のマルチプレ
クサに入力される。増分されないビット８〜１５が第３
および第４のマルチプレクサに入力され、増分されない
ビット１６〜２６が第５および第６のマルチプレクサに
入力される。
ブリフェッチ増分器および命令アドレス増分器はそれぞ
れ１対の出力をもっている。第１の出力はデータ出力で
あり、増分されたビット２７〜３０をもたらす。第２の
出力は制御出力であり、６個のマルチプレクサのそれぞ
れを制御するのに使用される。制御出力は、ブリフェッ
チ増分器および命令アドレス増分器の出力状態に応じて
、増分されたビットまたは増分されないビットのどちら
が正しいものであるかを各マルチプレクサに知らせる。
れ１対の出力をもっている。第１の出力はデータ出力で
あり、増分されたビット２７〜３０をもたらす。第２の
出力は制御出力であり、６個のマルチプレクサのそれぞ
れを制御するのに使用される。制御出力は、ブリフェッ
チ増分器および命令アドレス増分器の出力状態に応じて
、増分されたビットまたは増分されないビットのどちら
が正しいものであるかを各マルチプレクサに知らせる。
第１図を参照すると、１対のアドレスを生成するための
２重増分システムが示されている。各アドレスは、３１
ビットの２進情報を含んでいる。
２重増分システムが示されている。各アドレスは、３１
ビットの２進情報を含んでいる。
ビットＯ〜２６は出所が共通であるが、ビット２７〜３
０は各生成アドレスに独自のものである。
０は各生成アドレスに独自のものである。
現命令アドレスは、３１ピット形式で命令アドレス・レ
ジスタ１１（以下［Ｉ Ａ Ｊと略す）に記憶されてい
る。ビットＯ〜７はＩＡＲｔ １から線７１を経て増分
器（ＩＮＣＲ） ■２に出力される。
ジスタ１１（以下［Ｉ Ａ Ｊと略す）に記憶されてい
る。ビットＯ〜７はＩＡＲｔ １から線７１を経て増分
器（ＩＮＣＲ） ■２に出力される。
ビット８〜１５は、ＩＡＲＩ １から線７３を経て増分
器１３に出力される。ビット１６〜２６は■ＡＲＩＩか
ら線７４を経て増分器１４へ出力される。ビットＯ〜２
６は線７２を経てマルチプレクサ、（ＭＵＸ）１７．１
８．１９に出力される。すなわち、ビットＯ〜７はマル
チプレクサ１７に送られ、ビット８〜１５はマルチプレ
クサ１８に送られ、ビット１６〜２６はマルチプレクサ
１９に送られる。同様に、ビット０〜２６は線７６を経
てマルチプレクサ２１．２２．２３に出力される。
器１３に出力される。ビット１６〜２６は■ＡＲＩＩか
ら線７４を経て増分器１４へ出力される。ビットＯ〜２
６は線７２を経てマルチプレクサ、（ＭＵＸ）１７．１
８．１９に出力される。すなわち、ビットＯ〜７はマル
チプレクサ１７に送られ、ビット８〜１５はマルチプレ
クサ１８に送られ、ビット１６〜２６はマルチプレクサ
１９に送られる。同様に、ビット０〜２６は線７６を経
てマルチプレクサ２１．２２．２３に出力される。
この場合も、ビットＯ〜７はマルチプレクサ２１に送ら
れ、ビット８〜１５はマルチプレクサ２２に送られ、ビ
ット１６〜２６はマルチプレクサ２３に送られる。
れ、ビット８〜１５はマルチプレクサ２２に送られ、ビ
ット１６〜２６はマルチプレクサ２３に送られる。
ビット２７〜３０は、ＩＡＲＩ １から線７５を経てプ
リフェッチ増分器１５に、また線７７を経て命令アドレ
ス増分器１６に出力される。また、４ビットが線２８を
経てブリフェッチ増分器１５に入力され、２ビットが線
２９を経て命令アドレス増分器１６に入力される。ビッ
ト２７〜３０は、線２８からの４ビットによって増分さ
れた後、線２４を経てブリフェッチ増分器１５から出力
される。同様にビット２７〜３０は、線２９からの２ビ
ットによって増分された後、線２６を経て命令アドレス
増分器１６から出力される。ビットＯ〜７．８〜１５お
よび１６〜２６は、それぞれ増分器１２．１３．１４中
で１ビットだけ増分される。
リフェッチ増分器１５に、また線７７を経て命令アドレ
ス増分器１６に出力される。また、４ビットが線２８を
経てブリフェッチ増分器１５に入力され、２ビットが線
２９を経て命令アドレス増分器１６に入力される。ビッ
ト２７〜３０は、線２８からの４ビットによって増分さ
れた後、線２４を経てブリフェッチ増分器１５から出力
される。同様にビット２７〜３０は、線２９からの２ビ
ットによって増分された後、線２６を経て命令アドレス
増分器１６から出力される。ビットＯ〜７．８〜１５お
よび１６〜２６は、それぞれ増分器１２．１３．１４中
で１ビットだけ増分される。
命令アドレス増分器１６とブリフェッチ増分器１５は、
それぞれ制御出力、すなわち線２７および２５を持って
いる。線２５および２７は、ビット２７〜３０の増分に
よりキヤリイ・ビットが生ずる場合にだけ、２進値１の
出力を生成する。この制御ビットはマルチプレクサ１７
〜１９および２１〜２３に関連して使用され、線３１〜
３６を経て増分されたビットＯ〜２６が出力されるのか
、それとも増分されないビットＯ〜２６が出力されるの
かを決定する。これらのマルチプレクサに関連する制御
線２５および２７の操作については後で説明する。
それぞれ制御出力、すなわち線２７および２５を持って
いる。線２５および２７は、ビット２７〜３０の増分に
よりキヤリイ・ビットが生ずる場合にだけ、２進値１の
出力を生成する。この制御ビットはマルチプレクサ１７
〜１９および２１〜２３に関連して使用され、線３１〜
３６を経て増分されたビットＯ〜２６が出力されるのか
、それとも増分されないビットＯ〜２６が出力されるの
かを決定する。これらのマルチプレクサに関連する制御
線２５および２７の操作については後で説明する。
次に、増分器１２．１３．１４の操作について、第２図
および第３図を参照しながらより詳細に説明する。説明
の便宜上、増分器１２中のビット０〜７を使用して、増
分器１２．１３．１４の操作を説明する。増分器１３中
のピント８〜１５の増分と増分器１４中のビット１６〜
２６の増分も、増分器１２中のビットＯ〜７の増分と同
様の方法で行われる。したがって、この説明は増分器１
２の操作に限られるが、増分器１３および１４にもあて
はまる。
および第３図を参照しながらより詳細に説明する。説明
の便宜上、増分器１２中のビット０〜７を使用して、増
分器１２．１３．１４の操作を説明する。増分器１３中
のピント８〜１５の増分と増分器１４中のビット１６〜
２６の増分も、増分器１２中のビットＯ〜７の増分と同
様の方法で行われる。したがって、この説明は増分器１
２の操作に限られるが、増分器１３および１４にもあて
はまる。
先に進む前に、次の項を定義する必要がある。
Ｇ、は発生順、Ｐ、は伝播項、Ｃｊはキヤリイ項、Ａ」
はＩＡＲＩ １のｊ番目のビット、Ｂｊはプリフェッチ
・ビットまたは命令アドレス増分ビットである。これら
の基本的定義を使って、次の３つの式を書くことができ
る。
はＩＡＲＩ １のｊ番目のビット、Ｂｊはプリフェッチ
・ビットまたは命令アドレス増分ビットである。これら
の基本的定義を使って、次の３つの式を書くことができ
る。
（１） Ｇｊ＝Ａｊ−Ｂｊ
（２） Ｐｊ−Ａｊ＋Ｂｊ
（３） Ｃｊ ＝Ｇ ｊ ＋ （Ｐ ｊ・Ｃｊ ＋
ｔ ）ＢｊはＯに等しいので、 （４） Ｇ７＝ＩＡＲ？ ・Ｂ７＝ＩＡＲ？ ・０＝
０（５） Ｐ ７＝（ＩＡＲ７・Ｏ）十了ＡＲ７，
０＝ＩＡＲ７（６） Ｃ７＝Ｐ ７・Ｃ３＝ＩＡＲ７
Ｃ８は１に等しいので、後者の結果が成り立つ。
ｔ ）ＢｊはＯに等しいので、 （４） Ｇ７＝ＩＡＲ？ ・Ｂ７＝ＩＡＲ？ ・０＝
０（５） Ｐ ７＝（ＩＡＲ７・Ｏ）十了ＡＲ７，
０＝ＩＡＲ７（６） Ｃ７＝Ｐ ７・Ｃ３＝ＩＡＲ７
Ｃ８は１に等しいので、後者の結果が成り立つ。
かくて、キヤリイ項は次式で表すことができる。
（７） Ｃｊ＝Ｐｊ−Ｃ」＋１
＝ＩＡＲｊ・ＩＡＲｊ十□・ＩＡＲ，ｊ＋２・・・ＩＡ
Ｒ７ したがって、キヤリイ項Ｃｏ−Ｃ６は次のように表すこ
とができる。
Ｒ７ したがって、キヤリイ項Ｃｏ−Ｃ６は次のように表すこ
とができる。
（８） Ｃ６＝ＩＡＲ６・ＩＡＲ７
（９） Ｃ５＝ＩＡＲ５・ＩＡＲ６・ＩＡＲ７（１０
）Ｃ４＝ＩＡＲ４・ＩＡＲ，５・ＩＡＲ６・ＩＡＲ７（
１１）Ｃ３＝ＩＡＲ３・ＩＡＲ４・ＩＡＲ５・ＩＡＲ６
・ＩＡＲ７ （１２）Ｃ２＝ＩＡＲ２・ＩＡＲ，３・ＩＡＲ４・ＩＡ
Ｒ，５・ＩＡＲ６・ＩＡＲ７ （１３）、 Ｃ２＝ＩＡＲ２・ＩＡＲ２・ＩＡＲ３・
ＩＡＲ４・ＩＡＲ，５・ＩＡＲ６・ＩＡＲ７ （１４）Ｃｏ＝ＩＡＲ□ ・ＩＡＲｌ ・ＩＡＲ，２・
ＩＡＲ３。
）Ｃ４＝ＩＡＲ４・ＩＡＲ，５・ＩＡＲ６・ＩＡＲ７（
１１）Ｃ３＝ＩＡＲ３・ＩＡＲ４・ＩＡＲ５・ＩＡＲ６
・ＩＡＲ７ （１２）Ｃ２＝ＩＡＲ２・ＩＡＲ，３・ＩＡＲ４・ＩＡ
Ｒ，５・ＩＡＲ６・ＩＡＲ７ （１３）、 Ｃ２＝ＩＡＲ２・ＩＡＲ２・ＩＡＲ３・
ＩＡＲ４・ＩＡＲ，５・ＩＡＲ６・ＩＡＲ７ （１４）Ｃｏ＝ＩＡＲ□ ・ＩＡＲｌ ・ＩＡＲ，２・
ＩＡＲ３。
・ＩＡＲ，４・ＩＡＲ，５・ＩＡＲ，６・ＩＡＲ，７式
（６）〜（１４）の実現形を第２図に示す。論理ブロッ
ク３７〜４４はそれぞれＮＯＲゲートである。
（６）〜（１４）の実現形を第２図に示す。論理ブロッ
ク３７〜４４はそれぞれＮＯＲゲートである。
かかるＮＯＲゲートの出力は、増分器１２のキヤリイ項
Ｃｏ−Ｃ７である。例えば、キヤリイ項Ｃ４を得るため
に、ＩＡＲＩ １のビット４〜７がＮ。
Ｃｏ−Ｃ７である。例えば、キヤリイ項Ｃ４を得るため
に、ＩＡＲＩ １のビット４〜７がＮ。
Ｒゲート４０に入力される。同様に、キヤリイ項Ｃ２を
得るために、ＩＡＲｔ １のビット２〜７がＮＯＲ，ゲ
ート４２に入力される。
得るために、ＩＡＲｔ １のビット２〜７がＮＯＲ，ゲ
ート４２に入力される。
増分器１２．１３．１４の第２ステージは和ステージで
ある。以下の式（１５）は、この和ステージの論理操作
を記述する。但し、記号Ｓ、は」番目の和ビットを表す
ものとする。
ある。以下の式（１５）は、この和ステージの論理操作
を記述する。但し、記号Ｓ、は」番目の和ビットを表す
ものとする。
（１５） Ｊ＝Ｊ■０１＋、
次に式（１５）を使用して、ピット０〜７に対する和項
を求めることができる。Ｃ８が１に等しいと仮定して、
この決定が行われる。ピット０〜７に対する和項を以下
の式（１６）〜（２３）に示す。
を求めることができる。Ｃ８が１に等しいと仮定して、
この決定が行われる。ピット０〜７に対する和項を以下
の式（１６）〜（２３）に示す。
（１６）Ｓ７＝ＩＡＲ７■Ｃ３＝ＩＡＲ７（１７）
８６ ＝ＩＡＲ６■Ｃ７ （１８）Ｓ５＝ＩＡＲ５■Ｃ６ （１９）Ｓ４＝ＩＡＲ，４■Ｃ３ （２０）Ｓ３＝ＩＡＲ３■Ｃ４ （２１）８２−ＩＡＲ１２■Ｃ３ （２２） Ｓ３＝ＩＡＲ３■Ｃ４ （２３）Ｓ４＝ＩＡＲＯ■Ｃ。
８６ ＝ＩＡＲ６■Ｃ７ （１８）Ｓ５＝ＩＡＲ５■Ｃ６ （１９）Ｓ４＝ＩＡＲ，４■Ｃ３ （２０）Ｓ３＝ＩＡＲ３■Ｃ４ （２１）８２−ＩＡＲ１２■Ｃ３ （２２） Ｓ３＝ＩＡＲ３■Ｃ４ （２３）Ｓ４＝ＩＡＲＯ■Ｃ。
式（１６）〜（２３）の実現形を第３図に示す。論理ブ
ロック４５〜５１はそれぞれ排他的ＯＲ論理機能を実現
したものである。かくて、和ビットｓ４を生成するため
に、ＩＡＲ４と０５が排他的ＯＲゲート４９に入力され
る。同様に、和ビットＳ。
ロック４５〜５１はそれぞれ排他的ＯＲ論理機能を実現
したものである。かくて、和ビットｓ４を生成するため
に、ＩＡＲ４と０５が排他的ＯＲゲート４９に入力され
る。同様に、和ビットＳ。
を生成するために、ピッ）ＩＡＲｏとＣ１が排他的ＯＲ
ゲート５１に入力される。かくて、論理ブロック３７〜
４４（第２図）の出力は、それぞれ論理ブロック４５〜
５１の入力の一つになる。
ゲート５１に入力される。かくて、論理ブロック３７〜
４４（第２図）の出力は、それぞれ論理ブロック４５〜
５１の入力の一つになる。
ブリフェッチ増分器１５および命令アドレス増分器１６
は、それぞれ式（１）、（２）、（３） 、（１５）を
使用して設計されている。増分器１２．１３．１４と同
様に、ブリフェッチ増分器１５および命令アドレス増分
器１６も２ステージ設計を用いている。第１ステージは
キヤリイ・ピットを生成し、第２ステージは和ビットを
生成する。この最後の２つの増分器と前に説明した増分
器の主な違いは、増分の度合にある。すなわち、プリン
エッチ・増分器１５は４ビットずつ増分され、命令アド
レス増分器１６は２ビットずつ増分される。これに対し
、増分器１２．１３．１４はそれぞれの入力ビットを１
ビットずつしか増分しないことを想起されたい。
は、それぞれ式（１）、（２）、（３） 、（１５）を
使用して設計されている。増分器１２．１３．１４と同
様に、ブリフェッチ増分器１５および命令アドレス増分
器１６も２ステージ設計を用いている。第１ステージは
キヤリイ・ピットを生成し、第２ステージは和ビットを
生成する。この最後の２つの増分器と前に説明した増分
器の主な違いは、増分の度合にある。すなわち、プリン
エッチ・増分器１５は４ビットずつ増分され、命令アド
レス増分器１６は２ビットずつ増分される。これに対し
、増分器１２．１３．１４はそれぞれの入力ビットを１
ビットずつしか増分しないことを想起されたい。
マルチプレクサ１７〜１９および２１〜２３中では、増
分器１２．１３．１４中で実現されたキヤリイ機能が正
しかったか、それとも間違っていたかが判定される。増
分機能が正しかった場合、かかる増分器から出力された
値が新命令アドレス中のブリフェッチ・アドレスのピッ
ト０〜７．８〜１５および１６〜２６に対する正しい値
として選択される。キヤリイ機能が間違っていた場合、
ブリ７エツチ・アドレスおよび新命令アドレス中で使用
されるピットＯ〜２６は、増分なしの以前の命令アドレ
スから選択される。
分器１２．１３．１４中で実現されたキヤリイ機能が正
しかったか、それとも間違っていたかが判定される。増
分機能が正しかった場合、かかる増分器から出力された
値が新命令アドレス中のブリフェッチ・アドレスのピッ
ト０〜７．８〜１５および１６〜２６に対する正しい値
として選択される。キヤリイ機能が間違っていた場合、
ブリ７エツチ・アドレスおよび新命令アドレス中で使用
されるピットＯ〜２６は、増分なしの以前の命令アドレ
スから選択される。
例えば、増分器１２によって生成された値は、増分器１
３．１４．１５が正のキヤリイ出力値を生成した場合に
のみ、マルチプレクサ１７を通過する。同様に、増分器
１２で生成された値は、増分器１３．１４．１６が正の
キヤリイ出力値を生成した場合にのみ、マルチプレクサ
２１を通過する。以下の式（２４）〜（２９）は、マル
チプレクサ１７〜１９および２１〜２３の制御を記述す
るものである。
３．１４．１５が正のキヤリイ出力値を生成した場合に
のみ、マルチプレクサ１７を通過する。同様に、増分器
１２で生成された値は、増分器１３．１４．１６が正の
キヤリイ出力値を生成した場合にのみ、マルチプレクサ
２１を通過する。以下の式（２４）〜（２９）は、マル
チプレクサ１７〜１９および２１〜２３の制御を記述す
るものである。
（２４）＋ＥＮＡＢＬＥ ＮＥＷ ５（１６−２６）＝
Ｃ２７（２５）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（１
６−２６）＝Ｃ２７ （２６）＋ＥＮＡＢＬＥ ＮＥＷ ５（８−１５）＝Ｃ
２７・Ｃ１６ （２７）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（８−１５
）＝Ｃ２７・Ｃ１６ （２８）＋ＢＮＡＢＬＥ ＮＥＷ ５（０−７）＝Ｃ２
７・Ｃ１６・Ｃ３ （２９） 十ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（０
−７）＝Ｃ２７・Ｃ１６・Ｃ８ 第４図は、命令アドレス（ＩＡ）ピット０〜７に対する
式（２４）〜（２９）の実現形を示したものである。Ｎ
ＯＲゲート５２への入力ＩＡＲ，ＩＮＣＲＥＮＡＢＬＥ
は制御信号であって、線７５を経てブリフェッチ増分器
１５に、また線７７を経て命令アドレス増分器１６に入
力される命令アドレス（ピット２７〜３０）をそれぞれ
４ビットまたは２ビットずつ増分することを可能化する
ためのものである。この線が可能化されていない場合、
ＩＡＲＩＩからの命令アドレス（ビットＯ〜２７）は増
分されず、現命令アドレスがブリフェッチ増分器１５と
命令アドレス増分器１６に送られる。
Ｃ２７（２５）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（１
６−２６）＝Ｃ２７ （２６）＋ＥＮＡＢＬＥ ＮＥＷ ５（８−１５）＝Ｃ
２７・Ｃ１６ （２７）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（８−１５
）＝Ｃ２７・Ｃ１６ （２８）＋ＢＮＡＢＬＥ ＮＥＷ ５（０−７）＝Ｃ２
７・Ｃ１６・Ｃ３ （２９） 十ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（０
−７）＝Ｃ２７・Ｃ１６・Ｃ８ 第４図は、命令アドレス（ＩＡ）ピット０〜７に対する
式（２４）〜（２９）の実現形を示したものである。Ｎ
ＯＲゲート５２への入力ＩＡＲ，ＩＮＣＲＥＮＡＢＬＥ
は制御信号であって、線７５を経てブリフェッチ増分器
１５に、また線７７を経て命令アドレス増分器１６に入
力される命令アドレス（ピット２７〜３０）をそれぞれ
４ビットまたは２ビットずつ増分することを可能化する
ためのものである。この線が可能化されていない場合、
ＩＡＲＩＩからの命令アドレス（ビットＯ〜２７）は増
分されず、現命令アドレスがブリフェッチ増分器１５と
命令アドレス増分器１６に送られる。
以下の式（３０）〜（３７）は、マルチプレクサ２１．
２２．２３の論理操作を詳述したものである。
２２．２３の論理操作を詳述したものである。
（３０）＋ＥＮＡＢＬＥ ＮＥＷ ５（２７−３０）＝
＋ＩＡＲＩＮＣＲＥＮＡＢＬＥ （３１）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（２７−３０
）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ （３２）＋ＥＮＡＢＬ旦ＮＥＷ ５（１６−２６）＝Ｉ
ＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７（３３）＋ＥＮＡＢ
ＬＥ ＯＬＤ ＩＡＲ（１６−２６）＝ＩＡＲＩＮＣＲ
ＥＮＡＢＬＥ−Ｃ２，７（３４）＋ＢＮＡＢＬＥ ＮＥ
Ｗ ５（８−１５）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ
２７・Ｃ１６（３５）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ
（８−４５）（３６）＋ＥＮＡＢＬＥＮＥＷ ８（０−
７）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７・Ｃ１６・
Ｃ３（３７）＋ＥＮＡＢＬＢ ＯＬＤ ＩＡＲ（０
−７）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７・Ｃ１６
・Ｃ８第４図に示されているように、ＮＯＲゲー１−．
５２は入力Ｃ２７、ＩＡＲＩＮＣＲＥＮＡＢＬＥ、Ｃ１
６およびＣ８を受は取る。ＮＯＲゲート５２の出力は、
線５３を経てＮＡＮＤゲート５５．５７．５９に入力さ
れる。またＮＯＲゲート５２の出力はインバータ５４に
送られ、その結果がＮＡＮＤゲート５６．５８．６０に
出力される。しだがって、ＮＡＮＤゲート５５と５６が
命令アドレス・ビット７を生成する。同様に、ＮＡＮＤ
ゲート５７と５８は命令アドレス・ビット６を生成する
。ＮＡＮＤゲート５９．６０が命令アドレス・ビットＯ
を生成するまで、この操作が継続する。
＋ＩＡＲＩＮＣＲＥＮＡＢＬＥ （３１）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ（２７−３０
）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ （３２）＋ＥＮＡＢＬ旦ＮＥＷ ５（１６−２６）＝Ｉ
ＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７（３３）＋ＥＮＡＢ
ＬＥ ＯＬＤ ＩＡＲ（１６−２６）＝ＩＡＲＩＮＣＲ
ＥＮＡＢＬＥ−Ｃ２，７（３４）＋ＢＮＡＢＬＥ ＮＥ
Ｗ ５（８−１５）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ
２７・Ｃ１６（３５）＋ＥＮＡＢＬＥ ＯＬＤ ＩＡＲ
（８−４５）（３６）＋ＥＮＡＢＬＥＮＥＷ ８（０−
７）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７・Ｃ１６・
Ｃ３（３７）＋ＥＮＡＢＬＢ ＯＬＤ ＩＡＲ（０
−７）＝ＩＡＲＩＮＣＲＥＮＡＢＬＥ−Ｃ２７・Ｃ１６
・Ｃ８第４図に示されているように、ＮＯＲゲー１−．
５２は入力Ｃ２７、ＩＡＲＩＮＣＲＥＮＡＢＬＥ、Ｃ１
６およびＣ８を受は取る。ＮＯＲゲート５２の出力は、
線５３を経てＮＡＮＤゲート５５．５７．５９に入力さ
れる。またＮＯＲゲート５２の出力はインバータ５４に
送られ、その結果がＮＡＮＤゲート５６．５８．６０に
出力される。しだがって、ＮＡＮＤゲート５５と５６が
命令アドレス・ビット７を生成する。同様に、ＮＡＮＤ
ゲート５７と５８は命令アドレス・ビット６を生成する
。ＮＡＮＤゲート５９．６０が命令アドレス・ビットＯ
を生成するまで、この操作が継続する。
ＮＯＲゲート６１への入力は、Ｃ２７、Ｃ１６およびＣ
８である。次にＮＯＲゲート１６の出力がＮＡＮＤゲー
ト６３．６５．６７およびインバータ６２に入力される
。次にインバータ６２の出力がＮＡＮＤゲート６４．６
６．６８に入力される。ＮＡＮＤゲート６３と６４はプ
リフェッチ命令アドレス・ビット７を生成し、ＮＡＮＤ
ゲート６５と６６はプリフェッチ命令アドレス・ビット
６を生成する。ＮＡＮＤゲート６７と６８がプリフェッ
チ命令アドレス・ビットｏを生成するまで、この論理操
作が継続する。
８である。次にＮＯＲゲート１６の出力がＮＡＮＤゲー
ト６３．６５．６７およびインバータ６２に入力される
。次にインバータ６２の出力がＮＡＮＤゲート６４．６
６．６８に入力される。ＮＡＮＤゲート６３と６４はプ
リフェッチ命令アドレス・ビット７を生成し、ＮＡＮＤ
ゲート６５と６６はプリフェッチ命令アドレス・ビット
６を生成する。ＮＡＮＤゲート６７と６８がプリフェッ
チ命令アドレス・ビットｏを生成するまで、この論理操
作が継続する。
以上詳述したように、本発明によれば、リップル・キヤ
リイ方式と同等の回路構成で、ルックアヘッド・キヤリ
イ方式と同等の操作速度を達成することができ、実用的
には極めて有用である。
リイ方式と同等の回路構成で、ルックアヘッド・キヤリ
イ方式と同等の操作速度を達成することができ、実用的
には極めて有用である。
第１図は、本発明の増分器およびマルチプレクサ部分を
示すブロック図、第２図は、本発明に従った増分器の第
１ステージでキヤリイ項を生成するために使用される論
理回路の回路図、第３図は増分器の第２ステージで和項
を生成するために使用される論理回路の回路図、第４図
は、本発明に従った各マルチプレクサの回路図である。 １１・・・・命令アドレス・レジスタ（ＩＡＲ）、１２
〜１４・・・・２ステ一ジ式増分器、１５・・・・２ス
テ一ジ式ブリフェッチ増分器、１６・・・・２ステ一ジ
式命令アドレス増分器、１７〜１９．２１〜２３・・・
・マルチプレクサ。 出願人 インタブ六ショナル・ビジネス・マシーＺズ
・コーポレーション代理人 弁理士 頓 宮
孝 −（外１名） 第２図 第２増介券ステーじ゛Ｏ回路図 第８図
示すブロック図、第２図は、本発明に従った増分器の第
１ステージでキヤリイ項を生成するために使用される論
理回路の回路図、第３図は増分器の第２ステージで和項
を生成するために使用される論理回路の回路図、第４図
は、本発明に従った各マルチプレクサの回路図である。 １１・・・・命令アドレス・レジスタ（ＩＡＲ）、１２
〜１４・・・・２ステ一ジ式増分器、１５・・・・２ス
テ一ジ式ブリフェッチ増分器、１６・・・・２ステ一ジ
式命令アドレス増分器、１７〜１９．２１〜２３・・・
・マルチプレクサ。 出願人 インタブ六ショナル・ビジネス・マシーＺズ
・コーポレーション代理人 弁理士 頓 宮
孝 −（外１名） 第２図 第２増介券ステーじ゛Ｏ回路図 第８図
Claims (1)
- 【特許請求の範囲】 複数の２進入力ビットを増分するための２進増分器であ
つて、 前記２進入力ビットの第１部分を増分することにより、
増分された該第１部分を供給するための第１手段と、 前記２進入力ビットの第２部分を増分し、該増分の結果
キヤリイ出力が生じたか否かを表わす信号を供給するた
めの第２手段と、 前記第１手段および第２手段へ接続され、前記信号に応
答して前記増分された第１部分を出力するための第３手
段とを備えて成る、２進増分器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US666703 | 1984-10-31 | ||
| US06/666,703 US4685078A (en) | 1984-10-31 | 1984-10-31 | Dual incrementor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109141A true JPS61109141A (ja) | 1986-05-27 |
| JPH0379736B2 JPH0379736B2 (ja) | 1991-12-19 |
Family
ID=24675089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177795A Granted JPS61109141A (ja) | 1984-10-31 | 1985-08-14 | ２進増分器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4685078A (ja) |
| EP (1) | EP0180005A3 (ja) |
| JP (1) | JPS61109141A (ja) |
| CA (1) | CA1223970A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018094A (en) * | 1988-08-30 | 1991-05-21 | Siemens Aktiengesellschaft | Dual incrementer |
| JP2504149B2 (ja) * | 1988-12-02 | 1996-06-05 | 三菱電機株式会社 | 命令キュ―管理装置 |
| US4996474A (en) * | 1989-07-31 | 1991-02-26 | Hewlett-Packard Company | Digital gate generation for a signal measurement instrument |
| US5504867A (en) * | 1992-09-29 | 1996-04-02 | Texas Instruments Incorporated | High speed microprocessor branch decision circuit |
| US5689693A (en) * | 1994-04-26 | 1997-11-18 | Advanced Micro Devices, Inc. | Range finding circuit for selecting a consecutive sequence of reorder buffer entries using circular carry lookahead |
| US5559975A (en) * | 1994-06-01 | 1996-09-24 | Advanced Micro Devices, Inc. | Program counter update mechanism |
| US5619441A (en) * | 1994-10-14 | 1997-04-08 | International Business Machines Corporation | High speed dynamic binary incrementer |
| US5588127A (en) * | 1995-06-07 | 1996-12-24 | Texas Instruments Incorporated | High speed microprocessor branch decision circuit |
| US6516335B1 (en) * | 1998-09-03 | 2003-02-04 | Agilent Technologies, Inc. | Incrementer/decrementer having a reduced fanout architecture |
| US6591286B1 (en) * | 2002-01-18 | 2003-07-08 | Neomagic Corp. | Pipelined carry-lookahead generation for a fast incrementer |
Citations (2)
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|---|---|---|---|---|
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| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100836A (en) * | 1960-02-24 | 1963-08-13 | Ibm | Add one adder |
| US3299260A (en) * | 1963-08-06 | 1967-01-17 | Ncr Co | Parallel adder using majority decision elements |
| US3440412A (en) * | 1965-12-20 | 1969-04-22 | Sylvania Electric Prod | Transistor logic circuits employed in a high speed adder |
| US3488481A (en) * | 1966-04-20 | 1970-01-06 | Fabri Tek Inc | Parallel binary adder-subtractor without carry storage |
| US3465133A (en) * | 1966-06-07 | 1969-09-02 | North American Rockwell | Carry or borrow system for arithmetic computations |
| US3511978A (en) * | 1968-10-24 | 1970-05-12 | Harry Margulius | Parallel binary magnetic addition system by counting |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| US3993891A (en) * | 1975-07-03 | 1976-11-23 | Burroughs Corporation | High speed parallel digital adder employing conditional and look-ahead approaches |
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| US4203157A (en) * | 1978-09-05 | 1980-05-13 | Motorola, Inc. | Carry anticipator circuit and method |
| US4417315A (en) * | 1981-07-14 | 1983-11-22 | Rockwell International Corporation | Method and apparatus for incrementing a digital word |
| US4525797A (en) * | 1983-01-03 | 1985-06-25 | Motorola, Inc. | N-bit carry select adder circuit having only one full adder per bit |
-
1984
- 1984-10-31 US US06/666,703 patent/US4685078A/en not_active Expired - Fee Related
-
1985
- 1985-05-17 CA CA000481785A patent/CA1223970A/en not_active Expired
- 1985-08-14 JP JP60177795A patent/JPS61109141A/ja active Granted
- 1985-09-03 EP EP85111089A patent/EP0180005A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0180005A3 (en) | 1989-04-05 |
| US4685078A (en) | 1987-08-04 |
| JPH0379736B2 (ja) | 1991-12-19 |
| CA1223970A (en) | 1987-07-07 |
| EP0180005A2 (en) | 1986-05-07 |
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