JPH0545982B2 - - Google Patents
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- JPH0545982B2 JPH0545982B2 JP63170011A JP17001188A JPH0545982B2 JP H0545982 B2 JPH0545982 B2 JP H0545982B2 JP 63170011 A JP63170011 A JP 63170011A JP 17001188 A JP17001188 A JP 17001188A JP H0545982 B2 JPH0545982 B2 JP H0545982B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２進化10進（BCD）加算回路に係
る。 従来の技術 ２進化10進数は、人間（10進）及びコンピユー
タ（２進）の両方が理解し易い形態で10進数を表
示するために使用される。４個の２進ビツトを用
いた場合には16個のビツトの組合せが考えられる
が、有効なBCDデジツトは10個だけである。そ
れ故、２つのBCDデジツトが加えられそしてそ
の和のデジツトが９を越える場合には、その和の
デジツトを有効BCDデジツトに調整しなければ
ならない。これは、一般に、定数01102（610）を
和に加えることによつて行なわれている。 通常、BCD加算回路は、加算を完了した後に
BCDの和を調整しなければならないかどうかを
検出するための論理を用いている。例えば、２つ
のBCDデジツトの未調整の和が桁上げを生じる
ときには（即ち、和が15を越えるときには）、
01102を加えることによつて和が補正されている。
又、BCDの和のビツト位置８及び４が両方とも
１（値1210−1510）であるか又はビツト位置８及
び２が商法とも１（値1010及び1110）であるとき
にも、調整が必要とされる。 例えば、第１図に示した回路１０のような通常
のBCD加算回路は、２つのBCDデジツトを加算
して中間の和（Z8，Z4，Z2，Z1）を形成するため
に標準的な４ビツトの２進加算器を使用してい
る。又、この加算回路は、９より大きな各中間和
のデジツトに対する補正論理回路も含んでいる。
第１図に示した回路においては、第１の４ビツト
オペランド即ちビツトａ（０）8−ａ（０）1及び第２
の４ビツトオペランド即ちビツトｂ（０）8−ｂ
（０）1がCin即ち桁上げ入力ビツトと共に全加算器
15に並列に入力される。全加算器１５からの出力
は、４ビツトの和ベクトルＺ（Z8−Z1）及び桁上
げCoutを含んでいる。Coutが“１”であるか又
はZ8及びZ4の両方が“１”（アンドゲート２０）
であるか或いはZ8及びZ2の両方が“１”（アンド
ゲート２５）である場合に、BCD加算回路１０
はオアゲート３０からＣ（０）outBCD桁上げを
発生し、“01102”の値を和のベクトルＺに加える
ことによつて和のベクトルＺが補正される。Ｃ
（０）outが“１”であるときには、第２の全加算
器３５のＢ入力が“01102”の値を受け、和のベ
クトルＺが全加算器３５のＡ入力に受け取られ
る。全加算器３５の出力Ｓ（０）8−Ｓ（０）1は、元
の２つのオペランドの調整されたBCDの和であ
る。 明らかなように、回路１０のような桁上げ伝播
全加算回路を用いた現在の進歩したVLSI技術に
よる通常のBCD加算回路は、加算回路１５，３
５を通る桁上げの伝播に関連した遅延及び補正回
路（ゲート２０，２５及び３０）に関連した遅延
により相当量の遅延を伴う。１５及び３５のよう
な通常の桁上げ伝播式全加算回路に関連した遅延
は、次のように表わされる。 遅延＝log2（オペランド巾、即ちオペランド当
たりのビツト数） それ故、加算器１０及び３５に関連した遅延は、
log2（４）、即ち２単位の遅延に等しい。補正回路
に関連した遅延は、第１図の加算器の場合に全部
で４単位の遅延の回路に対して２つのゲートレベ
ルがあるので、２単位の遅延に等しくなる。オペ
ランドの巾が増加するにつれて、例えば、２つの
32ビツトオペランドを加算すべき場合には、それ
に関連した遅延も増加する。通常のBCD加算回
路は、２つの32ビツトオペランドの加算を行なう
ためには、８段の桁上げ伝播式全加算器と、それ
に関連した補正回路が必要であり、従つて、この
加算回路の場合には、それに関連した遅延が32単
位という大きさになる。 発明の構成 そこで、本発明の目的は、２つの数のBCD加
算を実行するのに必要な時間を短縮するBCD加
算回路を提供することである。 本発明の更に別の目的及び効果は、以下の説明
に部分的に述べられており且つ以下の説明から部
分的に明らかであり、或いは本発明の実施によつ
て明らかとなろう。又、本発明の目的及び効果
は、特許請求の範囲に特に指摘した手段及び組合
せによつて実現及び達成できるであろう。 本発明の目的を達成するため及び本発明の目的
によれば、以下に広範に実施されたように、第１
及び第２のBCDオペランドを加算してBCDの和
を形成するための本発明のBCD加算回路は、２
進加算手段と、桁上げルツクアヘツド手段と、補
正手段とを具備し、２進加算手段は、中間の和の
ベクトル及び中間の桁上げベクトルを発生するた
めに第１及び第２のオペランド及びBCD予備補
正フアクタを受け取るように接続された入力を有
し、桁上げルツクアヘツド手段は、伝播ベクトル
及び最終的な桁上げベクトルを発生するために上
記中間の和のベクトル及び中間の桁上げベクトル
を受け取るように接続された入力を有し、そして
補正手段は、上記中間及び最終的な桁上げベクト
ルに基づいてBCD補正フアクタに従つて上記伝
播ベクトルを条件に応じて変更することにより
BCDの和を発生するために上記中間桁上げベク
トル、最終桁上げベクトル、伝播ベクトル及び
BCD補正フアクタを受け取るよう接続された入
力を有している。 実施例 以下、添付図面を参照し、本発明の好ましい実
施例を詳細に説明する。 本発明によるBCD加算回路は、１組の全加算
器を用いて２つの数及びBCD予備補正フアクタ
を加算することにより２つの数のBCD加算を実
行するのに必要な時間を短縮する。全加算器の
各々は、対応するBCDデジツトと補正フアクタ
01102とを加算するのが好ましい。各全加算器か
らの桁上げ項は、上位のビツトヘリツプルを生じ
ることがなく、従つて、このリツプル桁上げ作用
によつて生じる伝播遅延が減少される。そうでは
なくて、これらの桁上げ項は回路の中間段階に生
じると考えられる。この中間段階は、加算動作に
おいて通常の全桁上げ伝播を実行して伝播項及び
最終的な桁上げ項を形成するのに用いられる。然
し乍ら、この段の加算動作は、最終的な結果を生
じない。というのは、第１の段において予備補正
フアクタを加算する特性を調べるために桁上げ項
を調査しなければならないからである。回路の最
終段においては、手前の両段からの桁上げ項が検
査されて、予備補正フアクタの作用を受けて正し
いBCDの和を発生するためにBCD補正フアクタ
10102によつて伝播及び最終桁上げ項を修正すべ
きかどうか判断される。従つて、１つの全加算動
作が必要とされるだけであり、これにより、遅延
の単位が減少されると共に、動作速度が著しく高
められる。 第２図は、第１及び第２のBCDオペランドを
加算してBCDの和を発生するための本発明によ
るBCD加算回路に好ましい実施例を示す一般的
なブロツク図である。本発明によれば、この
BCD加算回路は、２進加算手段を備えており、
その入力は、第１及び第２のオペランド及び
BCD予備補正フアクタを受け取るように接続さ
れていて、中間の和のベクトル及び中間の桁上げ
ベクトルが発生される。第２図に示すように、こ
のような加算手段は、段として複数の全加算回
路を備えており、そのうちの３つ、即ち加算器５
０，５５及び６０が示されている。 段において、加数Ａ、加数Ｂ及びBCD予備
補正フアクタは、並列な全加算回路５０，５５及
び６０に入力される。加数Ａ及びＢは、ニブル
（４ビツト）ベースでグループ分けされ、各々の
全加算回路は、２つの４ビツト２進オペランド
と、好ましくは01102（610）に等しい４ビツトの
予備補正フアクタとを加算することができる。第
２図に示すように、規定Ｘ［Ｍ：Ｎ］を用いて、
信号ＸのビツトＭないしＮが表わされ、ここでＮ
は最下位ビツトである。従つて、Ｘ［Ｎ＋３：Ｎ］
は、信号Ｘの４つの連続するビツトを表わす。こ
こで、Ｎは最下位ビツトである。 予備補正フアクタは、手前の加算器からの桁上
げビツトを受け取るのに通常用いられる入力に受
け取られる。段の全加算回路は、オペランドＡ
及びＢと予備補正フアクタとの和を表わす中間の
和のベクトルFIRST SUMと、各単一ビツト加
算からの桁上げビツトを表わす中間の桁上げベク
トルCARRY VECTORとを発生する。 第３図は、段からの全加算回路５０の詳細な
ブロツク図である。BCDエンコードオペランド
Ａ及びＢは、第３図に各々示されたニブル即ち４
ビツト境界でａ（ｎ＋３）：ａ（ｎ）及びｂ（ｎ＋
３）：ｂ（ｎ）としてグループ分けされる。段の
各全加算回路は、好ましくは、第２図の全加算回
路５０に対して素子５１，５２，５３及び５４と
して示された複数の並列な単一ビツト全加算器を
含むのが好ましい。各ニブル即ちBCDデジツト
に加えられるBCD予備補正フアクタ01102は、ニ
ブル内の２進ベースの数と10進ベースの数との間
の差を表わす。オペランドＡ及びＢと桁上げ入力
Ｃとに対する全加算回路は、次の２つの式によつ
て定められる。 SUM（ｉ）＝ａ（ｉ）XORb（ｉ）XORc（ｉ）(1) CARRY（ｉ）＝（ａ（ｉ）ANDb（ｉ））OR（ｂ
（ｉ）ANDc（ｉ））OR（ａ（ｉ）ANDc（ｉ）） (2) 前記したように、全加算回路５０及び第２図の
各全加算回路においては、桁上げ入力Ｃが真の桁
上げを受け取るように接続されておらず、BCD
予備補正フアクタ‘01102’を受け取るように接
続されている。それ故、ビツト位置ｎ＋３ないし
ｎを含むニブルに対応する全加算回路５０につい
ては、 位置ｎの場合：SUM（ｎ）＝ａ（ｎ）XORb（ｎ）
XOR‘0'＝ａ（ｎ）XORb（ｎ） CARRY（ｎ）＝［ａ（ｎ）ANDb（ｎ）］OR［ｂ
（ｎ）AND‘0'］OR［ａ（ｎ）AND‘0'］＝［ａ
（ｎ）ANDb（ｎ）］ 位置ｎ＋１の場合：SUM（ｎ＋１）＝ａ（ｎ＋１）
XOR‘1'XORb（ｎ＋１）＝NOT［ａ（ｎ＋１）
XORb（ｎ＋１）］ CARRY（ｎ＋１）＝［ａ（ｎ＋１）ANDb（ｎ＋
１）］OR［ｂ（ｎ＋１）AND‘1'］OR［ａ（ｎ＋
１）AND‘1'］＝［ａ（ｎ＋１）ORb（ｎ＋１）］ 位置ｎ＋２の場合：SUM（ｎ＋２）＝ａ（ｎ＋２）
XORb（ｎ＋２）XOR‘1'＝NOT［ａ（ｎ＋２）
XORb（ｎ＋２）］ CARRY（ｎ＋２）＝［ａ（ｎ＋２）ANDb（ｎ＋
２）］OR［ｂ（ｎ＋２）AND‘1'］OR［ａ（ｎ＋
２）AND‘1'］＝［ａ（ｎ＋２）ORb（ｎ＋２）］ 位置ｎ＋３の場合：SUM（ｎ＋３）＝ａ（ｎ＋３）
XORb（ｎ＋３）XOR‘0'＝［ａ（ｎ＋３）
XORb（ｎ＋３）］ CARRY（ｎ＋３）＝［ａ（ｎ＋３）ANDb（ｎ＋
３）］OR［ｂ（ｎ＋３）AND‘0'］OR［ａ（ｎ＋
３）AND‘0'］＝［ａ（ｎ＋３）ANDb（ｎ＋
３）］ 各々の全加算回路からの和のビツトは、ベクト
ルFIRST SUMを形成し、各全加算回路からの
桁上げビツトはCARRY VECTORを形成する。
然し乍ら、従来のBCD加算器とは異なり、桁上
げ入力は、桁上げビツトを受け取らず、従つて、
この第１の段にはリプル伝播遅延はない。更に、
従来のBCD加算器の最終段において補正フアク
タによつて生じることのあつた伝播遅延は、本発
明では第１の段に入るようにされる。 第３図に示すように、各全加算器からの桁上げ
ビツト出力は、次の上位ビツトに対する全加算器
の和のビツトに対応するようにシフトされる。こ
れは、次の段に対し、FIRST SUMベクトルと
CARRY VECTORとを整列させるためである。 又、本発明によるBCD加算回路は、桁上げル
ツクアヘツド手段も備えており、その入力は、上
記中間の和のベクトル及び中間の桁上げベクトル
を受け取るように接続されていて、伝播ベクトル
及び最終桁上げベクトルが形成される。第２図に
示す本発明の好ましい実施例では、段の桁上げ
ルツクアヘツド回路網６５は、段の全加算器か
らFIRST SUMベクトル及びCARRY
VECTORを受け取り、PROPAGATEベクトル
及びFINAL CARRYベクトルを発生する。 第４図ないし第８図は、第２図のBCD加算回
路の段についての詳細な論理図である。
FIRST SUMベクトル及びCARRY
VECTORは、桁上げルツクアヘツド回路網６５
において互いに加算される。この回路網６５にお
いて行なわれる加算は、通常のBCD加算回路の
場合と同様である。然し乍ら、前記したように、
加算動作は完了しない。というのは、BCD補正
フアクタが必要であるかどうかを判断するため
に、ビツト伝播及びビツト桁上げ項が段の回路
の入力となるからである。 第４図ないし第８図は、32ビツト構成の回路６
５の説明のための16ビツトに対する特定の桁上げ
ルツクアヘツド構成を示している。回路６５は、
ニブルをベースとして動作するのが好ましい。最
も左のダツシユ線の前の回路の第１レベルは、ビ
ツト伝播及び発生項の形成を示している。第ｎ番
目の位置への桁上げが第ｎ番目の位置からの桁上
げ出力を生じさせる場合に、１つのビツトが伝播
される（Pn＝１）。第ｎ番目の位置への桁上げが
あるかどうかに拘りなく第ｎ番目の位置から桁上
げ出力が生じた場合には、１つのビツトが発生さ
れる。このビツト伝播及びビツト発生項は、以下
で詳細に述べるように、FINAL CARRYベク
トルを発生するのに用いられる。第４図ないし第
７図においては、FIRST SUMベクトルのビツ
ト位置０−15及びCARRY VECTORのビツト
位置０−14が回路網６５への入力として処理され
る。発生関数は、次のように定められる。 Gn＝FIRST SUM［ｎ］AND CARRY
VECTOR［ｎ−１］ (3) それ故、FIRST SUM［ｎ］及びCARRY
VECTOR［ｎ］が１であるときにはGn＝１であ
る。 伝播関数は、次のように定められる。 Pn＝FIRST SUM［ｎ］XOR CARRY
VECTOR［ｎ−１］ (4) ここで、ｎはビツト位置である。それ故、
FIRST SUM［ｎ］＝０及びCARRY
VECTOR［ｎ］＝１であるとき、又はFIRST
SUM［ｎ］＝１及びCARRY VECTOR［ｎ］＝０
であるときには、Pn＝１となる。その実施には
負の論理を用いるのが好ましい。というのは、負
の論理は正の論理よりも高速だからである。然し
乍ら、当業者に明らかなように、正の論理をベー
スとする回路設計を用いることもできる。 第４図に示すように、例えば、FIRST SUM
［01］及びCARRY VECTOR［00］がアンドゲ
ート８６に入力されて、G1（発生ビツト１）が形
成されると共に、排他的オアゲート８７に入力さ
れて、P1（伝播ビツト１）が形成される。FIRST
SUM［02］及びCARRY VECTOR［01］は、
アンドゲート８８に入力されてG2を発生すると
共に、排他的オアゲート８９に入力されて、P2
を発生する。FIRST SUM［03］及びCARRY
VECTOR［02］は、アンドゲート９０に入力
されてG3を発生すると共に、排他的オアゲート
９１に入力されてP3を発生する。FIRST SUM
及びCARRY VECTORの全ての対応するビツ
ト対についてこのようなパターンが存在する。然
し乍ら、FIRST SUMの第１ビツトと、
CARRY VECTORの最終ビツトは、CARRY
VECTORの１ビツト整列シフトによりＰ及び
Ｇ項の対応対をもたない。各単一ビツト演算から
のＰ項は、PROPAGATEベクトルを形成する。 第１ゲートレベル（ビツト伝播及び発生項を形
成するアンド及び排他的オアゲート）と最終ゲー
トレベル（BCD BUMを形成する排他的オアゲ
ート）との間に示された論理は、FINAL
CARRYベクトルの項を形成するための実際の加
算演算に使用されるものを表わしている。この部
分において行なわれる加算演算は、従来の２進加
算回路（２つのオペランドを加算し、全て手前の
ビツト位置から伝播した和及び桁上げを発生す
る）において実行されるものと同様である。然し
乍ら、従来の２進加算器では加算は完了しない。
従来の２進加算器では、PROPAGATEベクトル
及びFINAL CARRYベクトルの排他的オアが
得られる。むしろ、PROPAGATEベクトル及び
FINAL CARRYベクトルのビツト項は、段
において考慮するようにとつておかれる。 ３入力論理チツプ９２，１０７，１１１及び１
４６は、入力B1及びB2に基づいて論理アンド演
算を行なうと共に、このアンド演算の結果出力と
入力Ａとに基づいて論理オア演算を行なう。負の
肯定論理を用いたこの形式のチツプの論理的な定
義は、次の通りである。 Ｃ＝NOT（（NOT B1 AND NOT B2）OR
NOT Ａ） ６入力の論理チツプ９３，１０８，１２６，１
２９，１３１，１３２及び１４８は、入力B1及
びB2に基づいて論理アンド演算を行なうと共に、
入力C1，C2及びC3に基づいて論理アンド演算を
行なう。次いで、回路は、入力Ａと、入力Ｂ及び
Ｃに基づくアンド演算からの出力とに基づいてオ
ア演算を実行する。負の肯定論理を用いたこの形
式のチツプに対する論理的な定義は次の通りであ
る。 Ｃ＝NOT（（NOT C1 AND NOT C2 AND
NOT C3）OR（NOT B1 AND NOT B2）OR
NOT Ａ） ９入力の論理チツプ１０９，１１０，１２７，
１３０，１４９，１５０，１５１，１５２及び１
５４は、入力B1及びB2に基づいて論理アンド演
算を行ない、入力C1，C2及びC3に基づいて論理
アンド演算を行ない、そして入力D1，D2，D3及
びD4に基づいて論理アンド演算を行なう。次い
で、回路は、入力Ａと、各アンド演算からの結果
とに基づいて論理オア演算を実行する。負の肯定
論理を用いたこの形式のチツプの論理的な定義
は、次の通りである。 Ｃ＝NOT（（NOT D1 AND NOT D2 AND
NOT D3 AND NOT D4）OR（NOT C1
AND NOT C2 AND NOT C3）OR（NOT B1
AND NOT B2）OR NOT Ａ） この論理レンベルは、FINAL CARRYベク
トルの項をできるだけ迅速に形成するのに用いら
れる。FINAL CARRYベクトルのビツト項は、
各ビツト位置を通して伝播しなければならない。
第４図ないし第７図に示されたように、ビツト位
置が最下位ビツト位置０から最上位ビツト位置１
６へと増加するにつれて、FINAL CARRYベ
クトルの項を形成するのに必要な論理項の数も増
加する。それ故、上位ビツト項を形成しそして論
理レベルの数及びそれに関連した遅延を最小に保
つために、より複雑な論理ゲートが使用される。 ビツト伝播及びビツト発生項は、ニブルの伝播
項及びニブルの発生項を形成するために４ビツト
項のグループとしてグループ分けされる。例え
ば、第５図に示すように、アンドゲート１１２
は、入力ビツト伝播項P4，P5，P6及びP7に基づ
いて論理アンド演算を実行してニブルの伝播項
PRO47を発生し、そして例えば、第６図に示す
ように、アンドゲート１２８は、入力ビツト伝播
項P8，P9，P10及びP11に基づいて論理アンド演
算を実行して、ニブルの伝播項PRO811を形成す
る。又、例えば、第５図に示すように、ゲート１
１０は、ニブルの発生項GEN47を出力し、これ
は、説明上正に表示法を用いて次のように定める
ことができる（然し、速度を得るためには負の論
理を用いて実施される）。 GEN47＝G7 OR（G6 AND P7）OR（G5
AND P6 AND P7）OR（G4 AND P5 AND
PG AND P7） 同様に、ゲート１２７はGEN811を発生しそし
てゲート１４９はGEN1251を発生し、これは次
のように定めることができる。 GEN811＝G11 OR（G10 AND P11）OR（G9
AND P10 AND P11）OR（G8 AND P9 AND
P10 AND P11）、及び GEN1215＝G15 OR（G14 AND P15）OR
（G13 AND P14 AND P15）OR（G12 AND
P13 AND P14 AND P15） ビツト伝播及びビツト発生項は、FINAL
CARRYベクトルを発生するのに用いられる。以
下に示すFINAL CARRYを参照すれば、この
ベクトルは、ビツト位置ｎないしｎ＋３を含むニ
ブルに対し次のように定めることができる。 FINAL CARRY［ｎ］＝Ｇ［ｎ］OR（FINAL
CARRY［ｎ−１］AND Ｐ［ｎ］） FINAL CARRY［ｎ−１］＝Ｇ［ｎ＋１］OR
（Ｇ［ｎ］AND Ｐ［ｎ＋１］）OR（FINAL
CARRY［ｎ−１］AND Ｐ［ｎ］AND Ｐ［ｎ＋
１］） FINAL CARRY［ｎ＋２］＝Ｇ［ｎ＋２］OR
（Ｇ［ｎ＋１］AND Ｐ［ｎ＋２］）OR（Ｇ［ｎ］
AND Ｐ［ｎ＋１］AND Ｐ［ｎ＋２］）OR
（FINAL CARRY［ｎ−１］AND Ｐ［ｎ］
AND Ｐ［ｎ＋１］）AND Ｐ［ｎ＋２］） FINAL CARRY［ｎ＋３］＝Ｇ［ｎ＋３］OR
（Ｇ［ｎ＋２］ANDP［ｎ＋３］）OR（Ｇ［ｎ＋１］
AND Ｐ［ｎ＋２］AND Ｐ［ｎ＋３］）OR（Ｇ
［ｎ］AND Ｐ［ｎ＋１］AND Ｐ［ｎ＋２］）
AND Ｐ［ｎ＋３］）OR（FINAL CARRY［ｎ−
１］AND Ｐ［ｎ］AND Ｐ［ｎ＋１］）AND Ｐ
［ｎ＋２］）AND Ｐ［ｎ＋３］） PRO811，GEN47，GEN1215及びPRO47のよ
うなニブル伝播項及びニブル発生項を使用する場
合の効果の一例は、第７図の論理チツプ１５４に
よつて説明することができる。論理チツプ１５４
は、GEN1215，GEN811，GEN47，PRO811，
PRO47、及びFINAL CARRY［３］を入力とし
て受け取りそしてFINAL CARRY［15］を出力
する。これは次のように定められる。 FINAL CARRY［15］＝GEN1215 OR
（GEN811 AND PRO1215）OR（GEN47 AND
PRO811 AND PRO1215）OR（FINAL
CARRY［３］AND PRO47 AND PRO811
AND PRO1215） 第４図ないし第８図に示すように、２つの32ビ
ツトオペランドを加算するための桁上げルツクア
ヘツド構成は、最悪の状態を仮定すれば、４つの
論理レベルの後に、FINAL CARRYベクトル
を発生する。これは、２つの32ビツトオペランド
の加算に対して32個の論理レベルといつた多くの
遅延をもつ従来のリプル加算器に対し、著しい遅
延の向上をもたらす。 本発明によれば、BCD加算回路は、中間桁上
げベクトル、最終桁上げベクトル、伝播ベクトル
及びBCD補正ベクトルを受け取るように接続さ
れた入力を有する補正手段も備えている。この補
正手段は、中間及び最終桁上げベクトルに基づい
てBCD補正フアクタに従つて伝播ベクトル及び
最終桁上げベクトルを条件に応じて変更すること
によりBCDの和を発生する。第２図に示す好ま
しい実施例においては、段の補正回路７０は、
段からCARRY VECTORを受け取り、段２
からFINAL CARRYベクトル及び
PROPAGATEベクトルを受け取り、そしてBCD
補正フアクタ10102（1010）を受け取つて、BCDの
和を発生する。ニベルの場合に、FINAL
CARRYベクトルからの特定ニブルの最上位ビツ
トが‘1'ではなく且つCARRY VECTORから
の対応するニブルの最上位ビツトが‘1'でない場
合には、BCD補正フアクタが排他的オア機能に
おいてPROPAGATEベクトルと合体され、実際
上、段で加えられた予備補正フアクタを差し引
き、BCDの和に対する正しいニブル値を形成す
る。これら２つのビツトのいずれかが特定のニブ
ルに対して‘1'である場合には、BCD予備補正
フアクタが段において正しく加えられ、それ
故、BCDの和は、PROPAGATEベクトルと
FINAL CARRYベクトルを排他的オアしたも
のとして正しく表わされる。 第９図は、１つのニブルに対するBCD加算回
路の補正回路２００を示す詳細なブロツク図であ
る。一般に、この補正回路２００は、FINAL
CARRYベクトル及びCARRY VECTORの特
定のニブルの最上位ビツトを用いて、特定のニブ
ルがBCD予備補正フアクタの加算を必要として
いるかどうか判断する。或る加算演算について
は、BCD予備補正フアクタ01102の加算が必要と
されない。BCD予備補正フアクタの加算がニブ
ルの桁上げを生じない場合、即ちCARRY
VECTOR［ｎ＋３］がセツトされない場合には、
誤つたBCDの和を生じる。例えば、数１＋５が
加算される場合には、その答えは基数10及び基数
16（即ち４ビツト２進）演算の場合と同じである。
然し乍ら、本発明によれば、BCD予備補正フエ
クタは段においてオペランドに加算された。そ
れ故、不要な01102を減算しなければならない。
これは、10102（1010）を加算することによつて行
なわれる。 例：１＋５：段においてこれは 0001 0101 ＋0110 段において 0010：和 ＋0101：桁上げ この結果は正しくない： 1100 BCD補正フアクタを加算： ＋1010 補正された10進和： 0110 BCD補正フアクタは、CARRY VECTORの
特定のニブルの最上位ビツト及びFINAL
CARRYベクトルの特定のニブルの最上位ビツト
の両方がセツトされない場合にのみニブルに加え
られる。いずれかの桁上げビツトがセツトされた
場合には、BCD予備補正フアクタが正しく加え
られており、従つて、BCD補正フアクタは加算
されない。 第９図は、補正回路、例えば、補正回路７０を
示していると共に、BCD補正フアクタがイネー
ブルされた場合にニブルの各ビツト位置をいかに
修正するかを示している。イネーブル信号
ENABLE MODIFICATION OF 1010 ON
NIBBLE＝EN Ａ ON NIBx（但し、Ａ＝
10102）は、FINAL CARRY［ｎ＋３］及び
CARRY VECTOR［ｎ＋３］が入力されるアン
ドゲート２０１から発生される。いずれの桁上げ
もセツトされない場合には、EN Ａ ON
NIBxがセツトされ、BCD補正フアクタがこのニ
ブルに加えられる。このニブルのBCD SUM
は、次のように修正される。 BCD SUM［ｎ］は、補正フアクタによつて
影響されない。というのは、FINAL CARRY
［ｎ−１］及びPROPAGATE［ｎ］とゼロとの排
他的オアをとつても結果に影響しないからであ
る。 BCD SUM［ｎ＋１］＝（EN Ａ ON NIBx
AND‘1'）XOR FINAL CARRY［ｎ］XOR
PROPAGATE［ｎ＋１］ BCD SUM［ｎ＋２］は、入力FINAL
CARRY［ｎ＋１］及びPROPAGATE［ｎ＋２］
を有する排他的オアゲート２０５及びアンドゲー
ト２０４の出力から発生される。BCD補正フア
クタがイネーブルされた場合には、ビツト位置
［ｎ＋１］に‘1'を加えると、FINAL CARRY
［ｎ］又はPROPAGATE［ｎ＋１］がセツトされ
ていれば、ビツト位置［ｎ＋２］へ桁上げが生じ
る。アオゲート２０３はこの判断を行なう。アン
ドゲート２０４は、アオゲート２０３の出力を受
け取り、EN Ａ ON NIBxがセツトされた場
合にオアゲート２０３の出力を使用できるように
する。 BCD SUM［ｎ＋３］は、入力FINAL
CARRY［ｎ＋２］、PROPAGATE［ｎ＋３］、
EN Ａ ON NIBxを有する排他的オアゲート
２０９及びアンドゲート２０８の出力から発生さ
れる。BCD補正フアクタがイネーブルされた場
合には、ビツト位置［ｎ＋３］に‘1'が加えられ
る。この‘1'の加算は、イネーブル信号と、
BCD SUM即ちFINAL CARRY［ｎ＋２］及
びPROPAGATE［ｎ＋３］を発生する他の項と
の排他的オアをとることによつて行なわれる。ア
ンドゲート２０８の出力は、イネーブル信号がセ
ツトされた場合に考慮する必要のある別の項であ
る。というのは、‘1'をビツト位置［ｎ＋１］に
加算して桁上げが生じ、これがビツト位置［ｎ＋
２］を通して伝播する場合に、ビツト位置［ｎ＋
３］への桁上げが生じるからである。オアゲート
２０６及び２０７は、イネーブルがセツトされた
場合にビツト位置［ｎ＋１］から桁上げが生じる
かどうか判断するためのチエツクを行なう。 第８図は、補正回路７０に使用されるイネーブ
ル信号の発生を示している。例えば、EN Ａ
ON NIB0はアンドゲート１５９から発生され、
EN Ａ ON NIB1はアンドゲート１６０から
発生され、EN Ａ ON NIB2はアンドゲート
１６１から発生され、そしてEN Ａ ON
NIB3はアンドゲート１６２から発生される。ゲ
ート１５１−１６２からの出力は、第４図ないし
第７図に示された示されたように、最後の論理レ
ベルの排他的オアゲート９４，９６，１１４及び
１１６への入力として使用されて、BCD SUM
の対応ビツトを発生する。 好ましい実施例においては、第８図に示すよう
に、NIBy X1及びNIBy X2が４入力アンドゲ
ート、例えば、１６３及び１６４から発生され
る。これらの信号は、第９図のゲート２０３及び
２０４の正味の結果に対応し、次のように定める
ことができる。 NIBy X1＝CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
PROPAGATE［ｎ＋１］ NIBy X2＝CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
（NOT FINAL CARRY［ｎ］ 第８図に示された信号CAR FROM NIBy
は、好ましい実施例において用いられる第９図の
ゲート２０８の出力に関連した信号である。然し
乍ら、別の構成を用いても同じ結果を得ることが
できる。信号CAR FROM NIByは、次のよ
うに定められる。 CAR FROM NIBy＝NOT（Ａ XOR Ｂ
XOR Ｃ XOR Ｄ） 但し、Ａ＝（CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
PROPAGATE［ｎ＋１］AND FINAL
CARRY［ｎ＋２］ Ｂ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ］AND PROPAGATE［ｎ＋
２］ Ｃ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ＋１］AND PROPAGATE
［ｎ＋１］ Ｄ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ］AND FINAL CARRY
［ｎ＋１］ 従来のBCD加算回路は、32ビツトオペランド
の場合BCD加算演算を10ないし26の論理レベル
で実行する。本発明のBCD加算回路は、１つの
全加算演算しか実行されないので、必要な論理レ
ベルを７まで減少する。この回路は、BCD予備
補正フアクタを最初の段で加算しそして中間加算
レベルからの桁上げ項を操作して、BCDの和の
デジツトにBCDの補正が必要であるかどうか判
断する。本発明のBCD加算回路は、各オペラン
ドのビツト数が増加するにつれて項かを奏する。
第１段及び最終段の桁上げ項はニブル間を伝播せ
ず、動作速度が更に増加される。 本発明の精神及び範囲から逸脱せずに本発明の
方法及び装置に種々の修正や変更がなされ得るこ
とが当業者に明らかであろう。従つて、これらの
修正や変更は全て特許請求の範囲内に包含される
ものとする。
る。 従来の技術 ２進化10進数は、人間（10進）及びコンピユー
タ（２進）の両方が理解し易い形態で10進数を表
示するために使用される。４個の２進ビツトを用
いた場合には16個のビツトの組合せが考えられる
が、有効なBCDデジツトは10個だけである。そ
れ故、２つのBCDデジツトが加えられそしてそ
の和のデジツトが９を越える場合には、その和の
デジツトを有効BCDデジツトに調整しなければ
ならない。これは、一般に、定数01102（610）を
和に加えることによつて行なわれている。 通常、BCD加算回路は、加算を完了した後に
BCDの和を調整しなければならないかどうかを
検出するための論理を用いている。例えば、２つ
のBCDデジツトの未調整の和が桁上げを生じる
ときには（即ち、和が15を越えるときには）、
01102を加えることによつて和が補正されている。
又、BCDの和のビツト位置８及び４が両方とも
１（値1210−1510）であるか又はビツト位置８及
び２が商法とも１（値1010及び1110）であるとき
にも、調整が必要とされる。 例えば、第１図に示した回路１０のような通常
のBCD加算回路は、２つのBCDデジツトを加算
して中間の和（Z8，Z4，Z2，Z1）を形成するため
に標準的な４ビツトの２進加算器を使用してい
る。又、この加算回路は、９より大きな各中間和
のデジツトに対する補正論理回路も含んでいる。
第１図に示した回路においては、第１の４ビツト
オペランド即ちビツトａ（０）8−ａ（０）1及び第２
の４ビツトオペランド即ちビツトｂ（０）8−ｂ
（０）1がCin即ち桁上げ入力ビツトと共に全加算器
15に並列に入力される。全加算器１５からの出力
は、４ビツトの和ベクトルＺ（Z8−Z1）及び桁上
げCoutを含んでいる。Coutが“１”であるか又
はZ8及びZ4の両方が“１”（アンドゲート２０）
であるか或いはZ8及びZ2の両方が“１”（アンド
ゲート２５）である場合に、BCD加算回路１０
はオアゲート３０からＣ（０）outBCD桁上げを
発生し、“01102”の値を和のベクトルＺに加える
ことによつて和のベクトルＺが補正される。Ｃ
（０）outが“１”であるときには、第２の全加算
器３５のＢ入力が“01102”の値を受け、和のベ
クトルＺが全加算器３５のＡ入力に受け取られ
る。全加算器３５の出力Ｓ（０）8−Ｓ（０）1は、元
の２つのオペランドの調整されたBCDの和であ
る。 明らかなように、回路１０のような桁上げ伝播
全加算回路を用いた現在の進歩したVLSI技術に
よる通常のBCD加算回路は、加算回路１５，３
５を通る桁上げの伝播に関連した遅延及び補正回
路（ゲート２０，２５及び３０）に関連した遅延
により相当量の遅延を伴う。１５及び３５のよう
な通常の桁上げ伝播式全加算回路に関連した遅延
は、次のように表わされる。 遅延＝log2（オペランド巾、即ちオペランド当
たりのビツト数） それ故、加算器１０及び３５に関連した遅延は、
log2（４）、即ち２単位の遅延に等しい。補正回路
に関連した遅延は、第１図の加算器の場合に全部
で４単位の遅延の回路に対して２つのゲートレベ
ルがあるので、２単位の遅延に等しくなる。オペ
ランドの巾が増加するにつれて、例えば、２つの
32ビツトオペランドを加算すべき場合には、それ
に関連した遅延も増加する。通常のBCD加算回
路は、２つの32ビツトオペランドの加算を行なう
ためには、８段の桁上げ伝播式全加算器と、それ
に関連した補正回路が必要であり、従つて、この
加算回路の場合には、それに関連した遅延が32単
位という大きさになる。 発明の構成 そこで、本発明の目的は、２つの数のBCD加
算を実行するのに必要な時間を短縮するBCD加
算回路を提供することである。 本発明の更に別の目的及び効果は、以下の説明
に部分的に述べられており且つ以下の説明から部
分的に明らかであり、或いは本発明の実施によつ
て明らかとなろう。又、本発明の目的及び効果
は、特許請求の範囲に特に指摘した手段及び組合
せによつて実現及び達成できるであろう。 本発明の目的を達成するため及び本発明の目的
によれば、以下に広範に実施されたように、第１
及び第２のBCDオペランドを加算してBCDの和
を形成するための本発明のBCD加算回路は、２
進加算手段と、桁上げルツクアヘツド手段と、補
正手段とを具備し、２進加算手段は、中間の和の
ベクトル及び中間の桁上げベクトルを発生するた
めに第１及び第２のオペランド及びBCD予備補
正フアクタを受け取るように接続された入力を有
し、桁上げルツクアヘツド手段は、伝播ベクトル
及び最終的な桁上げベクトルを発生するために上
記中間の和のベクトル及び中間の桁上げベクトル
を受け取るように接続された入力を有し、そして
補正手段は、上記中間及び最終的な桁上げベクト
ルに基づいてBCD補正フアクタに従つて上記伝
播ベクトルを条件に応じて変更することにより
BCDの和を発生するために上記中間桁上げベク
トル、最終桁上げベクトル、伝播ベクトル及び
BCD補正フアクタを受け取るよう接続された入
力を有している。 実施例 以下、添付図面を参照し、本発明の好ましい実
施例を詳細に説明する。 本発明によるBCD加算回路は、１組の全加算
器を用いて２つの数及びBCD予備補正フアクタ
を加算することにより２つの数のBCD加算を実
行するのに必要な時間を短縮する。全加算器の
各々は、対応するBCDデジツトと補正フアクタ
01102とを加算するのが好ましい。各全加算器か
らの桁上げ項は、上位のビツトヘリツプルを生じ
ることがなく、従つて、このリツプル桁上げ作用
によつて生じる伝播遅延が減少される。そうでは
なくて、これらの桁上げ項は回路の中間段階に生
じると考えられる。この中間段階は、加算動作に
おいて通常の全桁上げ伝播を実行して伝播項及び
最終的な桁上げ項を形成するのに用いられる。然
し乍ら、この段の加算動作は、最終的な結果を生
じない。というのは、第１の段において予備補正
フアクタを加算する特性を調べるために桁上げ項
を調査しなければならないからである。回路の最
終段においては、手前の両段からの桁上げ項が検
査されて、予備補正フアクタの作用を受けて正し
いBCDの和を発生するためにBCD補正フアクタ
10102によつて伝播及び最終桁上げ項を修正すべ
きかどうか判断される。従つて、１つの全加算動
作が必要とされるだけであり、これにより、遅延
の単位が減少されると共に、動作速度が著しく高
められる。 第２図は、第１及び第２のBCDオペランドを
加算してBCDの和を発生するための本発明によ
るBCD加算回路に好ましい実施例を示す一般的
なブロツク図である。本発明によれば、この
BCD加算回路は、２進加算手段を備えており、
その入力は、第１及び第２のオペランド及び
BCD予備補正フアクタを受け取るように接続さ
れていて、中間の和のベクトル及び中間の桁上げ
ベクトルが発生される。第２図に示すように、こ
のような加算手段は、段として複数の全加算回
路を備えており、そのうちの３つ、即ち加算器５
０，５５及び６０が示されている。 段において、加数Ａ、加数Ｂ及びBCD予備
補正フアクタは、並列な全加算回路５０，５５及
び６０に入力される。加数Ａ及びＢは、ニブル
（４ビツト）ベースでグループ分けされ、各々の
全加算回路は、２つの４ビツト２進オペランド
と、好ましくは01102（610）に等しい４ビツトの
予備補正フアクタとを加算することができる。第
２図に示すように、規定Ｘ［Ｍ：Ｎ］を用いて、
信号ＸのビツトＭないしＮが表わされ、ここでＮ
は最下位ビツトである。従つて、Ｘ［Ｎ＋３：Ｎ］
は、信号Ｘの４つの連続するビツトを表わす。こ
こで、Ｎは最下位ビツトである。 予備補正フアクタは、手前の加算器からの桁上
げビツトを受け取るのに通常用いられる入力に受
け取られる。段の全加算回路は、オペランドＡ
及びＢと予備補正フアクタとの和を表わす中間の
和のベクトルFIRST SUMと、各単一ビツト加
算からの桁上げビツトを表わす中間の桁上げベク
トルCARRY VECTORとを発生する。 第３図は、段からの全加算回路５０の詳細な
ブロツク図である。BCDエンコードオペランド
Ａ及びＢは、第３図に各々示されたニブル即ち４
ビツト境界でａ（ｎ＋３）：ａ（ｎ）及びｂ（ｎ＋
３）：ｂ（ｎ）としてグループ分けされる。段の
各全加算回路は、好ましくは、第２図の全加算回
路５０に対して素子５１，５２，５３及び５４と
して示された複数の並列な単一ビツト全加算器を
含むのが好ましい。各ニブル即ちBCDデジツト
に加えられるBCD予備補正フアクタ01102は、ニ
ブル内の２進ベースの数と10進ベースの数との間
の差を表わす。オペランドＡ及びＢと桁上げ入力
Ｃとに対する全加算回路は、次の２つの式によつ
て定められる。 SUM（ｉ）＝ａ（ｉ）XORb（ｉ）XORc（ｉ）(1) CARRY（ｉ）＝（ａ（ｉ）ANDb（ｉ））OR（ｂ
（ｉ）ANDc（ｉ））OR（ａ（ｉ）ANDc（ｉ）） (2) 前記したように、全加算回路５０及び第２図の
各全加算回路においては、桁上げ入力Ｃが真の桁
上げを受け取るように接続されておらず、BCD
予備補正フアクタ‘01102’を受け取るように接
続されている。それ故、ビツト位置ｎ＋３ないし
ｎを含むニブルに対応する全加算回路５０につい
ては、 位置ｎの場合：SUM（ｎ）＝ａ（ｎ）XORb（ｎ）
XOR‘0'＝ａ（ｎ）XORb（ｎ） CARRY（ｎ）＝［ａ（ｎ）ANDb（ｎ）］OR［ｂ
（ｎ）AND‘0'］OR［ａ（ｎ）AND‘0'］＝［ａ
（ｎ）ANDb（ｎ）］ 位置ｎ＋１の場合：SUM（ｎ＋１）＝ａ（ｎ＋１）
XOR‘1'XORb（ｎ＋１）＝NOT［ａ（ｎ＋１）
XORb（ｎ＋１）］ CARRY（ｎ＋１）＝［ａ（ｎ＋１）ANDb（ｎ＋
１）］OR［ｂ（ｎ＋１）AND‘1'］OR［ａ（ｎ＋
１）AND‘1'］＝［ａ（ｎ＋１）ORb（ｎ＋１）］ 位置ｎ＋２の場合：SUM（ｎ＋２）＝ａ（ｎ＋２）
XORb（ｎ＋２）XOR‘1'＝NOT［ａ（ｎ＋２）
XORb（ｎ＋２）］ CARRY（ｎ＋２）＝［ａ（ｎ＋２）ANDb（ｎ＋
２）］OR［ｂ（ｎ＋２）AND‘1'］OR［ａ（ｎ＋
２）AND‘1'］＝［ａ（ｎ＋２）ORb（ｎ＋２）］ 位置ｎ＋３の場合：SUM（ｎ＋３）＝ａ（ｎ＋３）
XORb（ｎ＋３）XOR‘0'＝［ａ（ｎ＋３）
XORb（ｎ＋３）］ CARRY（ｎ＋３）＝［ａ（ｎ＋３）ANDb（ｎ＋
３）］OR［ｂ（ｎ＋３）AND‘0'］OR［ａ（ｎ＋
３）AND‘0'］＝［ａ（ｎ＋３）ANDb（ｎ＋
３）］ 各々の全加算回路からの和のビツトは、ベクト
ルFIRST SUMを形成し、各全加算回路からの
桁上げビツトはCARRY VECTORを形成する。
然し乍ら、従来のBCD加算器とは異なり、桁上
げ入力は、桁上げビツトを受け取らず、従つて、
この第１の段にはリプル伝播遅延はない。更に、
従来のBCD加算器の最終段において補正フアク
タによつて生じることのあつた伝播遅延は、本発
明では第１の段に入るようにされる。 第３図に示すように、各全加算器からの桁上げ
ビツト出力は、次の上位ビツトに対する全加算器
の和のビツトに対応するようにシフトされる。こ
れは、次の段に対し、FIRST SUMベクトルと
CARRY VECTORとを整列させるためである。 又、本発明によるBCD加算回路は、桁上げル
ツクアヘツド手段も備えており、その入力は、上
記中間の和のベクトル及び中間の桁上げベクトル
を受け取るように接続されていて、伝播ベクトル
及び最終桁上げベクトルが形成される。第２図に
示す本発明の好ましい実施例では、段の桁上げ
ルツクアヘツド回路網６５は、段の全加算器か
らFIRST SUMベクトル及びCARRY
VECTORを受け取り、PROPAGATEベクトル
及びFINAL CARRYベクトルを発生する。 第４図ないし第８図は、第２図のBCD加算回
路の段についての詳細な論理図である。
FIRST SUMベクトル及びCARRY
VECTORは、桁上げルツクアヘツド回路網６５
において互いに加算される。この回路網６５にお
いて行なわれる加算は、通常のBCD加算回路の
場合と同様である。然し乍ら、前記したように、
加算動作は完了しない。というのは、BCD補正
フアクタが必要であるかどうかを判断するため
に、ビツト伝播及びビツト桁上げ項が段の回路
の入力となるからである。 第４図ないし第８図は、32ビツト構成の回路６
５の説明のための16ビツトに対する特定の桁上げ
ルツクアヘツド構成を示している。回路６５は、
ニブルをベースとして動作するのが好ましい。最
も左のダツシユ線の前の回路の第１レベルは、ビ
ツト伝播及び発生項の形成を示している。第ｎ番
目の位置への桁上げが第ｎ番目の位置からの桁上
げ出力を生じさせる場合に、１つのビツトが伝播
される（Pn＝１）。第ｎ番目の位置への桁上げが
あるかどうかに拘りなく第ｎ番目の位置から桁上
げ出力が生じた場合には、１つのビツトが発生さ
れる。このビツト伝播及びビツト発生項は、以下
で詳細に述べるように、FINAL CARRYベク
トルを発生するのに用いられる。第４図ないし第
７図においては、FIRST SUMベクトルのビツ
ト位置０−15及びCARRY VECTORのビツト
位置０−14が回路網６５への入力として処理され
る。発生関数は、次のように定められる。 Gn＝FIRST SUM［ｎ］AND CARRY
VECTOR［ｎ−１］ (3) それ故、FIRST SUM［ｎ］及びCARRY
VECTOR［ｎ］が１であるときにはGn＝１であ
る。 伝播関数は、次のように定められる。 Pn＝FIRST SUM［ｎ］XOR CARRY
VECTOR［ｎ−１］ (4) ここで、ｎはビツト位置である。それ故、
FIRST SUM［ｎ］＝０及びCARRY
VECTOR［ｎ］＝１であるとき、又はFIRST
SUM［ｎ］＝１及びCARRY VECTOR［ｎ］＝０
であるときには、Pn＝１となる。その実施には
負の論理を用いるのが好ましい。というのは、負
の論理は正の論理よりも高速だからである。然し
乍ら、当業者に明らかなように、正の論理をベー
スとする回路設計を用いることもできる。 第４図に示すように、例えば、FIRST SUM
［01］及びCARRY VECTOR［00］がアンドゲ
ート８６に入力されて、G1（発生ビツト１）が形
成されると共に、排他的オアゲート８７に入力さ
れて、P1（伝播ビツト１）が形成される。FIRST
SUM［02］及びCARRY VECTOR［01］は、
アンドゲート８８に入力されてG2を発生すると
共に、排他的オアゲート８９に入力されて、P2
を発生する。FIRST SUM［03］及びCARRY
VECTOR［02］は、アンドゲート９０に入力
されてG3を発生すると共に、排他的オアゲート
９１に入力されてP3を発生する。FIRST SUM
及びCARRY VECTORの全ての対応するビツ
ト対についてこのようなパターンが存在する。然
し乍ら、FIRST SUMの第１ビツトと、
CARRY VECTORの最終ビツトは、CARRY
VECTORの１ビツト整列シフトによりＰ及び
Ｇ項の対応対をもたない。各単一ビツト演算から
のＰ項は、PROPAGATEベクトルを形成する。 第１ゲートレベル（ビツト伝播及び発生項を形
成するアンド及び排他的オアゲート）と最終ゲー
トレベル（BCD BUMを形成する排他的オアゲ
ート）との間に示された論理は、FINAL
CARRYベクトルの項を形成するための実際の加
算演算に使用されるものを表わしている。この部
分において行なわれる加算演算は、従来の２進加
算回路（２つのオペランドを加算し、全て手前の
ビツト位置から伝播した和及び桁上げを発生す
る）において実行されるものと同様である。然し
乍ら、従来の２進加算器では加算は完了しない。
従来の２進加算器では、PROPAGATEベクトル
及びFINAL CARRYベクトルの排他的オアが
得られる。むしろ、PROPAGATEベクトル及び
FINAL CARRYベクトルのビツト項は、段
において考慮するようにとつておかれる。 ３入力論理チツプ９２，１０７，１１１及び１
４６は、入力B1及びB2に基づいて論理アンド演
算を行なうと共に、このアンド演算の結果出力と
入力Ａとに基づいて論理オア演算を行なう。負の
肯定論理を用いたこの形式のチツプの論理的な定
義は、次の通りである。 Ｃ＝NOT（（NOT B1 AND NOT B2）OR
NOT Ａ） ６入力の論理チツプ９３，１０８，１２６，１
２９，１３１，１３２及び１４８は、入力B1及
びB2に基づいて論理アンド演算を行なうと共に、
入力C1，C2及びC3に基づいて論理アンド演算を
行なう。次いで、回路は、入力Ａと、入力Ｂ及び
Ｃに基づくアンド演算からの出力とに基づいてオ
ア演算を実行する。負の肯定論理を用いたこの形
式のチツプに対する論理的な定義は次の通りであ
る。 Ｃ＝NOT（（NOT C1 AND NOT C2 AND
NOT C3）OR（NOT B1 AND NOT B2）OR
NOT Ａ） ９入力の論理チツプ１０９，１１０，１２７，
１３０，１４９，１５０，１５１，１５２及び１
５４は、入力B1及びB2に基づいて論理アンド演
算を行ない、入力C1，C2及びC3に基づいて論理
アンド演算を行ない、そして入力D1，D2，D3及
びD4に基づいて論理アンド演算を行なう。次い
で、回路は、入力Ａと、各アンド演算からの結果
とに基づいて論理オア演算を実行する。負の肯定
論理を用いたこの形式のチツプの論理的な定義
は、次の通りである。 Ｃ＝NOT（（NOT D1 AND NOT D2 AND
NOT D3 AND NOT D4）OR（NOT C1
AND NOT C2 AND NOT C3）OR（NOT B1
AND NOT B2）OR NOT Ａ） この論理レンベルは、FINAL CARRYベク
トルの項をできるだけ迅速に形成するのに用いら
れる。FINAL CARRYベクトルのビツト項は、
各ビツト位置を通して伝播しなければならない。
第４図ないし第７図に示されたように、ビツト位
置が最下位ビツト位置０から最上位ビツト位置１
６へと増加するにつれて、FINAL CARRYベ
クトルの項を形成するのに必要な論理項の数も増
加する。それ故、上位ビツト項を形成しそして論
理レベルの数及びそれに関連した遅延を最小に保
つために、より複雑な論理ゲートが使用される。 ビツト伝播及びビツト発生項は、ニブルの伝播
項及びニブルの発生項を形成するために４ビツト
項のグループとしてグループ分けされる。例え
ば、第５図に示すように、アンドゲート１１２
は、入力ビツト伝播項P4，P5，P6及びP7に基づ
いて論理アンド演算を実行してニブルの伝播項
PRO47を発生し、そして例えば、第６図に示す
ように、アンドゲート１２８は、入力ビツト伝播
項P8，P9，P10及びP11に基づいて論理アンド演
算を実行して、ニブルの伝播項PRO811を形成す
る。又、例えば、第５図に示すように、ゲート１
１０は、ニブルの発生項GEN47を出力し、これ
は、説明上正に表示法を用いて次のように定める
ことができる（然し、速度を得るためには負の論
理を用いて実施される）。 GEN47＝G7 OR（G6 AND P7）OR（G5
AND P6 AND P7）OR（G4 AND P5 AND
PG AND P7） 同様に、ゲート１２７はGEN811を発生しそし
てゲート１４９はGEN1251を発生し、これは次
のように定めることができる。 GEN811＝G11 OR（G10 AND P11）OR（G9
AND P10 AND P11）OR（G8 AND P9 AND
P10 AND P11）、及び GEN1215＝G15 OR（G14 AND P15）OR
（G13 AND P14 AND P15）OR（G12 AND
P13 AND P14 AND P15） ビツト伝播及びビツト発生項は、FINAL
CARRYベクトルを発生するのに用いられる。以
下に示すFINAL CARRYを参照すれば、この
ベクトルは、ビツト位置ｎないしｎ＋３を含むニ
ブルに対し次のように定めることができる。 FINAL CARRY［ｎ］＝Ｇ［ｎ］OR（FINAL
CARRY［ｎ−１］AND Ｐ［ｎ］） FINAL CARRY［ｎ−１］＝Ｇ［ｎ＋１］OR
（Ｇ［ｎ］AND Ｐ［ｎ＋１］）OR（FINAL
CARRY［ｎ−１］AND Ｐ［ｎ］AND Ｐ［ｎ＋
１］） FINAL CARRY［ｎ＋２］＝Ｇ［ｎ＋２］OR
（Ｇ［ｎ＋１］AND Ｐ［ｎ＋２］）OR（Ｇ［ｎ］
AND Ｐ［ｎ＋１］AND Ｐ［ｎ＋２］）OR
（FINAL CARRY［ｎ−１］AND Ｐ［ｎ］
AND Ｐ［ｎ＋１］）AND Ｐ［ｎ＋２］） FINAL CARRY［ｎ＋３］＝Ｇ［ｎ＋３］OR
（Ｇ［ｎ＋２］ANDP［ｎ＋３］）OR（Ｇ［ｎ＋１］
AND Ｐ［ｎ＋２］AND Ｐ［ｎ＋３］）OR（Ｇ
［ｎ］AND Ｐ［ｎ＋１］AND Ｐ［ｎ＋２］）
AND Ｐ［ｎ＋３］）OR（FINAL CARRY［ｎ−
１］AND Ｐ［ｎ］AND Ｐ［ｎ＋１］）AND Ｐ
［ｎ＋２］）AND Ｐ［ｎ＋３］） PRO811，GEN47，GEN1215及びPRO47のよ
うなニブル伝播項及びニブル発生項を使用する場
合の効果の一例は、第７図の論理チツプ１５４に
よつて説明することができる。論理チツプ１５４
は、GEN1215，GEN811，GEN47，PRO811，
PRO47、及びFINAL CARRY［３］を入力とし
て受け取りそしてFINAL CARRY［15］を出力
する。これは次のように定められる。 FINAL CARRY［15］＝GEN1215 OR
（GEN811 AND PRO1215）OR（GEN47 AND
PRO811 AND PRO1215）OR（FINAL
CARRY［３］AND PRO47 AND PRO811
AND PRO1215） 第４図ないし第８図に示すように、２つの32ビ
ツトオペランドを加算するための桁上げルツクア
ヘツド構成は、最悪の状態を仮定すれば、４つの
論理レベルの後に、FINAL CARRYベクトル
を発生する。これは、２つの32ビツトオペランド
の加算に対して32個の論理レベルといつた多くの
遅延をもつ従来のリプル加算器に対し、著しい遅
延の向上をもたらす。 本発明によれば、BCD加算回路は、中間桁上
げベクトル、最終桁上げベクトル、伝播ベクトル
及びBCD補正ベクトルを受け取るように接続さ
れた入力を有する補正手段も備えている。この補
正手段は、中間及び最終桁上げベクトルに基づい
てBCD補正フアクタに従つて伝播ベクトル及び
最終桁上げベクトルを条件に応じて変更すること
によりBCDの和を発生する。第２図に示す好ま
しい実施例においては、段の補正回路７０は、
段からCARRY VECTORを受け取り、段２
からFINAL CARRYベクトル及び
PROPAGATEベクトルを受け取り、そしてBCD
補正フアクタ10102（1010）を受け取つて、BCDの
和を発生する。ニベルの場合に、FINAL
CARRYベクトルからの特定ニブルの最上位ビツ
トが‘1'ではなく且つCARRY VECTORから
の対応するニブルの最上位ビツトが‘1'でない場
合には、BCD補正フアクタが排他的オア機能に
おいてPROPAGATEベクトルと合体され、実際
上、段で加えられた予備補正フアクタを差し引
き、BCDの和に対する正しいニブル値を形成す
る。これら２つのビツトのいずれかが特定のニブ
ルに対して‘1'である場合には、BCD予備補正
フアクタが段において正しく加えられ、それ
故、BCDの和は、PROPAGATEベクトルと
FINAL CARRYベクトルを排他的オアしたも
のとして正しく表わされる。 第９図は、１つのニブルに対するBCD加算回
路の補正回路２００を示す詳細なブロツク図であ
る。一般に、この補正回路２００は、FINAL
CARRYベクトル及びCARRY VECTORの特
定のニブルの最上位ビツトを用いて、特定のニブ
ルがBCD予備補正フアクタの加算を必要として
いるかどうか判断する。或る加算演算について
は、BCD予備補正フアクタ01102の加算が必要と
されない。BCD予備補正フアクタの加算がニブ
ルの桁上げを生じない場合、即ちCARRY
VECTOR［ｎ＋３］がセツトされない場合には、
誤つたBCDの和を生じる。例えば、数１＋５が
加算される場合には、その答えは基数10及び基数
16（即ち４ビツト２進）演算の場合と同じである。
然し乍ら、本発明によれば、BCD予備補正フエ
クタは段においてオペランドに加算された。そ
れ故、不要な01102を減算しなければならない。
これは、10102（1010）を加算することによつて行
なわれる。 例：１＋５：段においてこれは 0001 0101 ＋0110 段において 0010：和 ＋0101：桁上げ この結果は正しくない： 1100 BCD補正フアクタを加算： ＋1010 補正された10進和： 0110 BCD補正フアクタは、CARRY VECTORの
特定のニブルの最上位ビツト及びFINAL
CARRYベクトルの特定のニブルの最上位ビツト
の両方がセツトされない場合にのみニブルに加え
られる。いずれかの桁上げビツトがセツトされた
場合には、BCD予備補正フアクタが正しく加え
られており、従つて、BCD補正フアクタは加算
されない。 第９図は、補正回路、例えば、補正回路７０を
示していると共に、BCD補正フアクタがイネー
ブルされた場合にニブルの各ビツト位置をいかに
修正するかを示している。イネーブル信号
ENABLE MODIFICATION OF 1010 ON
NIBBLE＝EN Ａ ON NIBx（但し、Ａ＝
10102）は、FINAL CARRY［ｎ＋３］及び
CARRY VECTOR［ｎ＋３］が入力されるアン
ドゲート２０１から発生される。いずれの桁上げ
もセツトされない場合には、EN Ａ ON
NIBxがセツトされ、BCD補正フアクタがこのニ
ブルに加えられる。このニブルのBCD SUM
は、次のように修正される。 BCD SUM［ｎ］は、補正フアクタによつて
影響されない。というのは、FINAL CARRY
［ｎ−１］及びPROPAGATE［ｎ］とゼロとの排
他的オアをとつても結果に影響しないからであ
る。 BCD SUM［ｎ＋１］＝（EN Ａ ON NIBx
AND‘1'）XOR FINAL CARRY［ｎ］XOR
PROPAGATE［ｎ＋１］ BCD SUM［ｎ＋２］は、入力FINAL
CARRY［ｎ＋１］及びPROPAGATE［ｎ＋２］
を有する排他的オアゲート２０５及びアンドゲー
ト２０４の出力から発生される。BCD補正フア
クタがイネーブルされた場合には、ビツト位置
［ｎ＋１］に‘1'を加えると、FINAL CARRY
［ｎ］又はPROPAGATE［ｎ＋１］がセツトされ
ていれば、ビツト位置［ｎ＋２］へ桁上げが生じ
る。アオゲート２０３はこの判断を行なう。アン
ドゲート２０４は、アオゲート２０３の出力を受
け取り、EN Ａ ON NIBxがセツトされた場
合にオアゲート２０３の出力を使用できるように
する。 BCD SUM［ｎ＋３］は、入力FINAL
CARRY［ｎ＋２］、PROPAGATE［ｎ＋３］、
EN Ａ ON NIBxを有する排他的オアゲート
２０９及びアンドゲート２０８の出力から発生さ
れる。BCD補正フアクタがイネーブルされた場
合には、ビツト位置［ｎ＋３］に‘1'が加えられ
る。この‘1'の加算は、イネーブル信号と、
BCD SUM即ちFINAL CARRY［ｎ＋２］及
びPROPAGATE［ｎ＋３］を発生する他の項と
の排他的オアをとることによつて行なわれる。ア
ンドゲート２０８の出力は、イネーブル信号がセ
ツトされた場合に考慮する必要のある別の項であ
る。というのは、‘1'をビツト位置［ｎ＋１］に
加算して桁上げが生じ、これがビツト位置［ｎ＋
２］を通して伝播する場合に、ビツト位置［ｎ＋
３］への桁上げが生じるからである。オアゲート
２０６及び２０７は、イネーブルがセツトされた
場合にビツト位置［ｎ＋１］から桁上げが生じる
かどうか判断するためのチエツクを行なう。 第８図は、補正回路７０に使用されるイネーブ
ル信号の発生を示している。例えば、EN Ａ
ON NIB0はアンドゲート１５９から発生され、
EN Ａ ON NIB1はアンドゲート１６０から
発生され、EN Ａ ON NIB2はアンドゲート
１６１から発生され、そしてEN Ａ ON
NIB3はアンドゲート１６２から発生される。ゲ
ート１５１−１６２からの出力は、第４図ないし
第７図に示された示されたように、最後の論理レ
ベルの排他的オアゲート９４，９６，１１４及び
１１６への入力として使用されて、BCD SUM
の対応ビツトを発生する。 好ましい実施例においては、第８図に示すよう
に、NIBy X1及びNIBy X2が４入力アンドゲ
ート、例えば、１６３及び１６４から発生され
る。これらの信号は、第９図のゲート２０３及び
２０４の正味の結果に対応し、次のように定める
ことができる。 NIBy X1＝CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
PROPAGATE［ｎ＋１］ NIBy X2＝CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
（NOT FINAL CARRY［ｎ］ 第８図に示された信号CAR FROM NIBy
は、好ましい実施例において用いられる第９図の
ゲート２０８の出力に関連した信号である。然し
乍ら、別の構成を用いても同じ結果を得ることが
できる。信号CAR FROM NIByは、次のよ
うに定められる。 CAR FROM NIBy＝NOT（Ａ XOR Ｂ
XOR Ｃ XOR Ｄ） 但し、Ａ＝（CARRY VECTOR［ｎ＋３］
AND FINAL CARRY［ｎ＋３］AND
PROPAGATE［ｎ＋１］AND FINAL
CARRY［ｎ＋２］ Ｂ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ］AND PROPAGATE［ｎ＋
２］ Ｃ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ＋１］AND PROPAGATE
［ｎ＋１］ Ｄ＝（CARRY VECTOR［ｎ＋３］AND
FINAL CARRY［ｎ＋３］AND FINAL
CARRY［ｎ］AND FINAL CARRY
［ｎ＋１］ 従来のBCD加算回路は、32ビツトオペランド
の場合BCD加算演算を10ないし26の論理レベル
で実行する。本発明のBCD加算回路は、１つの
全加算演算しか実行されないので、必要な論理レ
ベルを７まで減少する。この回路は、BCD予備
補正フアクタを最初の段で加算しそして中間加算
レベルからの桁上げ項を操作して、BCDの和の
デジツトにBCDの補正が必要であるかどうか判
断する。本発明のBCD加算回路は、各オペラン
ドのビツト数が増加するにつれて項かを奏する。
第１段及び最終段の桁上げ項はニブル間を伝播せ
ず、動作速度が更に増加される。 本発明の精神及び範囲から逸脱せずに本発明の
方法及び装置に種々の修正や変更がなされ得るこ
とが当業者に明らかであろう。従つて、これらの
修正や変更は全て特許請求の範囲内に包含される
ものとする。
第１図は、公知のBCD加算回路の論理図、第
２図は、本発明の好ましい実施例によるBCD加
算回路を示す一般的なブロツク図、第３図は、第
２図のBCD加算回路の第１段の全加算器を示す
詳細なブロツク図、第４図なしい第８図は、第２
図のBCD加算回路の第２段の桁上げルツクアヘ
ツド回路網を示す詳細な論理図、そして第９図
は、第２図のBCD加算回路の第３段の補正回路
を示す詳細な論理図である。 ，，……段、５０，５５，６０……加算
器、６５……桁上げルツクアヘツド回路網、７
０，７５，８０……補正回路。
２図は、本発明の好ましい実施例によるBCD加
算回路を示す一般的なブロツク図、第３図は、第
２図のBCD加算回路の第１段の全加算器を示す
詳細なブロツク図、第４図なしい第８図は、第２
図のBCD加算回路の第２段の桁上げルツクアヘ
ツド回路網を示す詳細な論理図、そして第９図
は、第２図のBCD加算回路の第３段の補正回路
を示す詳細な論理図である。 ，，……段、５０，５５，６０……加算
器、６５……桁上げルツクアヘツド回路網、７
０，７５，８０……補正回路。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のBCDオペランドを加算して
BCDの和を発生するためのBCD加算回路におい
て、 第１及び第２のオペラント及びBCD予備補正
フアクタを受け取るように接続された入力を有
し、中間の和のベクトル及び中間の桁上げベクト
ルを発生するための２進加算手段と、 前記中間の和のベクトル及び中間の桁上げベク
トルを受け取るように接続された入力を有し、伝
播ベクトル及び最終桁上げベクトルを発生するた
めの桁上げルツクアヘツド手段と、 前記中間の桁上げベクトル、最終桁上げベクト
ル、伝播ベクトル及びBCD補正フアクタを受け
取るように接続された入力を有し、前記中間及び
最終桁上げベクトルに基づいて前記BCD補正フ
アクタに従つて前記伝播ベクトル及び最終桁上げ
ベクトルを条件に応じて修正することにより前記
BCDの和を発生するための補正手段とを具備す
ることを特徴とするBCD加算回路。 ２ 第１及び第２のBCDコードのオペランドを
加算するためのBCD加算回路において、これら
第１及び第２のオペランドは複数のニブルでグル
ープ分けされており、各々のニブルは４つの次々
のビツトの独特のグループであり、前記BCD加
算回路は、BCD和を発生するものであつて、 複数の並列な全加算回路を具備し、各々の全加
算回路は、前記第１オペランドの１つのニブル
と、前記第２オペランドの１つのニブルと、２進
数で0110に等しいBCD予備補正フアクタとを入
力として受け取るように接続され、更に、複数の
全加算回路の各々は、４ビツトに等しい中間和ベ
クトルの独特の１組の次々のビツトと、４ビツト
に等しい中間桁上げベクトルの独特の１組の次々
のビツトとを出力として発生し、 更に、複数の一連の個別の論理素子を含む桁上
げルツクアヘツド回路を具備し、各々の一連の個
別の論理素子は、前記中間桁上げベクトル及び前
記中間和ベクトルの独特の１組の次々のビツトを
入力として受け取るように接続され、各々の一連
の個別の論理素子は、伝播ベクトルの独特の１組
の次々のビツト及び最終桁上げベクトルの独特の
１組のビツトを出力として発生し、そして さらに、補正回路を具備し、該補正回路は、 前記中間桁上げベクトルの１つのビツト及び前
記最終桁上げベクトルの１つのビツトを各々入力
として受け取るように接続されそして出力を各々
発生するような複数の並列なオアゲートと、 前記オアゲートの１つに各々対応し、前記対応
するオアゲートの出力及び２進数で1010に等しい
BCD補正フアクタの１つのビツトを入力として
各々受け取るように接続されそして出力を各々発
生するような複数のアンドゲートと、 前記対応するアンドゲートの前記出力、前記伝
播ベクトルの独特のビツト及び前記最終桁上げベ
クトルの独特のビツトを入力として各々受け取る
ように接続されそして前記BCD和の独特のビツ
トを各々出力するような複数の排他的なオアゲー
トとを備えていることを特徴とするBCD加算回
路。 ３ コンピユータシステムにBCD加算回路を使
用して第１及び第２のBCDコードのオペランド
を加算しそしてBCD和を発生する方法において、 前記第１及び第２のオペランドをレジスタに記
憶し、 中間和ベクトル及び中間桁上げベクトルを加算
回路から発生し、 前記中間ベクトル及び中間桁上げベクトルを受
け取るように接続された入力を有する桁上げルツ
クアヘツド回路から伝播ベクトル及び最終桁上げ
ベクトルを発生し、 前記BCD補正フアクタ及び最終桁上げベクト
ルに応答して前記伝播ベクトルを修正して、前記
中間及び最終桁上げベクトルが所定の関係を有す
る場合に前記BCD和を形成し、そして 前記最終桁上げベクトルに基づいて前記伝播ベ
クトルを修正して、前記中間及び最終桁上げベク
トルが前記所定の関係を有していない場合に前記
BCD和を形成することを特徴とする方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/072,161 US4805131A (en) | 1987-07-09 | 1987-07-09 | BCD adder circuit |
Publications (2)
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| JPS6488737A JPS6488737A (en) | 1989-04-03 |
| JPH0545982B2 true JPH0545982B2 (ja) | 1993-07-12 |
Family
ID=22105974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170011A Granted JPS6488737A (en) | 1987-07-09 | 1988-07-07 | Bcd addition circuit |
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| US (1) | US4805131A (ja) |
| EP (1) | EP0298717A3 (ja) |
| JP (1) | JPS6488737A (ja) |
| CN (1) | CN1014188B (ja) |
| BR (1) | BR8803463A (ja) |
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