CN108268242B - 一种10:4进位存储加法器和10:2进位存储加法器 - Google Patents

一种10:4进位存储加法器和10:2进位存储加法器 Download PDF

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Abstract

一种10:4进位存储加法器和10:2进位存储加法器，属于数据处理技术设备领域。10:4进位存储加法器包括十个数据输入、两个和值输出、两个进位存储输出、四个高位中间进位输出和四个低位中间进位输入。数据输入与和值、进位存储输出之间由关键路径时间延迟为四级异或门延迟的逻辑电路把十个数据输入与四个低位中间进位输入组合产生两个和值与两个进位存储输出，逻辑电路包括四个3:2进位存储加法器和一个4:2进位存储加法器。10:2进位存储加法器包括一个10:4进位存储加法器和一个4:2进位存储加法器，关键路径时间延迟为七级异或门延迟。本发明仅由异或门/选择器实现，具有结构规整、高速低功耗的有益效果。

Description

一种10:4进位存储加法器和10:2进位存储加法器
技术领域
一种10:4进位存储加法器和10:2进位存储加法器，属于数据处理技术设备领域。
背景技术
快速算术运算电路是高性能计算机和数据处理系统的主要部件，在算术运算电路中二进制加法器是最基本的运算单元，最常见的两类二进制加法器是进位传播加法器(CPA)和进位存储加法器(CSA)。
进位传播加法器(CPA)通常用来把两个输入数相加，输出一个输出数，其原理是众所周知的，每个数由从高到低的多位排列组成，从高位到低位相应各位权值从大到小，把处在同一位的两数相加，把进位送到相邻的高位。多位的和值依次诸位相加得到，最高位是单一的进位。这种跳跃式进位运算是很慢的非并行运算，因为高位次的计算依赖于低位次的运算结果。
进位存储加法器(CSA)通常是多于两个输入数的多输入、两输出二进制加法器，两输出是一个两个元素的向量，一个元素是和值，另一个是进位，一起表示最终结果。广义的进位存储加法器结果向量也可以是多个元素，如两个和值、两个进位存储。进位存储加法器的好处是各位计算相互独立，高位运算不依赖于低位结果，避免了进位传播加法器(CPA)中的进位传播，常常用于各类逻辑设计中，如在乘法运算中实现部分积的累加。
乘法器是算术运算电路中的重要运算单元之一，对乘法器的功耗和速度影响最大的是运算中部分积累加，实现部分积累加的是各类不同压缩比的压缩器，即进位存储加法器(CSA),如3:2、4:2、5:2基本的进位存储加法器，表示形式m:2中的m为数据输入端的数量，2是输出结果向量的元素数，一个元素是和值，另一个是进位。对于大数乘法需要的较大m的进位存储加法器可由以上基本的进位存储加法器组合而成，如10:2进位存储加法器通常由两个5:2和一个4:2进位存储加法器组合而成。
衡量进位存储加法器的运算速度的关键路径时间延迟通常用异或门延迟数量来表示。一般地，如图1～3所示，3:2进位存储加法器的关键路径时间延迟为两级异或门延迟；如图4～5所示，4:2进位存储加法器的关键路径时间延迟为三级异或门延迟；图6中给出的由异或门、选择器、与门和或门组成的第一种5:2进位存储加法器的关键路径时间延迟略大于四级异或门延迟，因为其中除异或门和选择器外，还涉及其它复合与或运算电路，因此这种5:2进位存储加法器难以仅用异或门和选择器实现，结构也不规整，不利于集成电路布图。由两个这种5:2进位存储加法器组成的10：4进位存储加法器的关键路径时间延迟略大于四级异或门延迟，结合4：2进位存储加法器构成的10:2进位存储加法器的关键路径时间延迟略大于七级异或门延迟；而图7中给出的仅由异或门、选择器成的第二种5:2进位存储加法器的关键路径时间延迟为五级异或门延迟，由其成的10：4进位存储加法器的关键路径时间延迟为五级异或门延迟，10:2进位存储加法器的关键路径时间延迟为八级异或门延迟。针对现有技术的不足，提出一种通过减少延迟利于实现快速低功耗和结构规整的技术方案。
发明内容
本发明要解决的技术问题是：克服现有技术的不足，提出一种通过减少延迟利于实现快速低功耗和结构规整的10:4进位存储加法器和10:2进位存储加法器。
本发明解决其技术问题所采用的技术方案是：该10:4进位存储加法器，包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端；
第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端；
第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端；
第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端。
优选的，所述的第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，两个3:2进位存储加法器的和值输出端依次连接第二级电路的两个数据输入端，两个3:2进位存储加法器的进位存储输出端依次对应两个高位第一类中间进位输出端；4:2进位存储加法器的进位存储输出端对应高位第二类中间进位输出端，其和值输出端连接第二级电路的一个可延迟数据输入端；4:2进位存储加法器进位输入端对应低位第一类中间进位输入端，4:2进位存储加法器的进位输出端对应高位第一类中间进位输出端。
优选的，所述的第二级电路包括两个3:2进位存储加法器，每一个3:2进位存储加法器均包括一个可延迟数据输入端；一个3:2进位存储加法器的可延迟数据输入端连接第一级电路的一个进位存储输出端，另一个3:2进位存储加法器的可延迟数据输入端对应低位第二类中间进位输入端。
优选的，所述的3:2进位存储加法器包括三个数据输入端、一个和值输出端、一个进位存储输出端、两级异或门和一个选择器，三个数据输入端包括一个可延迟数据输入端和两个非延迟数据输入端，第一级异或门的两个输入端依次对应两个非延迟数据输入端，选择器的两个输入端依次对应可延迟数据输入端和一个非延迟数据输入端，另一个输入端连接第一级异或门的输出端，第二级异或门的一个输入端对应可延迟数据输入端，另一个输入端连接第一级异或门的输出端。
优选的，所述的4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端依次对应左异或门的两个输入端和右异或门的两个输入端；
左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应4:2进位存储加法器的和值输出端；
第一选择器的两个输入端依次对应右异或门的一个输入端和左异或门的一个输入端，第一选择器的另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应4:2进位存储加法器进位存储输出端。
一种基于所述的10:4进位存储加法器的10:2进位存储加法器，其特征在于：包括4:2进位存储加法器和所述的10:4进位存储加法器，所述的10:4进位存储加法器为本位10:4进位存储加法器，所述的4:2进位存储加法器为本位4:2进位存储加法器，本位4:2进位存储加法器包括四个数据输入端、一个进位输入端、一个进位输出端、一个和值输出端和一个进位存储输出端；
所述的本位4:2进位存储加法器的数据输入端连接本位10:4进位存储加法器的和值输出端与低位10:4进位存储加法器的进位存储输出端；
所述的本位4:2进位存储加法器的进位输入端连接低位4:2进位存储加法器的进位输出端，所述的本位4:2进位存储加法器的进位输出端连接高位4:2进位存储加法器的进位输入端。
优选的，所述的4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端依次对应左异或门的两个输入端和右异或门的两个输入端；
左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应4:2进位存储加法器的和值输出端；
第一选择器的两个输入端依次对应右异或门的一个输入端和左异或门的一个输入端，第一选择器的另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应4:2进位存储加法器进位存储输出端。
与现有技术相比，本发明所具有的有益效果是：
1、一种10:4进位存储加法器和10:2进位存储加法器，具有通过减少延迟利于实现快速低功耗和结构规整的有益效果。
2、本发明中通过设置可延迟数据输入端，将第一级电路的一个和值输出端与第二级电路的一个可延迟数据输入端连接，第二级电路的另一个可延迟数据输入端与低位第二类中间进位输入端对应，第一级电路的一个进位存储输出端与高位第二类中间进位输出端对应，可延迟数据输入端输入数据的时间相比非延迟数据输入端来说，晚一个异或门的延迟时间，因此第一级电路的三级异或门延迟分散到第二级电路执行的延迟中，使第一级电路与两级异或门延迟的第二级电路连接后的关键路径时间延迟为四级异或门延迟，提高运算效率。
3、本发明中第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，4:2进位存储加法器的和值输出端连接第二级电路的可延迟数据输入端，使4:2进位存储加法器的三级异或门延迟分散至第二级电路执行的延迟中，提高运算效率。
4、本发明中第二级电路包括两个3：2进位存储加法器，其中的每一个3：2进位存储加法器均包括一个可延迟数据输入端，一个可延迟数据输入端与第一级电路的和值输出端连接，另一个可延迟数据输入端与低位第二类中间进位输入端连接，使第一级电路的和值输出与低位的中间进位延迟输入，缩短一级第一级电路与第二级电路连接后的关键路径时间延迟。
5、本发明中3:2进位存储加法器包括两级异或门和一个选择器，通过异或门和选择器中间的连接，实现了不同运算数据的相加，使3:2进位存储加法器的关键路径时间延迟为两级异或门延迟。
6、本发明中4:2进位存储加法器包括三级异或门和两个选择器，通过异或门和选择器中间的连接，实现了不同运算数据的相加，使4:2进位存储加法器的关键路径时间延迟为三级异或门延迟。
7、本发明中在10:4进位存储加法器的基础上，再连接一个4:2进位存储加法器，使构成10:2进位存储加法器，由10:4进位存储加法器的4级异或门延迟和4:2进位存储加法器的3级异或门延迟，使10:2进位存储加法器的关键路径时间延迟控制为七级异或门延迟，相比现有技术在功耗小的前提下保证10：2进位存储加法器的关键路径时间延迟为七级异或门延迟。
附图说明
图1为本发明中3:2进位存储加法器的结构示意图。
图2为本发明中仅由异或门和选择器构成的3:2进位存储加法器的内部结构示意图。
图3为本发明中所用晶体管数较少的3:2进位存储加法器的结构示意图。
图4为本发明中4:2进位存储加法器的结构示意图。
图5为本发明中仅由异或门和选择器构成的4:2进位存储加法器的内部结构示意图。
图6为现有技术中第一种5:2进位存储加法器的结构示意图。
图7为现有技术中第二种5:2进位存储加法器的结构示意图。
图8为本发明中多个10:4进位存储加法器连接的结构示意图。
图9为本发明中由3:2和4:2构成的10:4进位存储加法器及其连接图。
图10为本发明中多个由10:4和4:2构成的10:2进位存储加法器及其连接图。
图11为本发明中仅由异或门和选择器构成的10:2进位存储加法器的内部结构示意图。
其中：1、第一级电路左3:2进位存储加法器 2、第一级电路右3:2进位存储加法器3、第二级电路左3:2进位存储加法器 4、第二级电路右3:2进位存储加法器 5、第一级电路4:2进位存储加法器 6、低位10:4进位存储加法器 7、本位10:4进位存储加法器 8、高位10:4进位存储加法器 9、低位10:2进位存储加法器 10、本位10:2进位存储加法器 11、高位10:2进位存储加法器 12、本位4:2进位存储加法器。
具体实施方式
图8～11是本发明的最佳实施例，下面结合附图1～11对本发明做进一步说明。
本实施例中包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端。
第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端。
第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端。
第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端。
其中第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，两个3:2进位存储加法器的和值输出端依次连接第二级电路的两个数据输入端，两个3:2进位存储加法器的进位存储输出端依次对应两个高位第一类中间进位输出端；4:2进位存储加法器的进位存储输出端对应高位第二类中间进位输出端，其和值输出端连接第二级电路的一个可延迟数据输入端。
其中第二级电路包括两个3:2进位存储加法器，每一个3:2进位存储加法器均包括一个可延迟数据输入端；一个3:2进位存储加法器的可延迟数据输入端连接第一级电路的一个进位存储输出端，另一个3:2进位存储加法器的可延迟数据输入端连接低位第二类中间进位输入端。
如图1所示，该3:2进位存储加法器包括三个数据输入端a、b、c，一个和值输出端s，一个进位存储输出端cy，实际为一个全加器，输入输出应满足的逻辑公式为：
Figure BDA0001577993970000061
Figure BDA0001577993970000062
实现3:2进位存储加法器的结构形式有很多，如图2所示，利用异或门和二选一的选择器构成的3:2进位存储加法器，其中3:2进位存储加法器包括三个数据输入端、一个和值输出端、一个进位存储输出端、两级异或门和一个选择器，三个数据输入端包括一个可延迟数据输入端和两个非延迟数据输入端，第一级异或门的两个输入端依次对应两个非延迟数据输入端，选择器的两个输入端依次对应可延迟数据输入端和一个非延迟数据输入端，另一个输入端连接第一级异或门的输出端，第二级异或门的一个输入端对应可延迟数据输入端，另一个输入端连接第一级异或门的输出端。
实际操作时，3:2进位存储加法器内部的连接方式有多种，都可使其关键路径时间延迟为两级异或门延迟，但本实施例中采用高效低功耗性能的异或门和选择器方案。如图3所示，本实施例中利用XOR/NXOR(异或门/异或门非)和传输晶体管构成的3:2进位存储加法器；这些3:2进位存储加法器输入输出之间的关键路径时间延迟为两个异或门的时间延迟，功耗低速度快。加法器的运算并非是并行处理，其中，数据输入端c从输入数据到结果输出的时间延迟比另外两个数据输入端a、b从输入数据到结果输出的时间延迟小一个异或门的时间延迟，因此，可将数据输入端c作为可延迟数据输入端，即相对于数据输入端a、b延迟一级异或门延迟时间输入数据，并不会影响3:2进位存储加法器的关键路径时间延迟。
实际操作时，4：2进位存储加法器内部的连接方式有多种，都可使其关键路径时间延迟为三级异或门延迟，但本实施例中采用高效低功耗性能的异或门和选择器方案。如图4所示，4:2进位存储加法器包括四个数据输入端a、b、c、d，一个进位输入端cin连接低位中间进位输入端，一个进位输出端cout连接高位中间进位输出端，一个和值输出端s与一个进位存储输出端cy，输入输出应满足的逻辑公式为：
Figure BDA0001577993970000071
Figure BDA0001577993970000072
Figure BDA0001577993970000073
目前实现4:2进位存储加法器的结构形式也有很多，如图5所示，为利用异或门和二选一的选择器构成的4:2进位存储加法器，利用XOR/NXOR(异或门/异或门非)和传输晶体管构成的快速低功耗4:2进位存储加法器：其中4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端包括左异或门的两个数据输入端和右异或门的两个数据输入端。
左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应和值输出端。
第一选择器的两个输入端依次对应一个右异或门的输入端和一个左异或门的输入端，其另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应进位存储输出端。
这些4:2进位存储加法器输入输出之间的关键路径时间延迟为三级异或门延迟，其中，输入a、b、c、d到结果输出的关键路径时间延迟均相同，因此，上述4∶2进位存储加法器的运算属并行处理。
如图6所示，给出的是由异或门、选择器、与门和或门组成的第一种5∶2进位存储加法器的关键路径时间延迟为四级异或门延迟，但这种5∶2进位存储加法器难以实现低功耗，如图7所示，给出的是仅由异或门、选择器成的第二种5∶2进位存储加法器的关键路径时间延迟为五级异或门延迟。针对现有技术中的10∶2进位存储加法器的不足，下面具体介绍本实施例的实施方式：
如图8所示，包括多个10∶4进位存储加法器，分别作为低位10：4进位存储加法器6、本位10∶4进位存储加法器7和高位10∶4进位存储加法器8，通过各类中间进位输出端和中间进位输入端相互连接。
如图9所示，本实施例中的10∶4进位存储加法器，包括十个数据输入端，分别为a、b、c、d、e、f、g、h、j、k；
两个和值输出端s0、s1和两个进位存储输出端cy0、cy1；
三个第一类中间进位输出端cout0、cout1、cout2，连接高位第一类中间进位输出端；
一个第二类中间进位输出端cout3，连接高位第二类中间进位输出端；
三个第一类中间进位输入端cin0、cin1、cin2，连接低位第一类中间进位输入端；
一个第二类中间进位输入端cin3，连接低位第二类中间进位输入端；
本实施例中的10∶4进位存储加法器包括四级异或门延迟的逻辑电路，其中十个数据输入端a、b、c、d、e、f、g、h、j、k，两个和值输出端s0、s1，三个第一类中间进位输出端cout0、cout1、cout2，一个第二类中间进位输出端cout3，三个第一类中间进位输入端cinO、cin1、cin2，一个第二类中间进位输入端cin3，以上输入输出应满足的公式为：
s0+s1+2(cy0+cy1+cout0+cout1+cout2+cout3)
＝a+b+c+d+e+f+g+h+j+k+cin0+cin1+cin2+cin3
本实施例中每一个3∶2进位存储加法器的数据输入端c为可延迟数据输入端；
其中10∶4进位存储加法器的六个数据输入端a、b、c、h、j、k分别依次对应第一级电路左3∶2进位存储加法器1的三个数据输入端a、b、c和第一级电路右3∶2进位存储加法器2的三个数据输入端c、b、a，四个数据输入端d、e、f、g分别对应第一级电路4∶2进位存储加法器5的四个数据输入端a、b、c、d。
三个第一类中间进位输出端cout0、cout1、cout2分别依次对应第一级电路4∶2进位存储加法器5的进位输出端cout、第一级电路左3:2进位存储加法器1的进位存储输出端cy、第一级电路右3:2进位存储加法器2的进位存储输出端cy。
一个第二类中间进位输出端cout3对应第一级电路4:2进位存储加法器5的进位存储输出端cy。
一个和值输出端s0、一个进位存储输出端cy0依次对应第二级电路右3:2进位存储加法器4的和值输出端s、进位存储输出端cy；同理，一个和值输出端s1和一个进位存储输出端cy1依次对应第二级电路左3:2进位存储加法器3的和值输出端s和进位存储输出端cy。
第二级电路左3:2进位存储加法器3的数据输入端a、b依次对应或连接第一级电路左3:2进位存储加法器1的和值输出端s、一个低位第一类中间进位输入端cin1；第二级电路右3:2进位存储加法器4的数据输入端a、b依次对应或连接一个低位第一类中间进位输入端cin2、第一级电路右3:2进位存储加法器2的和值输出端s；第二级电路左3:2进位存储加法器3的可延迟数据输入端c、第二级电路右3:2进位存储加法器4的可延迟数据输入端c依次对应或连接第一级电路4:2进位存储加法器5的和值输出端s、低位第二类中间进位输入端cin3，第一级电路4:2进位存储加法器5的中间进位输入端cin对应低位第一类中间进位输入端cin0。
根据以上描述的10:4进位存储加法器，数据输入到和值输出、进位存储输出的最大延迟时间为2个3:2进位存储加法器的延迟，即10:4进位存储加法器关键路径时间延迟为四级异或门延迟。
如图10所示，包括多个基于上述的10:4进位存储加法器作为本位10:4进位存储加法器7，增加4:2进位存储加法器作为本位4:2进位存储加法器12共同组成本位10:2进位存储加法器10，同理可依次组成低位10:2进位存储加法器9、本位10:2进位存储加法器10和高位10:2进位存储加法器11。
具体构成方式：将本位10:4进位存储加法器7作为本位10:2进位存储加法器10中的第一级电路，本位10:4进位存储加法器7接收数据输入和低位进位输入，输出两个和值与两个进位存储输出；将本位4:2进位存储加法器12作为本位10:2进位存储加法器10中的第二级电路，包括一个和值输出端、一个进位存储输出端、四个进位存储输出端，其中两个进位存储输出端连接本位10:4进位存储加法器7的两个和值输出端，另外两个进位存储输出端连接低位10:4进位存储加法器6的进位存储输出端。
10:2进位存储加法器从数据输入到和值输出、进位存储输出的最大延迟时间，即关键路径时间延迟为两级3:2进位存储加法器的延迟加一级4:2进位存储加法器的延迟，即10:2进位存储加法器关键路径时间延迟为七级异或门延迟。
具体的，在本实施例中本位10:2进位存储加法器10的数据输入端即为本位10：4进位存储加法器7的数据输入端，本位4:2进位存储加法器12输入端a、b、c、d依次连接本位10：4进位存储加法器7的和值输出端s0、s1和低位10:4进位存储加法器6的进位输出端cy0、cy1。
如图11所示，当3:2进位存储加法器和4:2进位存储加法器仅由异或门和选择器构成时，根据10:2进位存储加法器连接图，可以得出数据输入端到和值与进位存储端的最大关键路径时间延迟，即关键路径时间延迟为七级异或门延迟。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (5)

1.一种10:4进位存储加法器，包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端；
第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端；
第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端；
第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端；
所述的第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，两个3:2进位存储加法器的和值输出端依次连接第二级电路的两个数据输入端，两个3:2进位存储加法器的进位存储输出端依次对应两个高位第一类中间进位输出端；4:2进位存储加法器的进位存储输出端对应高位第二类中间进位输出端，其和值输出端连接第二级电路的一个可延迟数据输入端；4:2进位存储加法器进位输入端对应低位第一类中间进位输入端，4:2进位存储加法器的进位输出端对应高位第一类中间进位输出端；
所述的第二级电路包括两个3:2进位存储加法器，每一个3:2进位存储加法器均包括一个可延迟数据输入端；一个3:2进位存储加法器的可延迟数据输入端连接第一级电路的一个进位存储输出端，另一个3:2进位存储加法器的可延迟数据输入端对应低位第二类中间进位输入端。
2.根据权利要求1所述的一种10:4进位存储加法器，其特征在于：所述的3:2进位存储加法器包括三个数据输入端、一个和值输出端、一个进位存储输出端、两级异或门和一个选择器，三个数据输入端包括一个可延迟数据输入端和两个非延迟数据输入端，第一级异或门的两个输入端依次对应两个非延迟数据输入端，选择器的两个输入端依次对应可延迟数据输入端和一个非延迟数据输入端，另一个输入端连接第一级异或门的输出端，第二级异或门的一个输入端对应可延迟数据输入端，另一个输入端连接第一级异或门的输出端。
3.根据权利要求1所述的一种10:4进位存储加法器，其特征在于：所述的4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端依次对应左异或门的两个输入端和右异或门的两个输入端；
左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应4:2进位存储加法器的和值输出端；
第一选择器的两个输入端依次对应右异或门的一个输入端和左异或门的一个输入端，第一选择器的另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应4:2进位存储加法器进位存储输出端。
4.一种基于权利要求1所述的10:4进位存储加法器的10:2进位存储加法器，其特征在于：包括4:2进位存储加法器和所述的10:4进位存储加法器，所述的10:4进位存储加法器为本位10:4进位存储加法器(7)，所述的4:2进位存储加法器为本位4:2进位存储加法器(12)，本位4:2进位存储加法器(12)包括四个数据输入端、一个进位输入端、一个进位输出端、一个和值输出端和一个进位存储输出端；
所述的本位4:2进位存储加法器(12)的数据输入端连接本位10:4进位存储加法器(7)的和值输出端与低位10:4进位存储加法器(6)的进位存储输出端；
所述的本位4:2进位存储加法器(12)的进位输入端连接低位4:2进位存储加法器的进位输出端，所述的本位4:2进位存储加法器(12)的进位输出端连接高位4:2进位存储加法器的进位输入端。
5.根据权利要求4所述的10:2进位存储加法器，其特征在于：所述的4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端依次对应左异或门的两个输入端和右异或门的两个输入端；
左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应4:2进位存储加法器的和值输出端；
第一选择器的两个输入端依次对应右异或门的一个输入端和左异或门的一个输入端，第一选择器的另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应4:2进位存储加法器进位存储输出端。
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