CN1614553A

CN1614553A - 进位存储加法器及其系统

Info

Publication number: CN1614553A
Application number: CN200410064426.XA
Authority: CN
Inventors: 拉姆扬舒·达塔; 亨格·C·恩戈; 罗伯特·K·蒙托伊; 钱德勒·麦克道尔; 詹特·B·库昂; 温迪·A·贝卢奥米尼
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-11-06
Filing date: 2004-08-24
Publication date: 2005-05-11
Anticipated expiration: 2024-08-24
Also published as: CN100392584C; US20050102346A1; US7216141B2

Abstract

一种4至2进位存储加法器，能减少输出总和以及进位的延迟。4至2进位存储加法器可包括耦接到高阶全加器的低阶全加器。进位存储加法器还可包括耦接到高阶全加器的逻辑单元，其中配置逻辑单元以生成将输入到高阶全加器的进位，该进位通常从位于前一级的进位存储加法器生成。通过在当前级、而不是前一级中生成进位(输入位)，减小了输入到高阶全加器的输入位的延迟，并由此减小了高阶全加器输出总和以及进位的延迟。

Description

进位存储加法器及其系统

技术领域

本发明涉及进位存储加法器领域，并且，尤其涉及在当前级(stage)、而不在前一级中计算到较高阶全加器(higher order full adder)的输入位的进位存储加法器。

背景技术

经常在高速乘法器中使用进位存储加法器，其中，它们通常能够比“进位传送”或“并行进位”加法器更为快速的运行。进位存储加法器与其它类型的加法器区别在于下述事实：不立即组合或合并由每个加法产生的“进位”和半总和(half-sum)位(为了方便，以下简单称作“总和位”)，而是为了在下一个将由下一个级联的进位存储加法器执行的加法中的后续使用，将其彼此各自保存。

由于进位存储加法器不完整地执行组合进位的相对耗时的过程，而是推迟此任务，直到乘法运算的最终循环，因此，它们比并行进位加法器快，其中该组合进位具有在乘法处理中连续加法之间的总和位。

典型说来，进位存储加法器具有多个输入，例如，三个输入，配置所述输入以接收多个数字，如三个数字，进行相加，进位存储加法器还具有两个输出，命名为“总和”和“进位”。图1显示了这样的进位存储加法器的例子。图1显示了所谓的多级“4至2”进位存储加法器100，其包括级联在一起的多个进位存储加法器101A-B。可经常将进位存储加法器级联在一起，其中，每个级联的进位存储加法器可被称为级(stage)或单元(cell)。

参照图1，如上所述，多级4至2进位存储加法器100可包括4至2进位存储加法器101A、101B。可将4至2进位存储加法器101A、101B总称为、或单独称为4至2进位存储加法器101，或分别称为4至2进位存储加法器101。4至2进位存储加法器101A、101B可分别包括全加器102A-B、102C-D，其中，每个所述全加器接收三个输入，并输出进位以及总和位。可将全加器102A-D总称、或单独称为全加器102，或分别称为全加器102。可将全加器102A、104C称为低阶全加器或进位存储加法器。可将全加器102B、102D称为高阶全加器或进位存储加法器。

参照图1，4至2进位存储加法器101A的全加器102A可接收三个输入，其命名为A、B、以及C。全加器102A可输出进位和总和位，其命名为C’out以及Sum’。可将输出Sum’输入到下面的4至2进位存储加法器101A的全加器102、全加器102B。全加器102B也可接收命名为D和C’in的输入。可将进位C’in称为由前一级或单元(下一个低阶位)中的进位存储加法器101B(低阶全加器102C)生成的输出位Cout。全加器102B可输出进位和总和位，分别称为C”out和Sum”。

可与4至2进位存储加法器101A类似地配置4至2进位存储加法器101B。全加器102C可接收输入A’、B’和C’，并输出输出Cout以及Sum。可将输出Sum输出到全加器102D。全加器102D也可接收输入D’和Cin，其中，Cin是指前一级或单元(下一个低阶位)中的4至2进位存储加法器产生的输出位(下一个低阶全加器)。全加器102D也可输出进位和总和位，命名为C””out和Sum””。

如图1所示，从位于前一级的4至2进位存储加法器101B的全加器102C生成到全加器102B的输入C”in。由于从前一级生成信号C”in，其花费时间来传播到当前级并输入到4至2进位存储加法器101A的全加器102B。由于从之前级生成的信号(如信号C’in)的传播延迟，进位存储加法器生成的输出，如全加器102B，被延迟。

因此，本技术领域中需要减小输入到高阶进位存储加法器的输入位的延迟，由此减小输出总和以及进位的延迟，并提高进位存储加法器的性能。

发明内容

通过在当前级中、而不是前一级中计算到4至2进位存储加法器中的高阶全加器的输入位，至少可在一些实施例中部分解决上面列出的问题。通过在当前级、而不是前一级生成输入位，减小了输入到高阶全加器的输入位的延迟。通过减小输入到高阶全加器的输入位的延迟，减小了高阶全加器输出总和以及进位的延迟，并由此改善了进位存储加法器的性能。

在本发明的一个实施例中，进位存储加法器包括第一全加器和耦接到第一全加器的第二全加器。进位存储加法器还包括耦接到第二全加器的逻辑单元，其中配置逻辑单元以从位于前一个单元的进位存储加法器计算进位。

上面已经叙述了本发明的一个或更多实施例的相当通常的特点和技术优势，以使得接下来的本发明的详细描述可被更好的理解。将在下面描述本发明的补充特征和优点，其可形成本发明的权利要求的主题。

附图说明

当结合附图来考虑下面的详细描述时，可获得对本发明的更好理解，附图中：

图1显示了多级4至2进位存储加法器；

图2显示了根据本发明的实施例的系统；

图3显示了所述系统的处理器的根据本发明的实施例；以及

图4显示了根据本发明的实施例的多级4至2进位存储加法器。

具体实施方式

本发明包括4至2进位存储加法器，配置其以输出总和以及进位(carrybits)。在本发明的一个实施例中，4至2进位存储加法器可包括耦接到高阶(higher order)全加器的低阶(lower order)全加器。进位存储加法器还可包括耦接到高阶全加器的逻辑单元，其中，配置该逻辑单元以生成进位，该进位将要输入到高阶全加器，该进位通常将从位于前一级的进位存储加法器生成。通过在当前级、而不在前一级生成此进位(输入位)，减小了输入到高阶全加器的输入位的延迟。通过减小正在输入到高阶全加器的输入位的延迟，减小了高阶全加器输出总和以及进位的延迟，并由此改善了进位存储加法器的性能。

尽管通过参照用于处理器的执行单元中的4至2进位存储加法器来描述本发明，应当注意，不管进位存储加法器是否用于执行单元，均可将本发明的原理应用到任意类型的用于加法的进位存储加法器。还应当注意，将本发明的原理应用到这样的进位存储加法器的实施例将落入本发明的范围。

在下面的描述中，将叙述很多特定的细节，以提供对本发明的完全理解。然而，对于本领域的技术人员来说，显然，本发明可不通过这样的特定细节来实现。在其它实例中，以方框图的形式示出了众所周知的电路，以避免不必要的细节使本发明变得晦涩。对于大多数部分来说，由于对于获得对本发明完整的理解来说，这样的细节不必要，并且在相关技术领域的普通技术人员的技能之内，所以，忽略了顾及细节的定时考虑以及类似考虑。

图2-系统

图2显示了系统200的典型的硬件配置，其中，系统200表示用于实现本发明的硬件环境。系统200可具有处理器210，其通过系统总线212耦接到各种其它组件。与图3相关联，下面还提供了处理器210的更详细的描述。操作系统240可在处理器210上运行，并提供对图2的各种组件的控制和协调功能。根据本发明的原理的应用程序250可结合操作系统240运行，并提供到操作系统240的调用，其中，这些调用实现了将要由应用程序250执行的各种功能或服务。只读存储器(ROM)216可耦接到系统总线212，并包括基本输入/输出系统(“BIOS”)，其控制系统200的某些基本功能。随机访问存储器(RAM)214和磁盘适配器218也可被耦接到系统总线212。应该注意，可将包括操作系统240和应用程序250的软件组件加载到RAM 214，其中，RAM214可为系统200的用于运行的主存储器。盘适配器218可为集成驱动电路(“IDE”)适配器，其与磁盘单元220通信，如磁盘驱动器。

参照图2，系统200还可包括耦接到总线212的通信适配器234。通信适配器234可使系统200能够与其它装置通过网络通信。还可将I/O装置通过用户接口适配器222以及显示适配器236连接到系统总线212。键盘224和鼠标226均可通过用户接口适配器222互连到总线212。可将事件数据通过任意这些设备输入到系统200。可通过显示适配器236将显示器238连接到系统总线212。这样，用户能够通过键盘224和鼠标226向系统200输入，以及通过显示器238从系统200接收输出。

图3-处理器

图3显示了处理器210(图2)的本发明的实施例。参照图3，处理器210可包括指令提取(fetch)单元301，其包括耦接到指令缓冲存储器303的指令提取地址寄存器(IFAR)302。处理器210还可包括耦接到指令提取单元301的指令解码单元304。处理器201还可包括执行单元：加载/存储单元305、定点单元306以及浮点单元307。应当注意，处理器210可包括其它和/或额外的单元，为了清楚，没有描述这些单元。还应当注意，图3表示处理器210的实施例，并且，图3不局限于任一个具体实施例的范围。

参照图3，可配置IFAR 302以接收每个新的指令地址，如表示来自程序或编译器的有效地址，如来自系统200(图2)中的程序计数器(未示出)。可从指令缓冲存储器303访问对应于所接收的地址的指令。可配置指令缓冲存储器303以存储指令。

可通过指令解码单元304从指令缓冲存储器303取回要解码的指令。指令解码单元304可包括指令序列发生器(未示出)，配置其以将已解码的指令以由各种算法确定的次序转发给具体的执行单元，如下所述。可将已解码的指令转发到执行单元：加载/存储单元305、定点单元306以及浮点单元307。每个执行单元可运行具体指令类中的一个或更多指令。例如，定点单元306可对源操作数进行定点数学和逻辑运算，如加、减、与、或、和异或。浮点单元307可对源操作数进行浮点运算，如浮点乘、除。可使用4至2进位存储加法器，在定点单元306及浮点单元307中完成加法和乘法处理中的相加。下面将结合图4来讨论这些4至2进位存储加法器。可配置加载/存储单元305，以响应于加载指令而从数据缓冲存储器(未示出)或系统存储器(未示出)输入信息。此外，可配置加载/存储单元305，以响应于存储指令而将信息输出到数据缓冲存储器(未示出)或系统存储器(未示出)。

如在背景信息部分中所述，如图1所示，从下一个低位的4至2进位存储加法器101B生成到全加器102B的输入C’in。由于从低阶位生成信号C’in，其花费时间来传播到当前级并输入到全加器102B。由于从其它位的位置生成的信号的传播延迟，如信号C’in，进位存储加法器生成的输出，如全加器102B，被延迟。因此，本技术领域需要减小输入到高阶全加器的输入位的延迟，由此减小输出总和以及进位的延迟，并改善进位存储加法器的性能。以下将结合图4讨论减小输入到高阶全加器的输入位的延迟的4至2进位存储加法器。

图4-多级进位存储加法器

图4显示了多级4至2进位存储加法器400的本发明的实施例，所述多级4至2进位存储加法器400通过在高阶全加器中、而不是在下一个低阶全加器中计算输入到该高阶全加器的输入位，减小了输入到该高阶全加器的输入位的延迟。如上所述，可以定点单元306中或浮点单元307来实现多级4至2进位存储加法器400。应当注意，可以任意执行单元来实现多级4至2进位存储加法器400，以执行加法和乘法处理中的加法。还应当注意，与这样的执行单元相结合的实施例将落入本发明的范围。

参照图4，多级4至2进位存储加法器400可包括4至2进位存储加法器401A-B。4至2进位存储加法器401A-B可总称或单独称为4至2进位存储加法器401，或分别称为4至2进位存储加法器401。

4至2进位存储加法器401A可包括全加器402A-B，其中的每个接收三个输入，并输出进位以及总和位。类似的，4至2进位存储加法器401B可包括全加器402C-D，其中的每个接收三个输入，并输出进位以及总和。全加器402A-D可总称或单独称为全加器402，或分别称为全加器402。全加器402A、402C可称为低阶全加器。全加器402B、402D可称为高阶全加器。

4至2进位存储加法器401A-B还可分别包括进位逻辑单元403A、403B，配置其以生成输入位，其与从下一个低阶位的位置生成的输出位相等。例如，表示为C’in的输入位等于从下一个低阶位的位置生成的输出位，其在图4中表示为Cout。由于在当前位的位置生成此输入位，所以减小了输入到高阶全加器402B的输入位的延迟。通过减小输入到高阶全加器402B的输入位的延迟，减小了全加器402B输出总和以及进位的延迟，并由此改善了进位存储加法器的性能。

参照图4，4至2进位存储加法器401A的低阶全加器402A可接收三个输入，其命名为A、B以及C。将这些输入输入到4至2进位存储加法器401A。低阶全加器402A可输出进位和总和位，其命名为C’out和Sum’。在一个实施例中，低阶全加器402A可通过对输入A、B以及C执行下面公式显示的多数函数(majority function)而输出进位C’out。

C′_out＝AB+AC+BC (EQ1)

其中，多数函数输出至少两个输入信号持有的值。应当注意，这里使用的符号“+”表示逻辑加法运算。还应当注意，这暗示了彼此相邻列出的输入之间执行逻辑乘法运算，例如，AB等于A*B，其中，在这里使用的符号*表示逻辑乘法运算。例如，如果输入A和B具有逻辑值1，并且输入C具有逻辑值0，那么多数函数输出逻辑值1。

在一个实施例中，低阶全加器402A可通过对输入A、B以及C执行下面公式显示的求和函数而输出总和位Sum’。

Sum′＝AβC (EQ2)

其中，求和函数可对每个输入执行异或函数，如由所表示的。

如上面所讨论的，进位逻辑单元403A可通过对到下一个低阶位的输入(由A’、B’以及C’表示)执行多数函数来输出输入位C’in。也就是说，输入到位于前一级的进位存储加法器401B的低阶全加器402C的、来自前一级的输入，由A’、B’以及C’表示，也被输入到进位逻辑单元403A。随后，进位逻辑单元403A可对输入A’、B’以及C’执行下面公式显示的多数函数：

C′m＝A′β′+A′C′+B′C′

(EQ3)

其中，多数函数输出至少两个输入信号所持有的值。例如，如果输入A’和B’具有逻辑值0，并且输入C’具有逻辑值1，那么，多数函数输出逻辑值0。

参照图4，高阶全加器402B可接收三个输入，命名为Sum’、Cin’以及D。输入D是到4至2进位存储加法器401A的另一个输入。高阶全加器402B可输出进位和总和位，命名为C”out和Sum”。在一个实施例中，高阶全加器402B可通过对输入Sum’、Cin’以及D执行多数函数来输出进位C”out，如下面的公式所示：

C″_out＝(A′B′D+A′C′D+B′C′D)+((A′B′(AβC))+(A′C′(AβC))

+(B ′C′(ABC))+((AβC)D)

(EQ4)

其中，(EQ4)可简化为如下等式：

C″_out＝C′_inD+C′_inSum′+Sum′D (EQ5)

如上所述，多数函数输出至少两个输入信号所持有的值。例如，如果输入Sum’和C’in具有逻辑值1，并且输入D具有逻辑值0，那么，多数函数输出逻辑值1。

在一个实施例中，4至2进位存储加法器401A的高阶全加器402B可通过对输入Sum’、Cin’以及D执行下面公式显示的求和函数来输出总和位，命名为Sum”。

Sum″＝Sum′C′_inD

(EQ6)

因此，通过使进位逻辑单元403A在当前级、而不是前一级中生成输入位C’in，减小了输入到高阶全加器402B的输入位的延迟。通过减小输入到高阶全加器402B的输入位的延迟，分别减小了全加器402B输出总和以及进位Sum”和C”in的延迟，并由此改善了进位存储加法器的性能。

与4至2进位存储加法器401A类似地配置4至2进位存储加法器401B。分别与全加器402A、402B类似地配置全加器402C、402D。全加器402C可接收输入A’、B’以及C’，并使用EQ1输出进位，命名为Cout，以及使用EQ2输出总和位，命名为Sum。与进位逻辑单元403A类似地配置进位逻辑单元403B。进位逻辑单元403B可接收输入A”、B”以及C”，其为相同的输入，并输入到位于前一级的4至2进位存储加法器(未示出)中的低阶全加器。随后，进位逻辑单元403A可使用EQ3对输入A”、B”以及C”执行多数函数，以输出进位，命名为C”in。全加器402D可接收Sum”、Cin”以及D”，其中，将输入D”输入到4至2进位存储加法器401B。全加器402D可使用EQ5输出进位，命名为C””out，以及使用EQ6输出总和位，命名为Sum””。

尽管与几个实施例相结合描述了系统和进位存储加法器，然而，不试图将其限制为这里叙述的具体形式，相反，试图覆盖这样的替换、修改和等价，可合理地被包含在所附的权利要求所定义的本发明精神和范围内。应当注意，标题仅用于组织目的，并不意味着限制权利要求或说明书的范围。

Claims

1、一种进位存储加法器，包括：

第一全加器；

耦接到所述第一全加器的第二全加器；以及

耦接到所述第二全加器的逻辑单元，其特征在于，配置所述逻辑单元以计算进位，其使用来自位于前一级的进位存储加法器的输入。

2、如权利要求1所述的进位存储加法器，其特征在于，所述逻辑单元从位于所述前一级的所述进位存储加法器接收第一多个输入。

3、如权利要求2所述的进位存储加法器，其特征在于，所述逻辑单元执行所述第一多个输入的多数函数。

4、如权利要求3所述的进位存储加法器，其特征在于，所述第一多个输入包括输入A’、B’以及C’，其中所述第一多个输入的所述多数函数等于等式：

A′B′+A′C′+B′C′

5、如权利要求3所述的进位存储加法器，其特征在于，所述第一全加器接收进位存储加法器的第二多个输入，其中所述第一全加器执行所述第二多个输入的多数函数。

6、如权利要求5所述的进位存储加法器，其特征在于，所述第二多个输入包括输入A、B以及C，其中所述第二多个输入的所述求和函数等于等式：

ABC

7、如权利要求5所述的进位存储加法器，其特征在于，所述第二全加器接收第三多个输入，其中所述第三多个输入包括所述第一全加器的输出、所述逻辑单元的输出以及进位存储加法器的输入。

8、如权利要求7所述的进位存储加法器，其特征在于，所述第二全加器执行所述第三多个输入的求和函数。

9、如权利要求8所述的进位存储加法器，其特征在于，所述第三多个输入的所述求和函数等于等式：

所述第一全加器的所述输出所述逻辑单元的所述输出D

其中所述第一全加器的所述输出等于A′B′+A′C′+B′C′，其中所述第一多个输入包括输入A’、B’以及C’；

其中所述逻辑单元的所述输出等于ABC，其中所述第二多个输入包括输入A、B以及C，以及

其中D等于所述第三多个输入的所述输入。

10、一种系统，包括：

存储单元；

耦接到所述存储单元的处理器，其特征在于，所述处理器包括：

指令单元；

耦接到所述指令单元的执行单元，其中，配置所述指令单元以发送指令到所述执行单元，其中，配置所述执行单元以执行所述发送的指令，其中，所述执行单元包括进位存储加法器，其中所述进位存储加法器包括：

第一全加器；

耦接到所述第一全加器的第二全加器；以及

耦接到所述第二全加器的逻辑单元，其中，配置所述逻辑单元以计算进位，其使用来自位于前一级的进位存储加法器的输入。

11、如权利要求10所述的系统，其特征在于，所述逻辑单元从位于所述前一级的所述进位存储加法器接收第一多个输入。

12、如权利要求11所述的系统，其特征在于，所述逻辑单元执行所述第一多个输入的多数函数。

13、如权利要求12所述的系统，其特征在于，所述第一多个输入包括输入A’、B’以及C’，其中，所述第一多个输入的所述多数函数等于等式：

A′B′+A′C′+B′C′

14、如权利要求12所述的系统，其特征在于，所述第一全加器接收进位存储加法器的第二多个输入，其中，所述第一全加器执行所述第二多个输入的求和函数。

15、如权利要求14所述的系统，其特征在于，所述第二多个输入包括输入A、B以及C，其中，所述第二多个输入的所述求和函数等于等式：

ABC

16、如权利要求14所述的系统，其特征在于，所述第二全加器接收第三多个输入，其中，所述第三多个输入包括所述第一全加器的输出、所述逻辑单元的输出以及进位存储加法器的输入。

17、如权利要求16所述的系统，其特征在于，所述第二全加器执行所述第三多个输入的求和函数。

18、如权利要求17所述的系统，其特征在于，所述第三多个输入的所述求和函数等于等式：

所述第一全加器的所述输出所述逻辑单元的所述输出D

其中，所述第一全加器的所述输出等于A′B′+A′C′+B′C′，其中，所述第一多个输入包括输入A’、B’以及C’；

其中，所述逻辑单元的所述输出等于ABC，其中，所述第二多个输入包括输入A、B以及C，以及

其中，D等于所述第三多个输入的所述输入。

19、如权利要求10所述的系统，其特征在于，所述执行单元为浮点单元。