CN111614350A

CN111614350A - 全加器、芯片和计算装置

Info

Publication number: CN111614350A
Application number: CN202010613164.7A
Authority: CN
Inventors: 范志军; 孔维新; 于东; 杨作兴
Original assignee: Shenzhen MicroBT Electronics Technology Co Ltd
Current assignee: Shenzhen MicroBT Electronics Technology Co Ltd
Priority date: 2020-06-30
Filing date: 2020-06-30
Publication date: 2020-09-01
Also published as: US11507347B2; WO2022001414A1; TW202136989A; US20220269481A1; TWI816122B

Abstract

本发明涉及全加器、芯片和计算装置。公开了一种全加器，包括：多个初级逻辑单元以及至少一个次级逻辑单元，其中，各个初级逻辑单元的输出端至少连接到该至少一个次级逻辑单元中的第一次级逻辑单元的输入端。该多个初级逻辑单元包括：第一初级逻辑单元、第二初级逻辑单元和第三初级逻辑单元，分别被配置为基于输入到该全加器的第一输入信号A、第二输入信号B以及进位输入信号C_in生成第一中间信号M、第二中间信号N以及进位相关信号C。此外，第一次级逻辑单元被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成该全加器的和数输出信号SUM。

Description

全加器、芯片和计算装置

技术领域

本公开总体而言涉及全加器。具体来说，涉及一种用于改善平衡性的全加器、包括全加器的芯片以及包括芯片的计算装置。

背景技术

全加器(full-adder)是能够计算低位进位的二进制加法电路。与半加器相比，全加器不只考虑本位计算结果是否有进位，也考虑上一位对本位的进位。多个一位全加器进行级联可以得到多位全加器。下文中，除非特别指出，否则全加器指代一位全加器。

图1A示出了全加器的示意图。通常来说，全加器可以用具有三个输入以及两个输出的电子电路实现。其中，在输入侧，A、B表示两个加数，C_in表示来自相邻低位的进位数。对应地，在输出侧，SUM表示本位的和数，C_out表示向相邻高位的进位数。

图1B示出了全加器的真值表(truth table)。如图1B所示，当输入侧的A、B、C_in中具有逻辑值“1”的数的数目是奇数时，SUM的值将是“1”。否则，SUM的值将是“0”。此外，当输入侧的A、B、C_in中具有逻辑值“1”的数的数目超过1时，C_out的值将是“1”，否则，C_out的值将是“0”。

全加器中典型的求和逻辑表达式和求进位逻辑表达式如下所示：

C_out＝AB+(A+B)C_in (2-1)。

其中，典型的求进位逻辑表达式(2-1)还可以表示为：

作为一种基本的逻辑电路，全加器被广泛应用于各种电子器件。对于全加器而言，改善平衡性和减少毛刺是重要的挑战。因此存在对于新的技术的需求。

发明内容

根据本公开的一个方面，提供了一种全加器，包括：多个初级逻辑单元以及至少一个次级逻辑单元，其中，各个初级逻辑单元的输出端至少连接到该至少一个次级逻辑单元中的第一次级逻辑单元的输入端。该多个初级逻辑单元包括：第一初级逻辑单元，被配置为基于输入到该全加器的第一输入信号A、第二输入信号B以及进位输入信号C_in生成第一中间信号M；第二初级逻辑单元，被配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成第二中间信号N；以及第三初级逻辑单元，被配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成进位相关信号C。此外，第一次级逻辑单元被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成该全加器的和数输出信号SUM。

根据本公开的另一个方面，提供了一种芯片，其包括如上所述的全加器。

根据本公开的又一个方面，提供了一种计算装置，其包括如上所述的芯片。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1A示出了全加器的示意图。

图1B示出了全加器的真值表。

图2示出了现有技术的全加器的一种实现方式的逻辑电路图。

图3示出了现有技术的全加器的另一种实现方式的逻辑电路图。

图4示出了现有技术的全加器的又一种实现方式的电路图。

图5示出了根据本公开的一个或多个示例性实施例的全加器的示意图。

图6示出了根据本公开的第一实施例的全加器的示意图。

图7示出了根据本公开的第二实施例的全加器的示意图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

本申请的发明人认识到，传统的全加器在平衡性方面还面临较大挑战。

图2示出了现有技术的全加器的一种实现方式的逻辑电路图。该逻辑电路基于上述逻辑表达式(1-1)和(2-2)中的逻辑关系来实现。

如图2所示，全加器200包括第一异或门XOR1、第二异或门XOR2、第一与门AND1、第二与门AND2以及第一或门OR1。其中，分别表示两个加数的信号A和B被输入到第一异或门XOR1的两个输入端，第一异或门XOR1的输出端连接到第二异或门XOR2的一个输入端，并且表示来自相邻低位的进位数的信号C_in被输入到第二异或门XOR2的另一个输入端。由此，在第二异或门XOR2的输出端获得表示和数的和数输出信号SUM。

此外，信号A和B被输入到第一与门AND1的两个输入端，第一与门AND1的输出端连接到第一或门OR1的一个输入端；第一异或门XOR1的输出端连接到第二与门AND2的一个输入端，信号C_in被输入到第二与门AND2的另一个输入端，第二与门AND2的输出端连接到第一或门OR1的另一个输入端。由此，在第一或门OR1的输出端获得表示向相邻高位的进位数的进位输出信号C_out。

图3中所示的实现方式与图2中所示的实现方式的主要不同之处在于利用了以上逻辑表达式(2-1)/(2-2)的以下变型来得到进位输出信号C_out。具体地，进位数C_out还可以表示为：

即，当满足

时，C_out的逻辑值取决于C_in，否则，C_out的逻辑值取决于A。

如图3所示，全加器300包括第一异或门XOR1、第二异或门XOR2以及多路开关MUX。

基于相同的逻辑表达式(1-1)，图3中所示的求和逻辑运算的实现方式与图2中所示的基本相同，这里不再重复描述。

此外，信号A和信号C_in分别被输入到多路开关MUX的两个通道输入端，第一异或门XOR1的输出端连接到多路开关MUX的通道选择端。由此，基于逻辑表达式(2-3)，在多路开关MUX的输出端获得表示向相邻高位的进位数的进位输出信号C_out。

以上描述的现有技术的全加器基于典型的求和逻辑表达式(1-1)和求进位逻辑表达式(2-1)-(2-3)来实现，逻辑电路的设计思路相对简单。

但是，本申请的发明人认识到，利用这些实现方式得到的输出信号中普遍存在“毛刺”。一方面，在同一逻辑单元(cell)中进行“与”、“或”或其组合的逻辑运算的各个信号之间存在相对延时可能会引起毛刺。另一方面，某些逻辑单元的平衡性较差(延时性受输入信号的影响)也可能在后续处理中引入毛刺。而且，这些实现方式中的全加器整体上也是不平衡的，将不利于级联布置。

例如，这些实现方式普遍使用的异或门逻辑单元是不平衡的，而且其中进行的逻辑运算可能在输出信号中产生毛刺。

以下将以第一异或门XOR1作为示例来分析。假设第一异或门XOR1的输出信号为S，则S满足以下逻辑关系：

注意到，第一异或门XOR1中进行“与”、“或”或其组合的逻辑运算的信号既包括直接输入到第一异或门XOR1的信号A、B，也包括对信号A、B求反后的反相信号

由于一般需要使用反相器对信号求反，而反相器会引入一定量的延时，由此在信号A、B与反相信号

之间产生相对延时。例如，在一些实施例中，该延时在大约100ps量级。一般而言，该相对延时的大小对于该单元中的逻辑运算是不可忽略的，可能会破坏信号之间的同步。由此，第一异或门XOR1的输出信号S将可能包含毛刺。另外，基于逻辑表达式(3)可知，第一异或门XOR1本身是不平衡的，以第一异或门XOR1的输出信号S作为输入信号的逻辑单元也将可能产生毛刺。

由此，分别基于求和逻辑表达式(1-1)和求进位逻辑表达式(2-2)/(2-3)使用异或门逻辑单元获得的和数输出信号SUM和进位输出信号C_out都将可能包含毛刺。

即，图2和图3中所示的现有技术的全加器是不平衡的，并且其中的和数输出信号SUM和进位输出信号C_out均可能包含毛刺。

而且，基于类似的原理，对输出信号S求反后的反相输出信号

也将可能包含毛刺。其中，

满足以下逻辑关系：

即，同或门逻辑单元是不平衡的，而且其中进行的逻辑运算可能在输出信号中产生毛刺。

另外，图3中所示的全加器300使用的多路开关也是不平衡的，而且其中进行的逻辑运算也可能在输出信号中产生毛刺。

以下将以多路开关MUX作为示例来分析。多路开关MUX的输出信号C_out满足以下逻辑关系：

根据逻辑表达式(2-4)，在多路开关MUX中进行“与”、“或”或其组合的逻辑运算的信号既包括信号S，也包括对信号S求反后的反相信号

如以上结合异或门的分析可知，在信号S与

之间存在相对延时，而且该相对延时的大小对于该单元中的逻辑运算是不可忽略的，从而导致多路开关MUX的输出信号C_out将可能包含毛刺。而且，根据逻辑表达式(2-4)可知，多路开关MUX本身也是不平衡的。

此外，在多路开关MUX被用于全加器的逻辑电路时，信号S是第一异或门XOR1的输出信号，如以上讨论的，信号S及其反相信号

本身就可能包含毛刺，从而可能进一步地增加输出信号C_out中的毛刺。

而且，在多路开关MUX被用于全加器的逻辑电路时，输入到多路开关MUX的通道选择端的信号是以信号A、B作为输入信号的第一异或门XOR1的输出信号S，而输入到多路开关MUX的通道输入端的信号是信号A和信号C_in。即，多路开关MUX的输入信号既包括信号A、C_in，也包括对信号A、B进行异或运算得到的信号S。由于异或运算单元(这里为第一异或门XOR1)会引入一定量的延时，所以信号

与信号A和信号C_in之间存在相对延时。一般而言，该相对延时的大小对于该逻辑运算单元的逻辑运算是不可忽略的，从而可能进一步地增加输出信号C_out中的毛刺。此外，第一异或门XOR1的不平衡性也会增加以S作为输入信号的多路开关MUX的输出信号C_out中的毛刺。

由此，基于求进位逻辑表达式(2-4)使用异或门和多路开关获得的进位输出信号C_out也将可能包含毛刺。

图4示出了现有技术的全加器的又一种实现方式的电路图。

图4中所示的实现方式的主要特点在于利用全加器的进位输出信号C_out来获得该全加器的和数输出信号SUM。具体地，和数输出信号SUM还可以表示为：

图4中的全加器基于上述逻辑表达式(1-2)和(2-1)中的逻辑关系来实现。

有利地，图4中所示的全加器的实现方式避免了使用异或门或者多路开关MUX来获得和数输出信号SUM和进位输出信号C_out，从而避免了上述逻辑单元引入的毛刺。

但是，本申请的发明人认识到，利用求和逻辑表达式(1-2)获得的和数输出信号SUM中依然可能存在毛刺。

具体地，该求和逻辑运算的输入信号

是通过对信号A、B、C_i'进行求进位逻辑运算得到的。即，在以上求和逻辑运算中进行“与”、“或”或其组合的逻辑运算的信号既包括全加器的输入信号A、B、C_i'，也包括对输入信号A、B、C_in进行求进位逻辑运算得到的信号

由于相关逻辑运算会引入一定量的延时，由此在信号

和输入信号A、B、C_in之间存在相对延时。一般而言，该相对延时的大小对于该逻辑运算是不可忽略的，可能会破坏信号的同步性，从而有可能在输出信号SUM中产生毛刺。

由此，本申请的发明人认识到，传统的全加器可能在平衡性方面存在一定的不足，而且输出信号中通常具有毛刺。期望提高全加器的平衡性并减少毛刺，因而需要一种改进的全加器。

下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

图5示出了根据本公开一个或多个示例性实施例的全加器500的示意图。

如图5所示，全加器500包括多个初级逻辑单元以及至少一个次级逻辑单元。其中，各个初级逻辑单元的输出端至少连接到该至少一个次级逻辑单元中的第一次级逻辑单元521的输入端。

在各个实施例中，该多个初级逻辑单元包括第一初级逻辑单元511。其中，第一初级逻辑单元511被配置为基于输入到全加器500的第一输入信号A、第二输入信号B以及进位输入信号C_in生成第一中间信号M。

该多个初级逻辑单元还包括第二初级逻辑单元512。其中，该第二初级逻辑单元512配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成第二中间信号N。

此外，该多个初级逻辑单元还包括第三初级逻辑单元513。其中，该第三初级逻辑单元513被配置为基于第一输入信号A、第二输入信号B以及进位输入信号C_in生成进位相关信号C。

在各个实施例中，第一次级逻辑单元521被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成全加器500的和数输出信号SUM。

在一些实施例中，根据需要，该至少一个次级逻辑单元还包括第二次级逻辑单元522。

如图5所示，第三初级逻辑单元513的输出端连接到第二次级逻辑单元522的输入端。

第二次级逻辑单元522被配置为基于进位相关信号C生成全加器500的进位输出信号C_out。

可替换地，在一些实施例中，进位相关信号C被直接输出作为全加器500的进位输出信号C_out。

如果分别用F11、F12和F13表示第一中间信号M、第二中间信号N、进位相关信号C相对于第一输入信号A、第二输入信号B、进位输入信号C_in之间的逻辑关系，则第一初级逻辑单元511、第二初级逻辑单元512以及第三初级逻辑单元513进行的逻辑运算可以分别表达为：

M＝F11(A、B、C_in) (5-1)；

N＝F12(A、B、C_in) (6-1)；

C＝F13(A、B、C_in) (7-1)。

相应地，如果用F21表示和数输出信号SUM相对于第一中间信号M、第二中间信号N、进位相关信号C之间的逻辑关系，则第一次级逻辑单元进行的逻辑运算可以表达为：

SUM＝F21(M、N、C) (8-1)。

由此，在本发明的各个实施例中，借助于进位输出信号或其相关信号C，全加器500的求和逻辑表达式可以推导为表达式(8-1)，从而在顺序布置的两级逻辑单元中分别对输入信号A、B、C_in与中间信号M、N、C进行逻辑运算。因为中间信号M、N、C相对于输入信号A、B、C_in具有由于经历逻辑运算而引入的延时，所以这种两级逻辑单元的布置方式有利地避免了在同一逻辑单元中对输入信号A、B、C_in与中间信号M、N、C进行“与”、“或”或其组合的逻辑运算，从而降低了和数输出信号SUM中的毛刺。

优选地，在一些实施例中，各个初级逻辑单元的输出信号或对该输出信号求反后的反相输出信号相对于该初级逻辑单元的输入信号的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

例如，M或

中的一个、N或

中的一个、C或

中的一个相对于A、B、C_in的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

由此，根据逻辑运算定律，在各个初级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号排它地包括输入到该初级逻辑单元的各个输入信号或对该各个输入信号求反而得到的反相输入信号。

例如，在一些实施例中，在各个初级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号为输入信号A、B、C_in。

可替换地，在一些实施例中，在各个初级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号为反相输入信号

有利地，相比于现有技术中使用的诸如异或门或多路开关之类的逻辑单元，这些实施例中的初级逻辑单元本身可以是平衡的，而且其中进行的逻辑运算本身可以不产生毛刺。

在一些实施例中，输入信号A、B、C_in是同步的。即，这些实施例中的初级逻辑单元的输入信号是同步的。

因此，在一些实施例中，各个初级逻辑单元输出的中间信号可以不包含毛刺。

有利地，进位输出信号C_out可以不包含毛刺。

优选地，在一些实施例中，第一次级逻辑单元的输出信号或对该输出信号求反后的反相输出信号相对于第一次级逻辑单元的输入信号的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

例如，SUM或

中的一个相对于M、N、C的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

由此，根据逻辑运算定律，在第一次级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号排它地包括输入到第一次级逻辑单元的各个中间信号或对该各个中间信号求反而得到的反相中间信号。

例如，在一些实施例中，在第一次级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号为中间信号M、N、C。

可替换地，在一些实施例中，在第一次级逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号为反相输入信号

有利地，相比于现有技术中使用的诸如异或门或多路开关之类的逻辑单元，这些实施例中的第一次级逻辑单元可以是平衡的，而且其中进行的逻辑运算本身可以不产生毛刺。

优选地，在一些实施例中，第一中间信号M、第二中间信号N与进位相关信号C在时间上是同步的。即，这些实施例中的第一次级逻辑单元的输入信号在时间上是同步的。

因此，在一些实施例中，第一次级逻辑单元输出的和数输出信号可以不包含毛刺。

或者，在一些实施例中，第一中间信号M、第二中间信号N与进位相关信号C中的至少一部分信号在时间上是同步的。

例如，在一些实施例中，第一中间信号M与第二中间信号N在时间上是同步的。

此外，在一些实施例中，第一中间信号M、第二中间信号N与进位相关信号C在时间上是基本同步的。

本领域技术人员容易理解，两个及以上信号在时间上基本同步是指这些信号之间的延时相对于这些信号参与的逻辑运算时间是可忽略的，由此，对应产生的毛刺不会对输出信号的质量有显著影响。

可选地，在一些实施例中，全加器500还包括延时构件(未示出)。该延时构件用于使第一中间信号M、第二中间信号N与进位相关信号C在时间上是同步的。

如以上详细分析的，根据本发明的一个或多个实施例的全加器500通过以下几方面来减少输出信号中的毛刺，并且提高全加器500的平衡性。

首先，借助于进位输出信号或其相关信号C，在顺序布置的两级逻辑单元(初级逻辑单元和次级逻辑单元)中分别对输入信号A、B、C_in与中间信号M、N、C进行逻辑运算。

其次，令各个初级逻辑单元和第一次级逻辑单元满足以下要求：逻辑单元的输出信号或对该输出信号求反后的反相输出信号相对于该逻辑单元的输入信号的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

由此，在该逻辑单元中进行“与”、“或”或其组合的逻辑运算的信号排它地包括输入到该逻辑单元的各个信号或对该各个信号求反而得到的反相信号。

以上两方面能够有利地提高各个初级逻辑单元和第一次级逻辑单元的平衡性进而提高全加器500的平衡性，并且各个初级逻辑单元和第一次级逻辑单元中进行的逻辑运算本身可以不产生毛刺。

最后，令输入到同一逻辑单元的各个信号在时间上是同步或基本同步的。其中，如果输入到同一初级逻辑单元的各个信号A、B、C_in是同步的，则各个初级逻辑单元输出的中间信号可以不包含毛刺。相应地，第二次级逻辑单元的输出信号C_out可以不包含毛刺。

优选地，在一些实施例中，令输入到第一次级逻辑单元的各个中间信号M、N与C在时间上同步或基本同步。由此，第一次级逻辑单元的输出信号SUM可以不包含或基本不包含毛刺。

图6示出了根据本公开的第一实施例的全加器600的示意图。

如图6所示，全加器600包括第一初级逻辑单元611、第二初级逻辑单元612、第三初级逻辑单元613以及第一次级逻辑单元621。

其中，各个初级逻辑单元611、612、613的输出端均连接到第一次级逻辑单元621的输入端。

此外，全加器600还包括第二次级逻辑单元622。

其中，第三初级逻辑单元613的输出端连接到第二次级逻辑单元622的输入端。

在第一实施例中，如图6所示，第一初级逻辑单元611进行的逻辑运算能够表达为：

M＝ABC_in (5-2)；

第二初级逻辑单元612进行的逻辑运算能够表达为：

N＝A+B+C_in (6-2)；以及

第三初级逻辑单元613进行的逻辑运算能够表达为：

在此基础上，第一次级逻辑单元621进行的逻辑运算能够表达为：

SUM＝M+NC (8-2)。

而且，第二次级逻辑单元622进行的逻辑运算能够表达为：

在一些实施例中，第二次级逻辑单元622可以为反相器。

相比于现有技术的全加器，根据本实施例的全加器600能够有利地降低输出的和数信号SUM和进位信号C_out中的毛刺，并提高全加器的平衡性。

首先，借助于进位输出信号C_out的反相信号C，全加器600分别在顺序布置的初级逻辑单元611、612、613和次级逻辑单元621、622中对输入信号A、B、C_in与中间信号M、N、C进行逻辑运算。有利地，这种两级逻辑单元的布置方式避免了在同一逻辑单元中对输入信号A、B、C_in与中间信号M、N、C进行“与”、“或”或其组合的逻辑运算。

其次，如逻辑表达式(5-2)-(7-2)所示，全加器600的中间信号或反相中间信号M、N、

相对于输入信号A、B、C_in的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

类似地，如逻辑表达式(8-2)所示，全加器600的第一次级逻辑单元621输出的和数输出信号SUM相对于输入的中间信号M、N、C的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

此外，如逻辑表达式(9)所示，全加器600的第二次级逻辑单元622仅对中间信号C求反。

因此，根据本实施例的全加器600中的各个初级/次级逻辑单元本身都是平衡的，全加器600整体上也是平衡的。而且，各个初级/次级逻辑单元中进行的逻辑运算本身可以不产生毛刺。

在一些实施例中，输入信号A、B、C_in是同步的。因此，在一些实施例中，各个初级逻辑单元611、612、613输出的中间信号M、N、C可以不包含毛刺。

因此，根据本实施例的全加器600的进位输出信号C_out可以不包含毛刺。

通过对初级逻辑单元611、612、613的逻辑表达式(5-2)-(7-2)进行比较可知，中间信号M与中间信号N在时间上可以是同步的，相对地，中间信号M、N与中间信号C之间可能存在少量的延时。

在一些实施例中，中间信号M、N与中间信号C之间的延时可能在10ps量级左右。

由此，可以认为中间信号M、N与中间信号C在时间上是基本同步的。

因此，根据本实施例的全加器600的和数输出信号SUM能够基本不包含毛刺。

可选地，在一些实施例中，可以对中间信号M、N与C中的部分信号进行延时控制以使其在时间上同步。

图7示出了根据本公开的第二实施例的全加器700的示意图。

如图7所示，全加器700包括第一初级逻辑单元711、第二初级逻辑单元712、第三初级逻辑单元713以及第一次级逻辑单元721。

其中，各个初级逻辑单元711、712、713的输出端均连接到第一次级逻辑单元721的输入端。

在第二实施例中，如图7所示，第一初级逻辑单元711进行的逻辑运算能够表达为：

第二初级逻辑单元712进行的逻辑运算能够表达为：

以及

第三初级逻辑单元713进行的逻辑运算能够表达为：

C＝AB+(A+B)C_in (7-3)。

在此基础上，第一次级逻辑单元721进行的逻辑运算能够表达为：

而且，如7所示，在第二实施例中，第三初级逻辑单元713输出的中间信号C被直接输出作为全加器700的进位输出信号C_out。

相比于现有技术的全加器，根据本实施例的全加器700也能够有利地降低输出的和数信号SUM和进位信号C_out中的毛刺，并提高全加器的平衡性。

首先，借助于进位输出信号C_out，全加器700分别在顺序布置的初级逻辑单元711、712、713和次级逻辑单元721中对输入信号A、B、C_in与中间信号M、N、C进行逻辑运算。有利地，这种两级逻辑单元的布置方式避免了在同一逻辑单元中对输入信号A、B、C_in与中间信号M、N、C之间进行“与”、“或”或其组合的逻辑运算。

其次，如逻辑表达式(5-3)-(7-3)所示，全加器700的中间信号或反相中间信号

C相对于输入信号A、B、C_in的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

类似地，如逻辑表达式(8-3)所示，全加器700的第一次级逻辑单元721输出的和数输出信号SUM的反相信号

相对于输入的中间信号M、N、C的逻辑关系能够用仅包括基本逻辑运算符“与”和“或”之一或二者的逻辑表达式来表示。

因此，根据本实施例的全加器700中的各个初级/次级逻辑单元本身都是平衡的，全加器700整体上也是平衡的。而且，各个初级/次级逻辑单元中进行的逻辑运算本身可以不产生毛刺。

在一些实施例中，输入信号A、B、C_in是同步的。因此，在一些实施例中，各个初级逻辑单元711、712、713输出的中间信号M、N、C可以不包含毛刺。

因此，根据本实施例的全加器700的进位输出信号C_out可以不包含毛刺。

通过对初级逻辑单元711、712、713的逻辑表达式(5-3)-(7-3)进行比较可知，中间信号M与中间信号N在时间上可以是同步的，相对地，中间信号M、N与中间信号C之间可能存在少量的延时。

因此，根据本实施例的全加器700的和数输出信号SUM能够基本不包含毛刺。

此外，相比于根据第一实施例的全加器600，根据本实施例的全加器700能够进一步降低输出信号中的毛刺并减少器件的占用面积。

如图4的电路图所示，逻辑单元通常以“与非”、“或非”的形式而不是“与”、“或”的形式来实现。由此，相比于全加器600中用于实现逻辑运算(5-2)-(6-2)的初级逻辑单元611、612中的电路，全加器700中用于实现逻辑运算(5-3)-(6-3)的初级逻辑单元711、712中的电路更简单。在一些实施例中，全加器600中的初级逻辑单元611、612中的电路需要额外增加反相器，这会增加中间信号M、N与中间信号C之间的相对延时，并增加用于布置反相器的占用面积。

此外，全加器600还需要使用反相器622来获得中间信号C与进位输出信号C_out二者，从而进一步增加了用于布置反相器的占用面积。

值得注意的是，在一些实施例中，全加器700中用于实现逻辑运算(7-3)的电路与全加器600中用于实现逻辑运算(7-2)的电路均可以采用用于获得进位输出信号的常用逻辑单元，它们在尺寸和运算时间上差别较小。

综上看，根据本实施例的全加器700相比于根据第一实施例的全加器600能够进一步降低输出信号中的毛刺并减少器件的占用面积。

本领域的技术人员容易理解，虽然本文描述了全加器的上述两种实施例，但是根据本发明的全加器不限于此，而是可以根据需要进行调整。

根据本公开的全加器可以以软件、硬件、软件与硬件的结合等各种适当的方式实现。

在一种实现方式中，一种芯片可以包括如上所述的全加器。该芯片还可以包括在一种计算装置中。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。

另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。

本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。