CN111313890B - 一种高性能近似全加器门级单元 - Google Patents

一种高性能近似全加器门级单元 Download PDF

Info

Publication number
CN111313890B
CN111313890B CN201910873564.9A CN201910873564A CN111313890B CN 111313890 B CN111313890 B CN 111313890B CN 201910873564 A CN201910873564 A CN 201910873564A CN 111313890 B CN111313890 B CN 111313890B
Authority
CN
China
Prior art keywords
gate
input end
output end
full adder
addend
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910873564.9A
Other languages
English (en)
Other versions
CN111313890A (zh
Inventor
刘伟强
哈伦·瓦里斯
袁田
王成华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University of Aeronautics and Astronautics
Original Assignee
Nanjing University of Aeronautics and Astronautics
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University of Aeronautics and Astronautics filed Critical Nanjing University of Aeronautics and Astronautics
Publication of CN111313890A publication Critical patent/CN111313890A/zh
Application granted granted Critical
Publication of CN111313890B publication Critical patent/CN111313890B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种高性能近似全加器门级单元，包括：第一或非门、第二或非门、第三或非门和非门；第一或非门的第一输入端为加数输入端，第二输入端为被加数输入端，输出端连接第二或非门的第一输入端和第三或非门的第一输入端；第二或非门的第二输入端为低位进位输入端，第二或非门的输出端为本门级单元的和输出端；第二或非门的第二输入端还与非门的输入端连接，而非门的输出端连接第三或非门的第二输入端，第三或非门的输出端为本门级单元的高位进位输出端。本发明相比于精确的全加器，在关键路径延迟上分别有着50％的性能提高，在电路复杂度上则有着58％的节省。

Description

一种高性能近似全加器门级单元
技术领域
本发明涉及基于近似电路设计领域，尤其是一种高性能近似全加器门级单元。
背景技术
随着各种移动设备终端的功能体验不断丰富和发展，功耗已经成为制约数字集成电路设计发展的一个关键问题。工业界对于芯片设计的要求已经从追求高性能和小面积转变为对性能、面积和功耗的综合要求。因此，如何在保证电路性能可靠的前提下达到降低数字集成电路功耗已经成为学术界和工业界的研究重点。
大量研究表明数字集成电路计算的精确度和功耗呈现出正比的关系，降低计算精确度能达到降低功耗的效果，通过降低计算精确度来实现低功耗的方法和设计理念被称为近似计算。而在目前大部分的算术电路设计中总是离不开半加器和全加器的应用，利用近似计算技术设计近似加法器则可以很好的应用在这些算术电路上以获得整体性能的提高，以应用于一些对计算精度容忍度高的应用，例如图像的处理，神经网络计算等等。
现有的全加器所用的门电路较多，相应的晶体管也较多，导致功耗较大，硬件电路占用的面积也大。
发明内容
发明目的：针对现有全加器的缺陷，本发明提出提供一种高性能近似全加器门级单元，该全加器门级单元面积小、速度高、功耗低。
发明内容：为解决上述技术问题，本发明采用以下技术方案：
一种高性能近似全加器门级单元，包括：第一或非门、第二或非门、第三或非门和非门；第一或非门的第一输入端为加数输入端，第二输入端为被加数输入端，输出端连接第二或非门的第一输入端和第三或非门的第一输入端；第二或非门的第二输入端为低位进位输入端，所述低进位输入端在由所述门级单元构成的近似全加器中，与前一个门级单元的高位进位输出端相连，第二或非门的输出端为本门级单元的和输出端；第二或非门的第二输入端还与非门的输入端连接，而非门的输出端连接第三或非门的第二输入端，第三或非门的输出端为本门级单元的高位进位输出端。
进一步的，所述和输出端输出信号的逻辑表达式为
Figure BDA0002202228850000011
所述高位进位输出端输出信号的逻辑表达式为
Figure BDA0002202228850000012
其中，a为加数，b为被加数，c为低位进位。
有益效果：本发明与现有技术相比，具有以下技术效果：
1、与现有的加法器单元相比，占用的面积更小；
2、占用的晶体管数量少，功耗更低，速度更快，使该近似单元在实时处理上更具有优势。
附图说明
图1为本发明所述近似全加器门级单元的结构图；
图2为二输入或非门CMOS结构；
图3为非门CMOS结构；
图4为本发明所述近似全加器门级单元与现有的精确全加器门级单元的真值表对比图；
图5为所述近似全加器门级单元的硬件复杂度；
图6为精确全加器门级图。
具体实施方式
下面结合附图和具体实施方式对本发明的技术方案做进一步的详细说明：
实施例：如图1所示为本发明所述高性能近似全加器门级单元的结构图，包括：第一或非门、第二或非门、第三或非门和非门；第一或非门的第一输入端为加数输入端，第二输入端为被加数输入端，输出端连接第二或非门的第一输入端和第三或非门的第一输入端；第二或非门的第二输入端为低位进位输入端，所述低进位输入端在由所述门级单元构成的近似全加器中，与前一个门级单元的高位进位输出端相连，第二或非门的输出端为本门级单元的和输出端；第二或非门的第二输入端还与非门的输入端连接，而非门的输出端连接第三或非门的第二输入端，第三或非门的输出端为本门级单元的高位进位输出端。其中，所述和输出端输出信号的逻辑表达式为
Figure BDA0002202228850000021
所述高位进位输出端输出信号的逻辑表达式为
Figure BDA0002202228850000022
其中，a为加数，b为被加数，c为低位进位。
在图1中，或非门的电路结构如图2所示，由两个PMOS管和两个NMOS管构成。而非门的电路结构如图3所示，由一个PMOS管和一个NMOS管构成CMOS管。
图6所示是现有技术中的精确全加器门级单元结构图，由两个异或门、两个与门和一个或门组成。本发明所述高性能近似全加器门级单元的真值表与精确全加器有所区别，本发明所述高性能近似全加器门级单元的功能真值表与现有的精确全加器门级单元的真值表对比结果如图4所示，其中，abc分别表示输入的加数被加数以及低位进位，S、C分别表示和以及高位进位，Exact-FA表示精确全加器，NxFA表示本发明，ED表示错误距离。标钩的数值表示正确的数值，标叉的数值表示错误的数值。
相比于精确的全加器门级单元，本发明所实现的近似全加器门级单元在关键路径延迟上分别有着50％的性能提高，在电路复杂度上则有着58％的节省。精确的全加器门级单元与本发明的硬件复杂度对比结果如图5所示，其中Exact表示精确全加器，NxFA表示本发明；LogicGates那一栏表示不同的逻辑门所用的晶体管个数；TC表示两种不同设计所用的总共晶体管个数；Critical Path Delay表示两种不同设计的关键路径延迟。
电路复杂度的计算方式如下，如图6所示，精确全加器用到了两个异或门，两个与门一个或门，按照图5所示，总共用到34个晶体管。如图1所示，本发明NxFA用到三个或非门，一个非门，总共用到14个晶体管，相比于精确全加器节省了58％的硬件复杂度。
关键路径延迟的计算方式如下，如图6所示，精确全加器的关键路径经过两个XOR，每个XOR的延迟为1，故精确全加器的关键路径延迟为2；如图1所示，本发明NxFA的关键路径经过两个NOR，每个NOR的延迟为0.5，故NxFA的关键路径延迟为1，相比于精确全加器提升了50％的性能。
以上只是对本发明的优选实施方式进行了描述。对该技术领域的普通技术人员来说，根据以上的实施方式可以很容易地联想到其他的有点和变形。因此，本发明并不局限于上述实施方式，其仅仅作为例子对本发明的一种形态进行详细，示范性的说明。在不违背本发明宗旨的范围内，本领域的普通技术人员在本发明的方案内进行通常变化和替换，都应包含在本发明的保护范围之内。

Claims (1)

1.一种高性能近似全加器门级单元，其特征在于，包括：第一或非门、第二或非门、第三或非门和非门；第一或非门的第一输入端为加数输入端，第二输入端为被加数输入端，输出端连接第二或非门的第一输入端和第三或非门的第一输入端；第二或非门的第二输入端为低位进位输入端，所述低进位输入端在由所述门级单元构成的近似全加器中，与前一个门级单元的高位进位输出端相连，第二或非门的输出端为本门级单元的和输出端；第二或非门的第二输入端还与非门的输入端连接，而非门的输出端连接第三或非门的第二输入端，第三或非门的输出端为本门级单元的高位进位输出端；所述高进位输出端输出信号的逻辑表达式为
Figure FDF0000016030430000011
所述和输出端输出信号的逻辑表达式为
Figure FDF0000016030430000012
其中，a为加数，b为被加数，c为低位进位。
CN201910873564.9A 2019-08-09 2019-09-16 一种高性能近似全加器门级单元 Active CN111313890B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2019107378080 2019-08-09
CN201910737808 2019-08-09

Publications (2)

Publication Number Publication Date
CN111313890A CN111313890A (zh) 2020-06-19
CN111313890B true CN111313890B (zh) 2022-06-17

Family

ID=71146620

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910873564.9A Active CN111313890B (zh) 2019-08-09 2019-09-16 一种高性能近似全加器门级单元

Country Status (1)

Country Link
CN (1) CN111313890B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111614350A (zh) 2020-06-30 2020-09-01 深圳比特微电子科技有限公司 全加器、芯片和计算装置
CN117331527A (zh) * 2023-10-09 2024-01-02 中科南京智能技术研究院 一种存内计算近似全加器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227635B (zh) * 2013-04-28 2015-08-12 北京大学 一种高速低功耗的cmos全加器及其运算方法
CN109614074B (zh) * 2018-10-23 2022-10-25 同济大学 基于概率转移矩阵模型的近似加法器可靠度计算方法
CN109547015B (zh) * 2018-11-02 2022-07-15 宁波大学 一种基于tdpl逻辑的全加器

Also Published As

Publication number Publication date
CN111313890A (zh) 2020-06-19

Similar Documents

Publication Publication Date Title
Saxena et al. Analysis of low power, area-efficient and high speed fast adder
CN111313890B (zh) 一种高性能近似全加器门级单元
Mahalakshmi et al. A power efficient carry save adder and modified carry save adder using CMOS technology
Umapathi et al. A Comprehensive Survey on Distinctive Implementations of Carry Select Adder
Ahmed et al. Low power 4-bit arithmetic logic unit using full-swing GDI technique
CN110633068A (zh) 行波进位加法器
Manjunath et al. Analysis of various full-adder circuits in cadence
Ghafari et al. A new high-speed and low area efficient pipelined 128-bit adder based on modified carry look-ahead merging with Han-Carlson tree method
Jose et al. 8-bit Arithmetic Logic Unit (ALU) using full swing restored M-GDI technique
CN210120546U (zh) 一种cmos组合逻辑电路
Haribabu et al. Design and implementation of ripple carry adder using various CMOS full adder circuits in 180nm and 130nm technology
CN220305789U (zh) 一种基于基本门电路的低功耗全加器
Lai et al. Radix-4 adder design with refined carry
Kumar et al. Study of existing full adders and to design a LPFA (low power full adder)
Sharma et al. Design of high speed power efficient wallace tree adders
Uniyal et al. A new 16-bit ALU using variable stage adder and PTL mux
DK et al. VLSI Implementation of Braun Multiplier using Full Adder
CN103699353A (zh) 一种一位全减器电路
Khanum et al. Xnor-xor based full adder using double pass transistor logic
JP2002312160A (ja) ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ
Boda et al. Multiplexer-Based Design of Adders/Subtractors and Logic Gates for Low Power VLSI Applications
US6791387B1 (en) Feedback latch circuit and method therefor
Joel et al. Design of Low Power High Speed Hybrid Adder Using Gdi Technique
Kaur et al. Different techniques used for carry select adder-a review
Baghel et al. CMOS Half Adder Design & Simulation Using Different Foundry

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant