JP2002312160A - ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ - Google Patents
２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタInfo
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Abstract
(57)【要約】
【課題】回路規模が小さいリップルキャリー型の利点を
維持しつつ、より高速化を達成する。 【解決手段】インクリメンタの最下位桁以外の各半加算
回路の２進キャリー演算回路２０は、入力ビットＡ２が
活性の時オンにされ、下位桁からのキャリー＊Ｃ２がデ
ータ入力端に供給される転送ゲート２１２と、入力ビッ
トＡ２が不活性の時オンにされ、論理値がキャリー＊Ｃ
２の不活性電位のそれに等しい電源電位ＶＤＤと転送ゲ
ート２１２のデータ出力端との間に接続されたトランジ
スタ２３とを有し、該データ出力端の信号が上行桁への
キャリー＊Ｃ３である。最下位桁以外の２進キャリー演
算回路の転送ゲート２１２〜２１４が直列に接続され、
各転送ゲートは入力ビットにより同時にオン／オフ制御
されるので、最下位桁からのキャリーは転送ゲート列を
高速に伝播することができる。
維持しつつ、より高速化を達成する。 【解決手段】インクリメンタの最下位桁以外の各半加算
回路の２進キャリー演算回路２０は、入力ビットＡ２が
活性の時オンにされ、下位桁からのキャリー＊Ｃ２がデ
ータ入力端に供給される転送ゲート２１２と、入力ビッ
トＡ２が不活性の時オンにされ、論理値がキャリー＊Ｃ
２の不活性電位のそれに等しい電源電位ＶＤＤと転送ゲ
ート２１２のデータ出力端との間に接続されたトランジ
スタ２３とを有し、該データ出力端の信号が上行桁への
キャリー＊Ｃ３である。最下位桁以外の２進キャリー演
算回路の転送ゲート２１２〜２１４が直列に接続され、
各転送ゲートは入力ビットにより同時にオン／オフ制御
されるので、最下位桁からのキャリーは転送ゲート列を
高速に伝播することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、２進キャリー演算
回路、２進ボロー演算回路、２進キャリー演算回路及び
２進ボロー演算回路をそれぞれ用いた半加算回路及び半
減算回路、半加算回路及び半減算回路をそれぞれ用いた
インクリメンタ及びデクリメンタに関し、同期型カウン
タ、加減算器又はＡＬＵなどに用いられる。
回路、２進ボロー演算回路、２進キャリー演算回路及び
２進ボロー演算回路をそれぞれ用いた半加算回路及び半
減算回路、半加算回路及び半減算回路をそれぞれ用いた
インクリメンタ及びデクリメンタに関し、同期型カウン
タ、加減算器又はＡＬＵなどに用いられる。
【０００２】
【従来の技術】図１１は、従来のリップルキャリー型イ
ンクリメンタを示す。
ンクリメンタを示す。
【０００３】このインクリメンタは、非同期で４ビット
入力Ａ１〜Ａ４にビットＣ１＝‘１’を加算して５ビッ
ト出力Ｄ１〜Ｄ４及びＣ５を得る。各桁の回路は半加算
回路であり、互いに同一構成である。最下位桁の半加算
回路１０は、入力ビットＡ１とＣ１の一方が‘１’で他
方が‘０’のとき出力ビットＤ１を‘１’にするイクス
クルーシブオアゲート１１と、入力ビットＡ１及びＣ１
が共に‘１’のとき上位桁へのキャリーＣ２を‘１’に
するアンドゲート１２とからなる。
入力Ａ１〜Ａ４にビットＣ１＝‘１’を加算して５ビッ
ト出力Ｄ１〜Ｄ４及びＣ５を得る。各桁の回路は半加算
回路であり、互いに同一構成である。最下位桁の半加算
回路１０は、入力ビットＡ１とＣ１の一方が‘１’で他
方が‘０’のとき出力ビットＤ１を‘１’にするイクス
クルーシブオアゲート１１と、入力ビットＡ１及びＣ１
が共に‘１’のとき上位桁へのキャリーＣ２を‘１’に
するアンドゲート１２とからなる。
【０００４】リップルキャリー型は構成が簡単であり、
回路規模を小さくすることができるが、各桁において下
位桁からのキャリーがアンドゲートで論理演算されるの
で、キャリーＣ５の確定が遅くなり、低速である。例え
ばＣ１＝‘１’の状態で入力ビットＡ４〜Ａ１＝‘１１
１１’が供給されると、キャリーＣ２〜Ｃ５が順次
‘１’に変化するので、出力値の確定が遅くなる。
回路規模を小さくすることができるが、各桁において下
位桁からのキャリーがアンドゲートで論理演算されるの
で、キャリーＣ５の確定が遅くなり、低速である。例え
ばＣ１＝‘１’の状態で入力ビットＡ４〜Ａ１＝‘１１
１１’が供給されると、キャリーＣ２〜Ｃ５が順次
‘１’に変化するので、出力値の確定が遅くなる。
【０００５】図１２は、特開平５−６１６４５に開示さ
れている全加算器に用いられた２進キャリー演算回路１
２Ａを示す。
れている全加算器に用いられた２進キャリー演算回路１
２Ａを示す。
【０００６】この回路１２Ａは、転送ゲート１３〜１５
とインバータ１６〜１８とからなる。Ａ１＝‘０’のと
き、転送ゲート１３及び１４がそれぞれオン及びオフに
なり、Ｄ１＝Ｃ１となる。Ａ１＝‘１’のとき、転送ゲ
ート１３及び１４がそれぞれオフ及びオンになり、Ｄ１
＝＊Ｃ１となる。ここに＊は反転演算子である。これら
の関係から、転送ゲート１３及び１４並びにインバータ
１６及び１７により、イクスクルーシブオアゲート１１
Ａが構成されている。
とインバータ１６〜１８とからなる。Ａ１＝‘０’のと
き、転送ゲート１３及び１４がそれぞれオン及びオフに
なり、Ｄ１＝Ｃ１となる。Ａ１＝‘１’のとき、転送ゲ
ート１３及び１４がそれぞれオフ及びオンになり、Ｄ１
＝＊Ｃ１となる。ここに＊は反転演算子である。これら
の関係から、転送ゲート１３及び１４並びにインバータ
１６及び１７により、イクスクルーシブオアゲート１１
Ａが構成されている。
【０００７】出力ビットＤ１が‘０’のとき、すなわ
ち、入力ビットＡ１及び下位桁からのキャリーＣ１が共
に‘０’又は‘１’のとき、転送ゲート１５がオンにな
り、Ｃ２＝Ａ１となる。
ち、入力ビットＡ１及び下位桁からのキャリーＣ１が共
に‘０’又は‘１’のとき、転送ゲート１５がオンにな
り、Ｃ２＝Ａ１となる。
【０００８】このような２進キャリー演算回路１２Ａに
よれば、入力ビットＡ１が転送ゲート１５を通って上位
桁へのキャリーＣ２となるので、動作が高速であるよう
に見える。しかし、例えばキャリーＣ１がインバータ１
６、転送ゲート１４及びインバータ１８を介して転送ゲ
ート１５のＮＭＯＳトランジスタをオンにするので、動
作の高速化が妨げられる。
よれば、入力ビットＡ１が転送ゲート１５を通って上位
桁へのキャリーＣ２となるので、動作が高速であるよう
に見える。しかし、例えばキャリーＣ１がインバータ１
６、転送ゲート１４及びインバータ１８を介して転送ゲ
ート１５のＮＭＯＳトランジスタをオンにするので、動
作の高速化が妨げられる。
【０００９】図１３は、従来のリップルキャリー型デク
リメンタを示す。
リメンタを示す。
【００１０】最下位桁の半減算回路１０Ｘは、入力ビッ
トＡ１とアンドゲート１２の一方の入力端の間にインバ
ータ１９が接続されている他は、図１１の半加算回路１
０と同一構成である。アンドゲート１２の出力であるボ
ローＢ２は、Ａ１＝‘０’かつＢ１＝‘１’のとき
‘１’となる。
トＡ１とアンドゲート１２の一方の入力端の間にインバ
ータ１９が接続されている他は、図１１の半加算回路１
０と同一構成である。アンドゲート１２の出力であるボ
ローＢ２は、Ａ１＝‘０’かつＢ１＝‘１’のとき
‘１’となる。
【００１１】このデクリメンタも、図１１のインクリメ
ンタと同様に構成が簡単であり、回路規模を小さくする
ことができるが、各桁において下位桁からのボローがア
ンドゲートで論理演算されるので、ボローＢ５の確定が
遅くなり、低速である。
ンタと同様に構成が簡単であり、回路規模を小さくする
ことができるが、各桁において下位桁からのボローがア
ンドゲートで論理演算されるので、ボローＢ５の確定が
遅くなり、低速である。
【００１２】キャリールックアヘッド型のインクリメン
タ及びデクリメンタは、リップルキャリー型よりも動作
が高速であるが、回路規模が大きくなる。
タ及びデクリメンタは、リップルキャリー型よりも動作
が高速であるが、回路規模が大きくなる。
【００１３】このように、インクリメンタ及びデクリメ
ンタでは、高速化と回路規模の縮小化とがトレードオフ
の関係になっている。
ンタでは、高速化と回路規模の縮小化とがトレードオフ
の関係になっている。
【００１４】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、回路規模が小さいリップルキャリ
ー型の利点を維持しつつ、より高速化を達成することが
可能なインクリメンタ及びデクリメンタ、並びに、これ
らの特徴的な構成要素として用いることができる２進キ
ャリー演算回路、半加算回路、２進ボロー演算回路及び
半減算回路を提供することにある。
ような問題点に鑑み、回路規模が小さいリップルキャリ
ー型の利点を維持しつつ、より高速化を達成することが
可能なインクリメンタ及びデクリメンタ、並びに、これ
らの特徴的な構成要素として用いることができる２進キ
ャリー演算回路、半加算回路、２進ボロー演算回路及び
半減算回路を提供することにある。
【００１５】
【課題を解決するための手段及びその作用効果】本発明
によるインクリメンタの一態様では、入力ビットと下位
桁からのキャリーとを加算して出力ビットと上行桁への
キャリーとを生成する半加算回路を複数有し、該複数の
半加算回路がキャリーに関し縦続接続されている。最下
位桁以外の各半加算回路の２進キャリー演算回路は、該
入力ビットが活性の時オンにされ、該下位桁からのキャ
リーがデータ入力端に供給される転送ゲートと、該入力
ビットが不活性の時オンにされ、論理値が該キャリーの
不活性電位のそれに等しい電源電位と該転送ゲートのデ
ータ出力端との間に接続されたトランジスタとを有し、
該データ出力端の信号が該上行桁へのキャリーである。
によるインクリメンタの一態様では、入力ビットと下位
桁からのキャリーとを加算して出力ビットと上行桁への
キャリーとを生成する半加算回路を複数有し、該複数の
半加算回路がキャリーに関し縦続接続されている。最下
位桁以外の各半加算回路の２進キャリー演算回路は、該
入力ビットが活性の時オンにされ、該下位桁からのキャ
リーがデータ入力端に供給される転送ゲートと、該入力
ビットが不活性の時オンにされ、論理値が該キャリーの
不活性電位のそれに等しい電源電位と該転送ゲートのデ
ータ出力端との間に接続されたトランジスタとを有し、
該データ出力端の信号が該上行桁へのキャリーである。
【００１６】この構成によれば、最下位桁以外の各半加
算回路の２進キャリー演算回路の転送ゲートが直列に接
続される。各転送ゲートは入力ビットにより同時にオン
／オフ制御されるので、最下位桁からのキャリーは、転
送ゲート列を高速に伝播することができる。
算回路の２進キャリー演算回路の転送ゲートが直列に接
続される。各転送ゲートは入力ビットにより同時にオン
／オフ制御されるので、最下位桁からのキャリーは、転
送ゲート列を高速に伝播することができる。
【００１７】本発明によるデクリメンタの一態様では、
下位桁からのボローを入力ビットから減算して出力ビッ
トと上行桁へのボローとを生成する半減算回路を複数有
し、該複数の半減算回路がボローに関し縦続接続されて
いる。最下位桁以外の各半加減回路の２進ボロー演算回
路は、該入力ビットが不活性の時オンにされ、該下位桁
からのボローがデータ入力端に供給される転送ゲート
と、該入力ビットが活性の時オンにされ、論理値が該ボ
ローの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタとを
有し、該データ出力端の信号が該上行桁へのボローであ
る。
下位桁からのボローを入力ビットから減算して出力ビッ
トと上行桁へのボローとを生成する半減算回路を複数有
し、該複数の半減算回路がボローに関し縦続接続されて
いる。最下位桁以外の各半加減回路の２進ボロー演算回
路は、該入力ビットが不活性の時オンにされ、該下位桁
からのボローがデータ入力端に供給される転送ゲート
と、該入力ビットが活性の時オンにされ、論理値が該ボ
ローの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタとを
有し、該データ出力端の信号が該上行桁へのボローであ
る。
【００１８】この構成によれば、最下位桁以外の各半減
算回路の２進ボロー演算回路の転送ゲートが直列に接続
される。各転送ゲートは入力ビットにより同時にオン／
オフ制御されるので、最下位桁からのボローは、転送ゲ
ート列を高速に伝播することができる。
算回路の２進ボロー演算回路の転送ゲートが直列に接続
される。各転送ゲートは入力ビットにより同時にオン／
オフ制御されるので、最下位桁からのボローは、転送ゲ
ート列を高速に伝播することができる。
【００１９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００２１】［第１実施形態］図１は、インクリメンタ
や加算器などに用いられる本発明の第１実施形態の半加
算回路を示す。
や加算器などに用いられる本発明の第１実施形態の半加
算回路を示す。
【００２２】２進キャリー演算回路２０は、転送ゲート
２１と、インバータ２２と、ＰＭＯＳトランジスタ２３
とからなり、図１２の２進キャリー演算回路１２Ａより
も簡単な構成である。
２１と、インバータ２２と、ＰＭＯＳトランジスタ２３
とからなり、図１２の２進キャリー演算回路１２Ａより
も簡単な構成である。
【００２３】転送ゲート２１は、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの並列接続であり、該ＮＭＯＳ
トランジスタのゲートに入力ビットＡ１が供給され、該
ＰＭＯＳトランジスタのゲートに、入力ビットＡ１をイ
ンバータ２２で反転した信号＊Ａ１が供給される（＊は
反転演算子であり、＊付符号で示される信号はアクティ
ブロウである。以下同様。）。転送ゲート２１のデータ
入力端には、下位桁からのキャリー＊Ｃ１が供給され
る。転送ゲート２１のデータ出力端と電源電位ＶＤＤと
の間にはＰＭＯＳトランジスタ２３が接続され、ＰＭＯ
Ｓトランジスタ２３のゲートに入力ビットＡ１が供給さ
れる。上位桁へのキャリー＊Ｃ２は、転送ゲート２１の
データ出力端の信号である。
とＰＭＯＳトランジスタの並列接続であり、該ＮＭＯＳ
トランジスタのゲートに入力ビットＡ１が供給され、該
ＰＭＯＳトランジスタのゲートに、入力ビットＡ１をイ
ンバータ２２で反転した信号＊Ａ１が供給される（＊は
反転演算子であり、＊付符号で示される信号はアクティ
ブロウである。以下同様。）。転送ゲート２１のデータ
入力端には、下位桁からのキャリー＊Ｃ１が供給され
る。転送ゲート２１のデータ出力端と電源電位ＶＤＤと
の間にはＰＭＯＳトランジスタ２３が接続され、ＰＭＯ
Ｓトランジスタ２３のゲートに入力ビットＡ１が供給さ
れる。上位桁へのキャリー＊Ｃ２は、転送ゲート２１の
データ出力端の信号である。
【００２４】上記構成において、Ａ１＝‘１’のとき、
転送ゲート２１及びＰＭＯＳトランジスタ２３がそれぞ
れオン及びオフであり、＊Ｃ２＝＊Ｃ１となる。Ａ１＝
‘０’のとき、転送ゲート２１及びＰＭＯＳトランジス
タ２３がそれぞれオフ及びオンであり、キャリー＊Ｃ１
の値によらず＊Ｃ２＝‘１’となる。したがって、Ａ１
＝‘１’かつ＊Ｃ１＝‘０’のときのみ＊Ｃ２＝‘０’
であり、その他の場合には＊Ｃ２＝‘１’である。すな
わち、次の論理式が成立する。
転送ゲート２１及びＰＭＯＳトランジスタ２３がそれぞ
れオン及びオフであり、＊Ｃ２＝＊Ｃ１となる。Ａ１＝
‘０’のとき、転送ゲート２１及びＰＭＯＳトランジス
タ２３がそれぞれオフ及びオンであり、キャリー＊Ｃ１
の値によらず＊Ｃ２＝‘１’となる。したがって、Ａ１
＝‘１’かつ＊Ｃ１＝‘０’のときのみ＊Ｃ２＝‘０’
であり、その他の場合には＊Ｃ２＝‘１’である。すな
わち、次の論理式が成立する。
【００２５】Ｃ２＝Ａ１・Ｃ１ ・・・（１） ２進キャリー演算回路２０の構成上の特徴は、転送ゲー
ト２１とＰＭＯＳトランジスタ２３のオン／オフが逆で
あることと、ＰＭＯＳトランジスタ２３のソース電位Ｖ
ＤＤの論理値が、キャリー＊Ｃ１が不活性の時の論理値
に等しい点である。
ト２１とＰＭＯＳトランジスタ２３のオン／オフが逆で
あることと、ＰＭＯＳトランジスタ２３のソース電位Ｖ
ＤＤの論理値が、キャリー＊Ｃ１が不活性の時の論理値
に等しい点である。
【００２６】論理回路３０では、キャリー＊Ｃ１と信号
＊Ａ１とがアンドゲート３１に供給され、上位桁へのキ
ャリー＊Ｃ２がインバータ３２に供給され、アンドゲー
ト３１及びインバータ３２の出力がノアゲート３３に供
給され、ノアゲート３３から出力ビットＤ１が取り出さ
れる。論理回路３０の動作は、次の論理式で表される。
＊Ａ１とがアンドゲート３１に供給され、上位桁へのキ
ャリー＊Ｃ２がインバータ３２に供給され、アンドゲー
ト３１及びインバータ３２の出力がノアゲート３３に供
給され、ノアゲート３３から出力ビットＤ１が取り出さ
れる。論理回路３０の動作は、次の論理式で表される。
【００２７】 Ｄ１＝＊（＊Ｃ１・＊Ａ１＋Ｃ２） ＝＊（＊Ｃ１・＊Ａ１）・＊Ｃ２ ＝（Ｃ１＋Ａ１）・＊Ｃ２ この式は、上式（１）を用いると次のようになる。
【００２８】 したがって、出力ビットＤ１は、入力ビットＡ１とキャ
リーＣ１の一方が‘１’で他方が‘０’のとき‘１’で
あり、その他の場合には‘０’である。
リーＣ１の一方が‘１’で他方が‘０’のとき‘１’で
あり、その他の場合には‘０’である。
【００２９】このような動作により、図１の回路は半加
算回路として機能する。
算回路として機能する。
【００３０】図２は、図１の半加算回路が適用された４
ビットインクリメンタを示す回路図である。
ビットインクリメンタを示す回路図である。
【００３１】上位３桁の各半加算回路は、図１と同一構
成である。上位３桁の２進キャリー演算回路２０の転送
ゲート２１２〜２１４は直列に接続されている。キャリ
ー伝播が最も遅くなるのは、入力ビットＡ１〜Ａ４がい
ずれも‘１’のときである。このとき、転送ゲート２１
２〜２１４が同時にオンになるので、最下位桁からのキ
ャリー＊Ｃ２は、転送ゲート２１２〜２１４を高速に伝
播することができる。この伝播をより高速化するには、
キャリー＊Ｃ２の立ち下がりの傾斜を急にすればよい。
成である。上位３桁の２進キャリー演算回路２０の転送
ゲート２１２〜２１４は直列に接続されている。キャリ
ー伝播が最も遅くなるのは、入力ビットＡ１〜Ａ４がい
ずれも‘１’のときである。このとき、転送ゲート２１
２〜２１４が同時にオンになるので、最下位桁からのキ
ャリー＊Ｃ２は、転送ゲート２１２〜２１４を高速に伝
播することができる。この伝播をより高速化するには、
キャリー＊Ｃ２の立ち下がりの傾斜を急にすればよい。
【００３２】そこで、最下位桁の半加算回路４０では、
ナンドゲート４１を用いて入力ビットＡ１と固定ビット
Ｃ１＝‘１’とからキャリー＊Ｃ２を生成している。ま
た、このナンドゲート４１の出力を有効利用してイクス
クルーシブオアゲートを構成するために、Ｃ１及びＡ１
がオアゲート４２に供給され、ナンドゲート４１及びオ
アゲート４２の出力がナンドゲート４３に供給され、ナ
ンドゲート４３の出力がインバータ４４を介し出力ビッ
トＤ１として取り出される。半加算回路４０の動作は、
次の論理式で表される。
ナンドゲート４１を用いて入力ビットＡ１と固定ビット
Ｃ１＝‘１’とからキャリー＊Ｃ２を生成している。ま
た、このナンドゲート４１の出力を有効利用してイクス
クルーシブオアゲートを構成するために、Ｃ１及びＡ１
がオアゲート４２に供給され、ナンドゲート４１及びオ
アゲート４２の出力がナンドゲート４３に供給され、ナ
ンドゲート４３の出力がインバータ４４を介し出力ビッ
トＤ１として取り出される。半加算回路４０の動作は、
次の論理式で表される。
【００３３】 Ｄ１＝（Ｃ１＋Ａ１）・＊（Ｃ１・Ａ１） ＝（Ｃ１＋Ａ１）・（＊Ｃ１＋＊Ａ１） ＝Ｃ１・＊Ａ１＋＊Ｃ１・Ａ１ したがって、半加算回路４０はイクスクルーシブオアゲ
ートとしても機能する。
ートとしても機能する。
【００３４】キャリー＊Ｃ２が転送ゲート２１２〜２１
４を通ることによりエッジが鈍るが、最上位桁のインバ
ータ３２４で波形整形されてシャープエッジのキャリー
Ｃ５が得られる。
４を通ることによりエッジが鈍るが、最上位桁のインバ
ータ３２４で波形整形されてシャープエッジのキャリー
Ｃ５が得られる。
【００３５】次に、図２と図１１の回路の具体的な比較
結果を説明する。
結果を説明する。
【００３６】図１１のインクリメンタを通常の回路で構
成した場合には５０ゲート必要であったのに対し、図２
のそれでは３６ゲートであった。また、０．３５μｍテ
クノロジーで仮想配線容量を用いてシミュレーションを
行なった結果、入力ビットＡ４〜Ａ１＝‘１１１１’の
最悪条件下でキャリー伝播時間が、図１１の場合３．８
ｎｓであったのに対し、図２のそれは２．６ｎｓであっ
た。
成した場合には５０ゲート必要であったのに対し、図２
のそれでは３６ゲートであった。また、０．３５μｍテ
クノロジーで仮想配線容量を用いてシミュレーションを
行なった結果、入力ビットＡ４〜Ａ１＝‘１１１１’の
最悪条件下でキャリー伝播時間が、図１１の場合３．８
ｎｓであったのに対し、図２のそれは２．６ｎｓであっ
た。
【００３７】図３は、このシミュレーションで用いた図
２の回路のレイアウト図である。図３では、配線をその
中心線で示し、メタル配線は網掛けでその幅を示し、ポ
リシリコンゲートは斜線でその幅を示している。Ｎウエ
ル内の各ＰＭＯＳトランジスタは、ポリシリコンゲート
とその両側のＰ型拡散領域を有している。Ｐウエル内の
各ＮＭＯＳトランジスタは、ポリシリコンゲートとその
両側のＮ型拡散領域を有している。層間コンタクトは正
方形で示されている。
２の回路のレイアウト図である。図３では、配線をその
中心線で示し、メタル配線は網掛けでその幅を示し、ポ
リシリコンゲートは斜線でその幅を示している。Ｎウエ
ル内の各ＰＭＯＳトランジスタは、ポリシリコンゲート
とその両側のＰ型拡散領域を有している。Ｐウエル内の
各ＮＭＯＳトランジスタは、ポリシリコンゲートとその
両側のＮ型拡散領域を有している。層間コンタクトは正
方形で示されている。
【００３８】本第１実施形態のインクリメンタによれ
ば、従来よりも回路規模を縮小することができると共
に、動作を高速化することができる。
ば、従来よりも回路規模を縮小することができると共
に、動作を高速化することができる。
【００３９】図４は、図２の４ビットインクリメンタが
４個縦続接続されて構成された１６ビットインクリメン
タを示す。
４個縦続接続されて構成された１６ビットインクリメン
タを示す。
【００４０】ビットＣ１は電源電位ＶＤＤに固定されて
おり、１６ビット入力Ａ１〜Ａ１６が供給されると、こ
れにＣ１＝‘１’を加算した１７ビット出力Ｄ１〜Ｄ１
６及びＣ１７が非同期で得られる。各４ビットインクリ
メンタの最上位桁から出力されるキャリーＣ５、Ｃ８、
Ｃ１２及びＣ１７はいずれもインバータで駆動能力が増
幅されているので、信号の鈍りによる動作の低下が防止
される。
おり、１６ビット入力Ａ１〜Ａ１６が供給されると、こ
れにＣ１＝‘１’を加算した１７ビット出力Ｄ１〜Ｄ１
６及びＣ１７が非同期で得られる。各４ビットインクリ
メンタの最上位桁から出力されるキャリーＣ５、Ｃ８、
Ｃ１２及びＣ１７はいずれもインバータで駆動能力が増
幅されているので、信号の鈍りによる動作の低下が防止
される。
【００４１】［第２実施形態］図５は、本発明の第２実
施形態の半加算回路を示す。
施形態の半加算回路を示す。
【００４２】この回路では、ビット＊Ｃ１と＊Ａ１とが
イクスクルーシブオアゲート１１に供給されて出力ビッ
トＤ１が生成され、出力ビットＤ１の生成にキャリー＊
Ｃ２が用いられていない。他の点は図１の回路と同一で
ある。
イクスクルーシブオアゲート１１に供給されて出力ビッ
トＤ１が生成され、出力ビットＤ１の生成にキャリー＊
Ｃ２が用いられていない。他の点は図１の回路と同一で
ある。
【００４３】図６は、図５においてイクスクルーシブオ
アゲート１１が図１２中の回路１１Ａと同一構成である
場合を示す。
アゲート１１が図１２中の回路１１Ａと同一構成である
場合を示す。
【００４４】図７は、図６の半加算回路が適用された４
ビットインクリメンタを示す回路図である。最下位桁の
半加算回路４０は、図２のそれと同一である。
ビットインクリメンタを示す回路図である。最下位桁の
半加算回路４０は、図２のそれと同一である。
【００４５】この回路の動作は、以上の説明から明らか
であるので省略する。
であるので省略する。
【００４６】［第３実施形態］図８は、本発明の第３実
施形態のインクリメンタを示す。
施形態のインクリメンタを示す。
【００４７】図７と同様に、上位３桁の２進キャリー演
算回路２０Ａの転送ゲート２１２〜２１４が直列に接続
されているので、キャリー伝搬の高速化が達成される。
この回路の特徴は、各桁の上位側へのキャリーが非反転
信号である。
算回路２０Ａの転送ゲート２１２〜２１４が直列に接続
されているので、キャリー伝搬の高速化が達成される。
この回路の特徴は、各桁の上位側へのキャリーが非反転
信号である。
【００４８】最下位桁の半加算回路４０Ａでは、図２の
ナンドゲート４１の替わりにアンドゲート４１Ａが用い
られている。
ナンドゲート４１の替わりにアンドゲート４１Ａが用い
られている。
【００４９】このアンドゲート４１Ａの出力を有効利用
してイクスクルーシブオアゲート１１を構成するため
に、固定ビットＣ１＝‘１’及び入力ビットＡ１がノア
ゲート４２Ａに供給され、アンドゲート４１Ａ及びノア
ゲート４２Ａの出力がノアゲート４５に供給され、ノア
ゲート４５から出力ビットＤ１が取り出される。半加算
回路４０Ａの動作は、次の論理式で表される。
してイクスクルーシブオアゲート１１を構成するため
に、固定ビットＣ１＝‘１’及び入力ビットＡ１がノア
ゲート４２Ａに供給され、アンドゲート４１Ａ及びノア
ゲート４２Ａの出力がノアゲート４５に供給され、ノア
ゲート４５から出力ビットＤ１が取り出される。半加算
回路４０Ａの動作は、次の論理式で表される。
【００５０】 Ｄ１＝＊（＊（Ｃ１＋Ａ１）＋Ｃ１・Ａ１） ＝（Ｃ１＋Ａ１）・（＊Ｃ１＋＊Ａ１） ＝Ｃ１・＊Ａ１＋＊Ｃ１・Ａ１ したがって、半加算回路４０Ａはイクスクルーシブオア
ゲートとしても機能する。
ゲートとしても機能する。
【００５１】他の桁の２進キャリー演算回路２０Ａで
は、転送ゲート２１のデータ出力端とグランドとの間に
ＮＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトラ
ンジスタ２３Ａのゲートにインバータ２２の出力が供給
されている点で、図１の回路２０と異なる。
は、転送ゲート２１のデータ出力端とグランドとの間に
ＮＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトラ
ンジスタ２３Ａのゲートにインバータ２２の出力が供給
されている点で、図１の回路２０と異なる。
【００５２】Ａ２＝‘１’のとき、転送ゲート２１２及
びＮＭＯＳトランジスタ２３Ａがそれぞれオン及びオフ
であり、Ｃ３＝Ｃ２となる。Ａ２＝‘０’のとき、転送
ゲート２１２及びＮＭＯＳトランジスタ２３Ａがそれぞ
れオフ及びオンであり、下位桁からのキャリーＣ２の値
によらずＣ３＝‘０’となる。したがって、Ａ２＝
‘１’かつＣ２＝‘１’のときのみＣ３＝‘１’であ
り、その他の場合にはＣ３＝‘０’である。すなわち、
２進キャリー演算回路２０Ａはアンドゲートとして機能
する。
びＮＭＯＳトランジスタ２３Ａがそれぞれオン及びオフ
であり、Ｃ３＝Ｃ２となる。Ａ２＝‘０’のとき、転送
ゲート２１２及びＮＭＯＳトランジスタ２３Ａがそれぞ
れオフ及びオンであり、下位桁からのキャリーＣ２の値
によらずＣ３＝‘０’となる。したがって、Ａ２＝
‘１’かつＣ２＝‘１’のときのみＣ３＝‘１’であ
り、その他の場合にはＣ３＝‘０’である。すなわち、
２進キャリー演算回路２０Ａはアンドゲートとして機能
する。
【００５３】２進キャリー演算回路２０Ａの構成上の特
徴は、転送ゲート２１２とＮＭＯＳトランジスタ２３Ａ
のオン／オフが逆であることと、ＮＭＯＳトランジスタ
２３Ａのソース電位０Ｖの論理値が、キャリーＣ２が不
活性の時の論理値に等しい点であり、この点は上述した
図１の回路のそれと同一である。
徴は、転送ゲート２１２とＮＭＯＳトランジスタ２３Ａ
のオン／オフが逆であることと、ＮＭＯＳトランジスタ
２３Ａのソース電位０Ｖの論理値が、キャリーＣ２が不
活性の時の論理値に等しい点であり、この点は上述した
図１の回路のそれと同一である。
【００５４】イクスクルーシブオアゲート１１Ａには、
キャリーＣ２及び入力ビットＡ２が供給される。
キャリーＣ２及び入力ビットＡ２が供給される。
【００５５】また、最上位桁の転送ゲート２１４のデー
タ出力端の信号は、インバータ３２４及び３２５を介
し、波形整形されたキャリーＣ５となる。
タ出力端の信号は、インバータ３２４及び３２５を介
し、波形整形されたキャリーＣ５となる。
【００５６】この回路の動作は、以上の説明から明らか
であるので省略する。
であるので省略する。
【００５７】［第４実施形態］図９は、本発明の第４実
施形態のデクリメンタを示す。
施形態のデクリメンタを示す。
【００５８】この回路も、上位３桁の２進ボロー演算回
路２０Ｘの転送ゲート２１２〜２１４が直列に接続され
ているので、ボロー伝搬の高速化が達成される。
路２０Ｘの転送ゲート２１２〜２１４が直列に接続され
ているので、ボロー伝搬の高速化が達成される。
【００５９】最下位桁の半減算回路４０Ｘでは、ナンド
ゲート４１及びインバータ４６を用いて入力ビットＡ１
と固定ビットＢ１＝‘１’とからボロー＊Ｂ２を生成し
ており、Ａ１＝‘０’かつＢ１＝‘１’のときのみ＊Ｂ
２＝０となる。
ゲート４１及びインバータ４６を用いて入力ビットＡ１
と固定ビットＢ１＝‘１’とからボロー＊Ｂ２を生成し
ており、Ａ１＝‘０’かつＢ１＝‘１’のときのみ＊Ｂ
２＝０となる。
【００６０】また、インバータ４６及びナンドゲート４
１の出力を有効利用してイクスクルーシブオアゲートを
構成するために、Ｂ１及びインバータ４６の出力＊Ａ１
がオアゲート４２に供給され、ナンドゲート４１及びオ
アゲート４２の出力がナンドゲート４３に供給され、ナ
ンドゲート４３から出力ビットＤ１が取り出される。半
減算回路４０Ｘの動作は、次の論理式で表される。
１の出力を有効利用してイクスクルーシブオアゲートを
構成するために、Ｂ１及びインバータ４６の出力＊Ａ１
がオアゲート４２に供給され、ナンドゲート４１及びオ
アゲート４２の出力がナンドゲート４３に供給され、ナ
ンドゲート４３から出力ビットＤ１が取り出される。半
減算回路４０Ｘの動作は、次の論理式で表される。
【００６１】 Ｄ１＝＊（（Ｂ１＋＊Ａ１）・＊（Ｂ１・＊Ａ１）） ＝＊（Ｂ１＋＊Ａ１）＋（Ｂ１・＊Ａ１） ＝＊Ｂ１・Ａ１＋Ｂ１・＊Ａ１ したがって、半加算回路４０Ａはイクスクルーシブオア
ゲートとしても機能する。
ゲートとしても機能する。
【００６２】２進ボロー演算回路２０Ｘは、入力ビット
Ａ２に対するオン／オフ動作が図２の２進キャリー演算
回路２０のそれと逆になるように接続されている。
Ａ２に対するオン／オフ動作が図２の２進キャリー演算
回路２０のそれと逆になるように接続されている。
【００６３】Ａ２＝‘０’のとき、転送ゲート２１２及
びＰＭＯＳトランジスタ２３がそれぞれオン及びオフで
あり、＊Ｂ３＝＊Ｂ２となる。Ａ２＝‘１’のとき、転
送ゲート２１２及びＰＭＯＳトランジスタ２３がそれぞ
れオフ及びオンであり、ボロー＊Ｂ２の値によらず＊Ｂ
３＝‘１’となる。したがって、Ａ２＝‘０’かつ＊Ｂ
２＝‘０’のときのみ＊Ｂ３＝‘０’であり、その他の
場合には＊Ｂ３＝‘１’である。すなわち、次の論理式
が成立する。
びＰＭＯＳトランジスタ２３がそれぞれオン及びオフで
あり、＊Ｂ３＝＊Ｂ２となる。Ａ２＝‘１’のとき、転
送ゲート２１２及びＰＭＯＳトランジスタ２３がそれぞ
れオフ及びオンであり、ボロー＊Ｂ２の値によらず＊Ｂ
３＝‘１’となる。したがって、Ａ２＝‘０’かつ＊Ｂ
２＝‘０’のときのみ＊Ｂ３＝‘０’であり、その他の
場合には＊Ｂ３＝‘１’である。すなわち、次の論理式
が成立する。
【００６４】Ｂ３＝＊Ａ２・Ｂ２ ・・・（３） ２進ボロー演算回路２０Ｘの構成上の特徴は、転送ゲー
ト２１２とＰＭＯＳトランジスタ２３のオン／オフが逆
であることと、ＰＭＯＳトランジスタ２３のソース電位
ＶＤＤの論理値が、ボロー＊Ｂ２が不活性の時の論理値
に等しい点であり、この点は上述した図１の回路のそれ
と同一である。
ト２１２とＰＭＯＳトランジスタ２３のオン／オフが逆
であることと、ＰＭＯＳトランジスタ２３のソース電位
ＶＤＤの論理値が、ボロー＊Ｂ２が不活性の時の論理値
に等しい点であり、この点は上述した図１の回路のそれ
と同一である。
【００６５】論理回路３０Ａでは、ボロー＊Ｂ２をイン
バータ３７で反転したＢ２と、インバータ２２の出力＊
Ａ２とがオアゲート３８に供給され、オアゲート３８の
出力とボロー＊Ｂ３とがナンドゲート３９に供給され、
ナンドゲート３９から出力ビットＤ２が取り出される。
論理回路３０Ａの動作は、次の論理式で表される。
バータ３７で反転したＢ２と、インバータ２２の出力＊
Ａ２とがオアゲート３８に供給され、オアゲート３８の
出力とボロー＊Ｂ３とがナンドゲート３９に供給され、
ナンドゲート３９から出力ビットＤ２が取り出される。
論理回路３０Ａの動作は、次の論理式で表される。
【００６６】 Ｄ１＝＊（（Ｂ２＋＊Ａ２）・＊Ｂ３） ＝＊Ｂ２・Ａ２＋Ｂ３ この式は、上式（３）を用いると次のようになる。
【００６７】 Ｄ１＝Ａ２・＊Ｂ２＋＊Ａ２・Ｂ２ ・・・（４） このような動作により、各桁の回路は半減算回路として
機能する。
機能する。
【００６８】図９のデクリメンタの動作は、以上の説明
から明らかであるので省略する。
から明らかであるので省略する。
【００６９】この第４実施形態のデクリメンタによって
も、上記第１実施形態と同様な効果が得られる。
も、上記第１実施形態と同様な効果が得られる。
【００７０】［第５実施形態］図１０は、本発明の第５
実施形態のデクリメンタを示す。
実施形態のデクリメンタを示す。
【００７１】この回路も、上位３桁の２進ボロー演算回
路２０Ｙの転送ゲート２１２〜２１４が直列に接続され
ているので、ボロー伝搬の高速化が達成される。この回
路の特徴は、各桁の上位側へのボローが非反転信号であ
る。
路２０Ｙの転送ゲート２１２〜２１４が直列に接続され
ているので、ボロー伝搬の高速化が達成される。この回
路の特徴は、各桁の上位側へのボローが非反転信号であ
る。
【００７２】最下位桁の半減算回路４０Ｙでは、図９の
ナンドゲート４１の替わりにアンドゲート４１Ａが用い
られている。
ナンドゲート４１の替わりにアンドゲート４１Ａが用い
られている。
【００７３】このアンドゲート４１Ａの出力を有効利用
してイクスクルーシブオアゲートを構成するために、固
定ビットＢ１＝‘１’と、入力ビットＡ１をインバータ
４６で反転した信号＊Ａ１とがノアゲート４２Ａに供給
され、アンドゲート４１Ａ及びノアゲート４２Ａの出力
がオアゲート４５Ａに供給され、オアゲート４５Ａから
出力ビットＤ１が取り出される。半減算回路４０Ｙの動
作は、次の論理式で表される。
してイクスクルーシブオアゲートを構成するために、固
定ビットＢ１＝‘１’と、入力ビットＡ１をインバータ
４６で反転した信号＊Ａ１とがノアゲート４２Ａに供給
され、アンドゲート４１Ａ及びノアゲート４２Ａの出力
がオアゲート４５Ａに供給され、オアゲート４５Ａから
出力ビットＤ１が取り出される。半減算回路４０Ｙの動
作は、次の論理式で表される。
【００７４】 Ｄ１＝＊（Ｂ１＋＊Ａ１）＋Ｂ１・＊Ａ１ ＝＊Ｂ１・Ａ１＋Ｂ１・＊Ａ１ したがって、半減算回路４０Ｙはイクスクルーシブオア
ゲートとしても機能する。
ゲートとしても機能する。
【００７５】他の桁の２進ボロー演算回路２０Ｙでは、
転送ゲート２１２のデータ出力端とグランドとの間にＮ
ＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトラン
ジスタ２３Ａのゲートに入力ビットＡ２が供給される点
で、図９の２進ボロー演算回路２０Ｘと異なる。
転送ゲート２１２のデータ出力端とグランドとの間にＮ
ＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトラン
ジスタ２３Ａのゲートに入力ビットＡ２が供給される点
で、図９の２進ボロー演算回路２０Ｘと異なる。
【００７６】Ａ２＝‘０’のとき、転送ゲート２１２及
びＮＭＯＳトランジスタ２３Ａがそれぞれオン及びオフ
であり、Ｂ３＝Ｂ２となる。Ａ２＝‘１’のとき、転送
ゲート２１２及びＮＭＯＳトランジスタ２３Ａがそれぞ
れオフ及びオンであり、ボローＢ２の値によらずＢ３＝
‘０’となる。したがって、Ａ２＝‘０’かつＢ２＝
‘１’のときのみＢ３＝‘１’であり、その他の場合に
はＢ３＝‘０’である。すなわち、２進ボロー演算回路
２０Ｙの動作は、次の論理式で表される。
びＮＭＯＳトランジスタ２３Ａがそれぞれオン及びオフ
であり、Ｂ３＝Ｂ２となる。Ａ２＝‘１’のとき、転送
ゲート２１２及びＮＭＯＳトランジスタ２３Ａがそれぞ
れオフ及びオンであり、ボローＢ２の値によらずＢ３＝
‘０’となる。したがって、Ａ２＝‘０’かつＢ２＝
‘１’のときのみＢ３＝‘１’であり、その他の場合に
はＢ３＝‘０’である。すなわち、２進ボロー演算回路
２０Ｙの動作は、次の論理式で表される。
【００７７】Ｂ３＝＊Ａ２・Ｂ２ ・・・（５） ２進ボロー演算回路２０Ｙの構成上の特徴は、転送ゲー
ト２１２とＮＭＯＳトランジスタ２３Ａのオン／オフが
逆であることと、ＮＭＯＳトランジスタ２３Ａのソース
電位０Ｖの論理値が、ボローＢ２が不活性の時の論理値
に等しい点であり、この点は上述した図１の回路のそれ
と同一である。
ト２１２とＮＭＯＳトランジスタ２３Ａのオン／オフが
逆であることと、ＮＭＯＳトランジスタ２３Ａのソース
電位０Ｖの論理値が、ボローＢ２が不活性の時の論理値
に等しい点であり、この点は上述した図１の回路のそれ
と同一である。
【００７８】イクスクルーシブオアゲート１１Ａには、
ボローＢ２及び入力ビットＡ２が供給される。
ボローＢ２及び入力ビットＡ２が供給される。
【００７９】また、最上位桁の転送ゲート２１４のデー
タ出力端の信号は、インバータ３２４及び３２５を介し
波形整形されたボローＢ５となる。
タ出力端の信号は、インバータ３２４及び３２５を介し
波形整形されたボローＢ５となる。
【００８０】図１０のデクリメンタの動作は、以上の説
明から明らかであるので省略する。
明から明らかであるので省略する。
【００８１】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記各実施形態では入力ビット及び出
力ビットがいずれも正論理である場合を説明したが、入
力ビット及び出力ビットの一方又は両方が負論理である
場合の回路構成も本発明に含まれる。また、インクリメ
ンタ及びデクリメンタの最下位桁回路は、上位桁回路と
同一であってもよい。
まれる。例えば、上記各実施形態では入力ビット及び出
力ビットがいずれも正論理である場合を説明したが、入
力ビット及び出力ビットの一方又は両方が負論理である
場合の回路構成も本発明に含まれる。また、インクリメ
ンタ及びデクリメンタの最下位桁回路は、上位桁回路と
同一であってもよい。
【００８２】本発明には以下の付記が含まれる。
【００８３】（付記１） 入力ビットが活性の時オンに
され、下位桁からのキャリーがデータ入力端に供給され
る転送ゲートと、該入力ビットが不活性の時オンにさ
れ、論理値が該キャリーの不活性電位のそれに等しい電
源電位と該転送ゲートのデータ出力端との間に接続され
たトランジスタと、を有し、該データ出力端から上位桁
へのキャリーが取り出されることを特徴とする２進キャ
リー演算回路。（１） （付記２） 第１入力ビットが活性の時オンにされ、第
２ビットがデータ入力端に供給される転送ゲートと、該
第１入力ビットが不活性の時オンにされ、論理値が該第
２ビットの不活性電位のそれに等しい電源電位と該転送
ゲートのデータ出力端との間に接続されたトランジスタ
と、該第１入力ビットと該第２ビットの一方が活性で他
方が不活性である時に出力ビットを活性にする論理回路
と、を有し、該データ出力端の信号が上行桁へのキャリ
ーであることを特徴とする半加算回路。（２） （付記３） 上記第２ビットはアクティブロウの信号で
あり、上記電源電位は高電位であることを特徴とする付
記２記載の半加算回路。
され、下位桁からのキャリーがデータ入力端に供給され
る転送ゲートと、該入力ビットが不活性の時オンにさ
れ、論理値が該キャリーの不活性電位のそれに等しい電
源電位と該転送ゲートのデータ出力端との間に接続され
たトランジスタと、を有し、該データ出力端から上位桁
へのキャリーが取り出されることを特徴とする２進キャ
リー演算回路。（１） （付記２） 第１入力ビットが活性の時オンにされ、第
２ビットがデータ入力端に供給される転送ゲートと、該
第１入力ビットが不活性の時オンにされ、論理値が該第
２ビットの不活性電位のそれに等しい電源電位と該転送
ゲートのデータ出力端との間に接続されたトランジスタ
と、該第１入力ビットと該第２ビットの一方が活性で他
方が不活性である時に出力ビットを活性にする論理回路
と、を有し、該データ出力端の信号が上行桁へのキャリ
ーであることを特徴とする半加算回路。（２） （付記３） 上記第２ビットはアクティブロウの信号で
あり、上記電源電位は高電位であることを特徴とする付
記２記載の半加算回路。
【００８４】（付記４） 上記第２ビットはアクティブ
ハイの信号であり、上記電源電位は低電位であることを
特徴とする付記２記載の半加算回路。
ハイの信号であり、上記電源電位は低電位であることを
特徴とする付記２記載の半加算回路。
【００８５】（付記５） 入力ビットと下位桁からのキ
ャリーとを加算して出力ビットと上行桁へのキャリーと
を生成する半加算回路を複数有し、該複数の半加算回路
がキャリーに関し縦続接続されたインクリメンタであっ
て、最下位桁以外の各半加算回路は、該入力ビットが活
性の時オンにされ、該下位桁からのキャリーがデータ入
力端に供給される転送ゲートと、該入力ビットが不活性
の時オンにされ、論理値が該キャリーの不活性電位のそ
れに等しい電源電位と該転送ゲートのデータ出力端との
間に接続されたトランジスタと、該入力ビットと該下位
桁からのキャリーの一方が活性で他方が不活性である時
に該出力ビットを活性にする論理回路と、を有し、該デ
ータ出力端の信号が該上行桁へのキャリーであることを
特徴とするインクリメンタ。（３） （付記６） 上記複数の半加算回路のうち最下位桁のそ
れは、上位桁へのキャリーを生成するナンドゲート又は
アンドゲートを有することを特徴とする付記５記載のイ
ンクリメンタ。（４） （付記７） 上記複数の半加算回路のうち最上位桁のそ
れは、上記転送ゲートのデータ出力端に接続されキャリ
ー信号を波形整形するインバータを有することを特徴と
する付記５又は６記載のインクリメンタ。（５） （付記８） 入力ビットが不活性の時オンにされ、下位
桁からのボローがデータ入力端に供給される転送ゲート
と、該入力ビットが活性の時オンにされ、論理値が該ボ
ローの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタと、
を有し、該データ出力端から上位桁へのボローが取り出
されることを特徴とする２進ボロー演算回路。（６） （付記９） 第１入力ビットが不活性の時オンにされ、
第２ビットがデータ入力端に供給される転送ゲートと、
該第１入力ビットが活性の時オンにされ、論理値が該第
２ビットの不活性電位のそれに等しい電源電位と該転送
ゲートのデータ出力端との間に接続されたトランジスタ
と、該第１入力ビットと該第２ビットの一方が活性で他
方が不活性である時に出力ビットを活性にする論理回路
と、を有し、該データ出力端の信号が上行桁へのボロー
であることを特徴とする半減算回路。（７） （付記１０） 上記第２ビットはアクティブロウの信号
であり、上記電源電位は高電位であることを特徴とする
付記９記載の半減算回路。
ャリーとを加算して出力ビットと上行桁へのキャリーと
を生成する半加算回路を複数有し、該複数の半加算回路
がキャリーに関し縦続接続されたインクリメンタであっ
て、最下位桁以外の各半加算回路は、該入力ビットが活
性の時オンにされ、該下位桁からのキャリーがデータ入
力端に供給される転送ゲートと、該入力ビットが不活性
の時オンにされ、論理値が該キャリーの不活性電位のそ
れに等しい電源電位と該転送ゲートのデータ出力端との
間に接続されたトランジスタと、該入力ビットと該下位
桁からのキャリーの一方が活性で他方が不活性である時
に該出力ビットを活性にする論理回路と、を有し、該デ
ータ出力端の信号が該上行桁へのキャリーであることを
特徴とするインクリメンタ。（３） （付記６） 上記複数の半加算回路のうち最下位桁のそ
れは、上位桁へのキャリーを生成するナンドゲート又は
アンドゲートを有することを特徴とする付記５記載のイ
ンクリメンタ。（４） （付記７） 上記複数の半加算回路のうち最上位桁のそ
れは、上記転送ゲートのデータ出力端に接続されキャリ
ー信号を波形整形するインバータを有することを特徴と
する付記５又は６記載のインクリメンタ。（５） （付記８） 入力ビットが不活性の時オンにされ、下位
桁からのボローがデータ入力端に供給される転送ゲート
と、該入力ビットが活性の時オンにされ、論理値が該ボ
ローの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタと、
を有し、該データ出力端から上位桁へのボローが取り出
されることを特徴とする２進ボロー演算回路。（６） （付記９） 第１入力ビットが不活性の時オンにされ、
第２ビットがデータ入力端に供給される転送ゲートと、
該第１入力ビットが活性の時オンにされ、論理値が該第
２ビットの不活性電位のそれに等しい電源電位と該転送
ゲートのデータ出力端との間に接続されたトランジスタ
と、該第１入力ビットと該第２ビットの一方が活性で他
方が不活性である時に出力ビットを活性にする論理回路
と、を有し、該データ出力端の信号が上行桁へのボロー
であることを特徴とする半減算回路。（７） （付記１０） 上記第２ビットはアクティブロウの信号
であり、上記電源電位は高電位であることを特徴とする
付記９記載の半減算回路。
【００８６】（付記１１） 上記第２ビットはアクティ
ブハイの信号であり、上記電源電位は低電位であること
を特徴とする付記９記載の半減算回路。
ブハイの信号であり、上記電源電位は低電位であること
を特徴とする付記９記載の半減算回路。
【００８７】（付記１２） 下位桁からのボローを入力
ビットから減算して出力ビットと上行桁へのボローとを
生成する半減算回路を複数有し、該複数の半減算回路が
ボローに関し縦続接続されたデクリメンタであって、最
下位桁以外の各半加減回路は、該入力ビットが不活性の
時オンにされ、該下位桁からのボローがデータ入力端に
供給される転送ゲートと、該入力ビットが活性の時オン
にされ、論理値が該ボローの不活性電位のそれに等しい
電源電位と該転送ゲートのデータ出力端との間に接続さ
れたトランジスタと、該入力ビットと該下位桁からのボ
ローの一方が活性で他方が不活性である時に該出力ビッ
トを活性にする論理回路と、を有し、該データ出力端の
信号が該上行桁へのボローであることを特徴とするデク
リメンタ。（８） （付記１３） 上記複数の半減算回路のうち最下位桁の
それは、上位桁へのボローを生成するナンドゲート又は
アンドゲートと、入力ビットを反転させて該ナンドゲー
ト又はアンドゲートの入力端へ供給するインバータとを
有することを特徴とする付記１２記載のデクリメンタ。
ビットから減算して出力ビットと上行桁へのボローとを
生成する半減算回路を複数有し、該複数の半減算回路が
ボローに関し縦続接続されたデクリメンタであって、最
下位桁以外の各半加減回路は、該入力ビットが不活性の
時オンにされ、該下位桁からのボローがデータ入力端に
供給される転送ゲートと、該入力ビットが活性の時オン
にされ、論理値が該ボローの不活性電位のそれに等しい
電源電位と該転送ゲートのデータ出力端との間に接続さ
れたトランジスタと、該入力ビットと該下位桁からのボ
ローの一方が活性で他方が不活性である時に該出力ビッ
トを活性にする論理回路と、を有し、該データ出力端の
信号が該上行桁へのボローであることを特徴とするデク
リメンタ。（８） （付記１３） 上記複数の半減算回路のうち最下位桁の
それは、上位桁へのボローを生成するナンドゲート又は
アンドゲートと、入力ビットを反転させて該ナンドゲー
ト又はアンドゲートの入力端へ供給するインバータとを
有することを特徴とする付記１２記載のデクリメンタ。
【００８８】（付記１４） 上記複数の半減算回路のう
ち最上位桁のそれは、上記転送ゲートのデータ出力端に
接続されボロー信号を波形整形するインバータを有する
ことを特徴とする付記１２又は１３記載のデクリメン
タ。
ち最上位桁のそれは、上記転送ゲートのデータ出力端に
接続されボロー信号を波形整形するインバータを有する
ことを特徴とする付記１２又は１３記載のデクリメン
タ。
【図１】本発明の第１実施形態の半加算回路を示す図で
ある。
ある。
【図２】図１の半加算回路が適用された４ビットインク
リメンタを示す回路図である。
リメンタを示す回路図である。
【図３】図２の回路のレイアウト図である。
【図４】図２の４ビットインクリメンタが４個縦続接続
されて構成された１６ビットインクリメンタを示すブロ
ック図である。
されて構成された１６ビットインクリメンタを示すブロ
ック図である。
【図５】本発明の第２実施形態の半加算回路を示す図で
ある。
ある。
【図６】図５において転送ゲートを用いてイクスクルー
シブオアゲートを構成した場合を示す回路図である。
シブオアゲートを構成した場合を示す回路図である。
【図７】図６の半加算回路が適用された４ビットインク
リメンタを示す回路図である。
リメンタを示す回路図である。
【図８】本発明の第３実施形態のインクリメンタを示す
回路図である。
回路図である。
【図９】本発明の第４実施形態のデクリメンタを示す回
路図である。
路図である。
【図１０】本発明の第５実施形態のデクリメンタを示す
回路図である。
回路図である。
【図１１】従来のリップルキャリー型インクリメンタを
示す論理回路図である。
示す論理回路図である。
【図１２】転送ゲートを用いた従来の２進キャリー演算
回路を示す図である。
回路を示す図である。
【図１３】従来のリップルキャリー型デクリメンタを示
す論理回路図である。
す論理回路図である。
１０、４０、４０Ａ 半加算回路 １０Ｘ、４０Ｘ、４０Ｙ 半減算回路 １１、１１Ａ イクスクルーシブオアゲート １２、３１、４１Ａ アンドゲート １３〜１５、２１、２１２〜２１４ 転送ゲート １６〜１８、２２、３２、３２２〜３２５、３７、４
４、４６ インバータ ２０、２０Ａ ２進キャリー演算回路 ２０Ｘ、２０Ｙ ２進ボロー演算回路 ３８、４２、４５Ａ オアゲート ３３、４２Ａ、４５ ノアゲート ３９、４１、４３ ナンドゲート ３０、３０Ａ 論理回路 ２３ ＰＭＯＳトランジスタ ２３Ａ ＮＭＯＳトランジスタ Ａ１〜Ａ４ 入力ビット Ｃ２〜Ｃ５、＊Ｃ２〜＊Ｃ４、Ｃ８、Ｃ１２、Ｃ１７
キャリー Ｂ２〜Ｂ５、＊Ｂ２〜＊Ｂ４ ボロー Ｃ１、Ｂ１ ‘１’固定ビット Ｄ１〜Ｄ４ 出力ビット ＶＤＤ 電源電位
４、４６ インバータ ２０、２０Ａ ２進キャリー演算回路 ２０Ｘ、２０Ｙ ２進ボロー演算回路 ３８、４２、４５Ａ オアゲート ３３、４２Ａ、４５ ノアゲート ３９、４１、４３ ナンドゲート ３０、３０Ａ 論理回路 ２３ ＰＭＯＳトランジスタ ２３Ａ ＮＭＯＳトランジスタ Ａ１〜Ａ４ 入力ビット Ｃ２〜Ｃ５、＊Ｃ２〜＊Ｃ４、Ｃ８、Ｃ１２、Ｃ１７
キャリー Ｂ２〜Ｂ５、＊Ｂ２〜＊Ｂ４ ボロー Ｃ１、Ｂ１ ‘１’固定ビット Ｄ１〜Ｄ４ 出力ビット ＶＤＤ 電源電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒川 利夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長坂 光明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 吉田 賢司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 本田 裕之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小林 健二 愛知県名古屋市西区康生通２丁目20番１号 株式会社メイテック内 (72)発明者 岡本 雅之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B016 AA01 BA02 CA01 FA01
Claims (8)
- 【請求項１】 入力ビットが活性の時オンにされ、下位
桁からのキャリーがデータ入力端に供給される転送ゲー
トと、 該入力ビットが不活性の時オンにされ、論理値が該キャ
リーの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタと、 を有し、該データ出力端から上位桁へのキャリーが取り
出されることを特徴とする２進キャリー演算回路。 - 【請求項２】 第１入力ビットが活性の時オンにされ、
第２ビットがデータ入力端に供給される転送ゲートと、 該第１入力ビットが不活性の時オンにされ、論理値が該
第２ビットの不活性電位のそれに等しい電源電位と該転
送ゲートのデータ出力端との間に接続されたトランジス
タと、 該第１入力ビットと該第２ビットの一方が活性で他方が
不活性である時に出力ビットを活性にする論理回路と、 を有し、該データ出力端の信号が上行桁へのキャリーで
あることを特徴とする半加算回路。 - 【請求項３】 入力ビットと下位桁からのキャリーとを
加算して出力ビットと上行桁へのキャリーとを生成する
半加算回路を複数有し、該複数の半加算回路がキャリー
に関し縦続接続されたインクリメンタであって、最下位
桁以外の各半加算回路は、 該入力ビットが活性の時オンにされ、該下位桁からのキ
ャリーがデータ入力端に供給される転送ゲートと、 該入力ビットが不活性の時オンにされ、論理値が該キャ
リーの不活性電位のそれに等しい電源電位と該転送ゲー
トのデータ出力端との間に接続されたトランジスタと、 該入力ビットと該下位桁からのキャリーの一方が活性で
他方が不活性である時に該出力ビットを活性にする論理
回路と、 を有し、該データ出力端の信号が該上行桁へのキャリー
であることを特徴とするインクリメンタ。 - 【請求項４】 上記複数の半加算回路のうち最下位桁の
それは、上位桁へのキャリーを生成するナンドゲート又
はアンドゲートを有することを特徴とする請求項５記載
のインクリメンタ。 - 【請求項５】 上記複数の半加算回路のうち最上位桁の
それは、上記転送ゲートのデータ出力端に接続されキャ
リー信号を波形整形するインバータを有することを特徴
とする請求項５又は６記載のインクリメンタ。 - 【請求項６】 入力ビットが不活性の時オンにされ、下
位桁からのボローがデータ入力端に供給される転送ゲー
トと、 該入力ビットが活性の時オンにされ、論理値が該ボロー
の不活性電位のそれに等しい電源電位と該転送ゲートの
データ出力端との間に接続されたトランジスタと、 を有し、該データ出力端から上位桁へのボローが取り出
されることを特徴とする２進ボロー演算回路。 - 【請求項７】 第１入力ビットが不活性の時オンにさ
れ、第２ビットがデータ入力端に供給される転送ゲート
と、 該第１入力ビットが活性の時オンにされ、論理値が該第
２ビットの不活性電位のそれに等しい電源電位と該転送
ゲートのデータ出力端との間に接続されたトランジスタ
と、 該第１入力ビットと該第２ビットの一方が活性で他方が
不活性である時に出力ビットを活性にする論理回路と、 を有し、該データ出力端の信号が上行桁へのボローであ
ることを特徴とする半減算回路。 - 【請求項８】 下位桁からのボローを入力ビットから減
算して出力ビットと上行桁へのボローとを生成する半減
算回路を複数有し、該複数の半減算回路がボローに関し
縦続接続されたデクリメンタであって、最下位桁以外の
各半加減回路は、 該入力ビットが不活性の時オンにされ、該下位桁からの
ボローがデータ入力端に供給される転送ゲートと、 該入力ビットが活性の時オンにされ、論理値が該ボロー
の不活性電位のそれに等しい電源電位と該転送ゲートの
データ出力端との間に接続されたトランジスタと、 該入力ビットと該下位桁からのボローの一方が活性で他
方が不活性である時に該出力ビットを活性にする論理回
路と、 を有し、該データ出力端の信号が該上行桁へのボローで
あることを特徴とするデクリメンタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116174A JP2002312160A (ja) | 2001-04-13 | 2001-04-13 | ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ |
| US10/073,132 US6781412B2 (en) | 2001-04-13 | 2002-02-13 | Logic circuit for fast carry/borrow |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116174A JP2002312160A (ja) | 2001-04-13 | 2001-04-13 | ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002312160A true JP2002312160A (ja) | 2002-10-25 |
Family
ID=18966949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116174A Pending JP2002312160A (ja) | 2001-04-13 | 2001-04-13 | ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ |
Country Status (2)
| Country | Link |
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| JP (1) | JP2002312160A (ja) |
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| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
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- 2001-04-13 JP JP2001116174A patent/JP2002312160A/ja active Pending
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2002
- 2002-02-13 US US10/073,132 patent/US6781412B2/en not_active Expired - Fee Related
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