JPH04302216A - 差動２値信号の転送方法及び該方法を実施するための電子アセンブリ - Google Patents
差動２値信号の転送方法及び該方法を実施するための電子アセンブリInfo
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- JPH04302216A JPH04302216A JP3311008A JP31100891A JPH04302216A JP H04302216 A JPH04302216 A JP H04302216A JP 3311008 A JP3311008 A JP 3311008A JP 31100891 A JP31100891 A JP 31100891A JP H04302216 A JPH04302216 A JP H04302216A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、差動タイプの電気信号
の転送の一般的問題に関する。
の転送の一般的問題に関する。
【０００２】
【従来の技術】この問題は、当該の回路の２つの出力線
の間の電位差信号によってその値が決められる論理信号
を生成する回路を含む電気アセンブリを形成する際に生
じる。
の間の電位差信号によってその値が決められる論理信号
を生成する回路を含む電気アセンブリを形成する際に生
じる。
【０００３】こうした論理信号は、前記アセンブリ内の
他の回路の入力に加えられ、これらの他の回路自体は、
下流に配置された他の回路に与えるための差動信号を供
給することが可能である。
他の回路の入力に加えられ、これらの他の回路自体は、
下流に配置された他の回路に与えるための差動信号を供
給することが可能である。
【０００４】これらの出力信号は、下流の回路の入力段
階に供給するのに十分な出力を供給することが可能な出
力段階によって生成される。差動２値信号の場合には、
その出力段階として差動増幅器が使用されることが多い
。
階に供給するのに十分な出力を供給することが可能な出
力段階によって生成される。差動２値信号の場合には、
その出力段階として差動増幅器が使用されることが多い
。
【０００５】性能上の理由から、特にモス （ＭＯＳ）
又はシ−モス（ＣＭＯＳ）技術においては、“予備充電
（ｐｒｅｃｈａｒｇｉｎｇ） ”回路が一般的に使用さ
れる。第１の“予備充電”段階で、差動線が一定の電圧
で充電され、その後で、第２の“評価（ｅｖａｌｕａｔ
ｉｏｎ）”段階でその差動線がその回路に与えられた入
力信号の関数である論理状態を定義する電圧に充電され
る。従って、差動信号の場合には、差動線の１つが第１
電圧（例えば供給電圧）に評価され、他の差動線が第２
電圧（例えば接地電圧）に充電される。 この場合には、差動線の切換時間を減少させるために、
供給電圧の１／２ に近い電圧にまで差動線を予備充電
することが行われる。その後で、供給電圧の１／２ で
ある電圧を供給する補助供給に対して線を連絡させ、予
備充電信号の制御を受けた予備充電回路によって予備充
電が行われることが一般的である。一般的には、この予
備充電回路は、２つの線の予備充電電圧が等しいことを
確保するためにこれらの２つの線を短絡する均圧（均等
）回路を有する。
又はシ−モス（ＣＭＯＳ）技術においては、“予備充電
（ｐｒｅｃｈａｒｇｉｎｇ） ”回路が一般的に使用さ
れる。第１の“予備充電”段階で、差動線が一定の電圧
で充電され、その後で、第２の“評価（ｅｖａｌｕａｔ
ｉｏｎ）”段階でその差動線がその回路に与えられた入
力信号の関数である論理状態を定義する電圧に充電され
る。従って、差動信号の場合には、差動線の１つが第１
電圧（例えば供給電圧）に評価され、他の差動線が第２
電圧（例えば接地電圧）に充電される。 この場合には、差動線の切換時間を減少させるために、
供給電圧の１／２ に近い電圧にまで差動線を予備充電
することが行われる。その後で、供給電圧の１／２ で
ある電圧を供給する補助供給に対して線を連絡させ、予
備充電信号の制御を受けた予備充電回路によって予備充
電が行われることが一般的である。一般的には、この予
備充電回路は、２つの線の予備充電電圧が等しいことを
確保するためにこれらの２つの線を短絡する均圧（均等
）回路を有する。
【０００６】
【発明が解決しようとする課題及び課題を解決するため
の手段】しかし、この従来の解決策は、特に集積回路の
場合に、その電圧を精確に調節することが困難な補助電
力供給（オグジリアリ・パワー・サプライ）を必要とす
るという欠点を有する。これは、集積回路の製造上のば
らつきが大きく、かつその製造後に集積回路サブ・アセ
ンブリの特性を変更することが困難な場合があるという
ことを原因とする。
の手段】しかし、この従来の解決策は、特に集積回路の
場合に、その電圧を精確に調節することが困難な補助電
力供給（オグジリアリ・パワー・サプライ）を必要とす
るという欠点を有する。これは、集積回路の製造上のば
らつきが大きく、かつその製造後に集積回路サブ・アセ
ンブリの特性を変更することが困難な場合があるという
ことを原因とする。
【０００７】従って、本発明はこの問題を解決すること
を目的とし、その主題は、２つの第１ビット線内に存在
する差動タイプの２値情報要素を、差動増幅器を介して
、２つの第２ビット線に転送するための方法を提供する
ことを目的とする。この方法は、第１ビット線の予備充
電段階とそれに続く評価段階とを含み、更にこの方法は
、予備充電段階が第１ビット線を互いに短絡させること
と、第２ビット線の少なくとも１つを第１ビット線に短
絡させることから成ることを特徴とする。
を目的とし、その主題は、２つの第１ビット線内に存在
する差動タイプの２値情報要素を、差動増幅器を介して
、２つの第２ビット線に転送するための方法を提供する
ことを目的とする。この方法は、第１ビット線の予備充
電段階とそれに続く評価段階とを含み、更にこの方法は
、予備充電段階が第１ビット線を互いに短絡させること
と、第２ビット線の少なくとも１つを第１ビット線に短
絡させることから成ることを特徴とする。
【０００８】補助パワーサプライの経済性に加えて、本
発明の解決策は、製造上のばらつきに係わらず、差動増
幅器の入力線に予備充電時に加えられる電圧が、その差
動増幅器を最大不安定状態にするレベルに自動的に調整
されるという有利な特徴を有する。その結果、後続の評
価段階で差動増幅器の切換時間が最小である。
発明の解決策は、製造上のばらつきに係わらず、差動増
幅器の入力線に予備充電時に加えられる電圧が、その差
動増幅器を最大不安定状態にするレベルに自動的に調整
されるという有利な特徴を有する。その結果、後続の評
価段階で差動増幅器の切換時間が最小である。
【０００９】一般的に、このように増幅された差動信号
は、予備充電を同様に必要とする他の回路の入力に加え
られる。従って、この増幅器の出力線の精確な予備充電
を同様に行うことが適切であり、本発明の追加の特徴に
よって、本発明の方法は、第２ビット線が予備充電段階
で互いに短絡されることをも特徴とする。
は、予備充電を同様に必要とする他の回路の入力に加え
られる。従って、この増幅器の出力線の精確な予備充電
を同様に行うことが適切であり、本発明の追加の特徴に
よって、本発明の方法は、第２ビット線が予備充電段階
で互いに短絡されることをも特徴とする。
【００１０】しかし、上記の方法は、予備充電で増幅器
による消費に関連した問題点を呈する可能性がある。こ
れは、予備充電段階で増幅器が短絡されて、その増幅器
自体の内部インピーダンスに給電するからである。従っ
て、例えば比較的強力な増幅器を必要とするアセンブリ
では、その増幅器の内部インピーダンスが低い場合に、
この消費が大きく、著しい温度上昇が生じる可能性があ
る。この結果として、特に、集積回路内のＭＯＳ トラ
ンジスタのようなコンポーネントの切換時間が増加する
ことによって、性能の劣化が引き起こされる。このタイ
プの回路が同一の集積回路内で多数使用される場合にも
、同じ問題が生じる可能性がある。
による消費に関連した問題点を呈する可能性がある。こ
れは、予備充電段階で増幅器が短絡されて、その増幅器
自体の内部インピーダンスに給電するからである。従っ
て、例えば比較的強力な増幅器を必要とするアセンブリ
では、その増幅器の内部インピーダンスが低い場合に、
この消費が大きく、著しい温度上昇が生じる可能性があ
る。この結果として、特に、集積回路内のＭＯＳ トラ
ンジスタのようなコンポーネントの切換時間が増加する
ことによって、性能の劣化が引き起こされる。このタイ
プの回路が同一の集積回路内で多数使用される場合にも
、同じ問題が生じる可能性がある。
【００１１】上記の場合にこの問題を克服するために、
本発明の別の側面によって、本発明の方法は、高い内部
インピーダンスを有する第１差動増幅器と、低い内部イ
ンピーダンスを有しかつ３つの状態を有する第２差動増
幅器とを使用することと、第１及び第２差動増幅器の入
力及び出力が並列に接続され、かつ第２差動増幅器が予
備充電段階で高インピーダンス状態に設定されるように
することとから成ることを特徴とする。
本発明の別の側面によって、本発明の方法は、高い内部
インピーダンスを有する第１差動増幅器と、低い内部イ
ンピーダンスを有しかつ３つの状態を有する第２差動増
幅器とを使用することと、第１及び第２差動増幅器の入
力及び出力が並列に接続され、かつ第２差動増幅器が予
備充電段階で高インピーダンス状態に設定されるように
することとから成ることを特徴とする。
【００１２】本発明は、上記方法を実現する電子回路に
も関する。本発明による電子回路は、差動増幅器の入力
に接続された２つのビット線で構成された少なくとも１
つの差動タイプの２値出力を有する。これらのビット線
は、予備充電段階で一定の電圧に予備充電され、この予
備充電段階の後に評価段階が行われ、この回路は、２つ
のビット線を短絡する第１手段と、差動増幅器の出力線
の少なくとも１つをビット線の少なくとも１つに短絡す
る第２手段とを有し、第１手段及び第２手段が予備充電
段階で稼動することを特徴とする。
も関する。本発明による電子回路は、差動増幅器の入力
に接続された２つのビット線で構成された少なくとも１
つの差動タイプの２値出力を有する。これらのビット線
は、予備充電段階で一定の電圧に予備充電され、この予
備充電段階の後に評価段階が行われ、この回路は、２つ
のビット線を短絡する第１手段と、差動増幅器の出力線
の少なくとも１つをビット線の少なくとも１つに短絡す
る第２手段とを有し、第１手段及び第２手段が予備充電
段階で稼動することを特徴とする。
【００１３】本発明による回路の別の側面では、本発明
の回路は、差動増幅器の２つの出力線を互いに短絡させ
る第３手段を有することを特徴とする。
の回路は、差動増幅器の２つの出力線を互いに短絡させ
る第３手段を有することを特徴とする。
【００１４】本発明の別の側面では、本発明の回路は、
その差動増幅器が、高い内部インピーダンスを有する第
１差動増幅器と、低い内部インピーダンスを有しかつ３
状態（ｔｒｉ−ｓｔａｔｅ） の第２差動増幅器とを有
し、第１及び第２差動増幅器の入力及び出力が並列に接
続されることと、第２差動増幅器が予備充電段階で高イ
ンピーダンス状態に設定されることを特徴とする。
その差動増幅器が、高い内部インピーダンスを有する第
１差動増幅器と、低い内部インピーダンスを有しかつ３
状態（ｔｒｉ−ｓｔａｔｅ） の第２差動増幅器とを有
し、第１及び第２差動増幅器の入力及び出力が並列に接
続されることと、第２差動増幅器が予備充電段階で高イ
ンピーダンス状態に設定されることを特徴とする。
【００１５】本発明による回路のＣＭＯＳ技術における
他の特徴と実施の詳細が、以下の説明で明らかになるだ
ろう。
他の特徴と実施の詳細が、以下の説明で明らかになるだ
ろう。
【００１６】上記で説明された本発明の方法と回路は、
カスケード形に取り付けられた複数の回路を使用し、か
つこれらの回路の各々がその下流に位置する回路に差動
タイプの２値情報を供給するアセンブリに特に有益に適
用される。実際には、このタイプのアセンブリの演算速
度は、１つの回路からその次の回路に下流方向に出力信
号を伝送する速度に大きく依存している。従って、出力
段階の切換が迅速であることが重要である。同期アセン
ブリの場合には、このためにクロック周波数が増大され
る。
カスケード形に取り付けられた複数の回路を使用し、か
つこれらの回路の各々がその下流に位置する回路に差動
タイプの２値情報を供給するアセンブリに特に有益に適
用される。実際には、このタイプのアセンブリの演算速
度は、１つの回路からその次の回路に下流方向に出力信
号を伝送する速度に大きく依存している。従って、出力
段階の切換が迅速であることが重要である。同期アセン
ブリの場合には、このためにクロック周波数が増大され
る。
【００１７】従って、本発明は、カスケード接続された
複数の電子回路を有し、かつこれらの電子回路の各々が
その下流に位置する少なくとも１つの電子回路に対して
差動タイプの少なくとも１つの２値情報をその出力にお
いて供給するアセンブリを提供することを目的とし、こ
のアセンブリは、電子回路の各々が、上記で定義された
本発明による回路に相当することを特徴とする。
複数の電子回路を有し、かつこれらの電子回路の各々が
その下流に位置する少なくとも１つの電子回路に対して
差動タイプの少なくとも１つの２値情報をその出力にお
いて供給するアセンブリを提供することを目的とし、こ
のアセンブリは、電子回路の各々が、上記で定義された
本発明による回路に相当することを特徴とする。
【００１８】このタイプのアセンブリでは、その上流に
位置する少なくとも１つの回路自体が評価された後にだ
け現下の回路の評価が開始されるように、回路の予備充
電段階及び評価段階が適正な順序で行われることが重要
である。
位置する少なくとも１つの回路自体が評価された後にだ
け現下の回路の評価が開始されるように、回路の予備充
電段階及び評価段階が適正な順序で行われることが重要
である。
【００１９】このために、更に本発明によるアセンブリ
は、カスケード接続されかつ電子回路とアセンブリを構
成する差動増幅器とに別々に結合された、複数のインバ
ータを有することと、複数のインバータの第１インバー
タがその入力にクロック信号を受け取り、差動増幅器の
予備充電段階と評価段階とが、差動増幅器に組み合わさ
れたインバータの入力信号及び／又は出力信号によって
制御されることを特徴とする。
は、カスケード接続されかつ電子回路とアセンブリを構
成する差動増幅器とに別々に結合された、複数のインバ
ータを有することと、複数のインバータの第１インバー
タがその入力にクロック信号を受け取り、差動増幅器の
予備充電段階と評価段階とが、差動増幅器に組み合わさ
れたインバータの入力信号及び／又は出力信号によって
制御されることを特徴とする。
【００２０】本発明の適用が可能な数多くの具体例が存
在する。こうした具体例は特にモジュール形式の回路で
あってよい。一般的には、モジュール形式の回路の規則
性によって集積密度の増大が可能になるが故に、こうし
たモジュール形式の回路は集積回路の形での本発明の回
路の実現のために望ましい。例えば、こうしたモジュー
ル回路では、信号が１つのモジュールから出て、下流に
位置する少なくとも１つのモジュールに伝搬するのに要
する時間が問題になることが多いが、この問題は本発明
によって有利に解決されることが可能である。
在する。こうした具体例は特にモジュール形式の回路で
あってよい。一般的には、モジュール形式の回路の規則
性によって集積密度の増大が可能になるが故に、こうし
たモジュール形式の回路は集積回路の形での本発明の回
路の実現のために望ましい。例えば、こうしたモジュー
ル回路では、信号が１つのモジュールから出て、下流に
位置する少なくとも１つのモジュールに伝搬するのに要
する時間が問題になることが多いが、この問題は本発明
によって有利に解決されることが可能である。
【００２１】この問題は、特に、コンピュータシステム
のプロセッサに使用されることが可能な“桁上げ選択加
算器（ｃａｒｒｙ ｓｅｌｅｃｔ ａｄｄｅｒ）”タイ
プの加算器に当てはまり、この場合には、コンピュータ
システム全体の性能が加算器によって決まるが故に、そ
の加算器が高速であることが重要である。。
のプロセッサに使用されることが可能な“桁上げ選択加
算器（ｃａｒｒｙ ｓｅｌｅｃｔ ａｄｄｅｒ）”タイ
プの加算器に当てはまり、この場合には、コンピュータ
システム全体の性能が加算器によって決まるが故に、そ
の加算器が高速であることが重要である。。
【００２２】更に本発明は、ｐ 個の加算モジュールで
構成された、桁上げ選択タイプの ｎ×ｐ ビットの２
つの数のための加算器回路の提供をも目的とし、加算モ
ジュールの各々が、その桁上り入力が別々に１と０とに
事前設定されるｎ 個のビットを有する２つの加算器と
、２つの加算器の一方の加算器の出力を選択するための
マルチプレクサとを有し、加算器の各々が差動タイプの
桁上り出力を有し、モジュールの各々が桁上げ選択回路
と組み合わされ、この桁上げ選択回路は、２つの加算器
から生じる桁上りビットと、上流の選択回路によって供
給される選択信号とに応じて、下流のモジュールのマル
チプレクサに選択信号を供給し、ｎ 個のビットを有す
る加算器の各々が本発明による電子回路に相当し、差動
タイプの２値出力が加算器の桁上げ出力であることを特
徴とする。
構成された、桁上げ選択タイプの ｎ×ｐ ビットの２
つの数のための加算器回路の提供をも目的とし、加算モ
ジュールの各々が、その桁上り入力が別々に１と０とに
事前設定されるｎ 個のビットを有する２つの加算器と
、２つの加算器の一方の加算器の出力を選択するための
マルチプレクサとを有し、加算器の各々が差動タイプの
桁上り出力を有し、モジュールの各々が桁上げ選択回路
と組み合わされ、この桁上げ選択回路は、２つの加算器
から生じる桁上りビットと、上流の選択回路によって供
給される選択信号とに応じて、下流のモジュールのマル
チプレクサに選択信号を供給し、ｎ 個のビットを有す
る加算器の各々が本発明による電子回路に相当し、差動
タイプの２値出力が加算器の桁上げ出力であることを特
徴とする。
【００２３】本発明の他の特徴と実施の詳細とが、添付
図面に関連させられながら、以下の実施例の説明の中で
明らかにされるだろう。
図面に関連させられながら、以下の実施例の説明の中で
明らかにされるだろう。
【００２４】
【実施例】図１は、本発明を実行するために不可欠な手
段を一般的な形で表している。これらの手段は差動増幅
器Ａを含み、この差動増幅器Ａの直接入力ｅと反転入力
ｅ＊ は各々に、図示されていない回路の対応する出力
線に接続されている。差動増幅器Ａの直接出力ｓと反転
出力ｓ＊ は各々に、図示されていない別の回路の対応
する入力線に接続されている。差動増幅器Ａは、接地と
供給電圧源Ｖｄｄとに別々に接続された２つの供給端子
を有する。
段を一般的な形で表している。これらの手段は差動増幅
器Ａを含み、この差動増幅器Ａの直接入力ｅと反転入力
ｅ＊ は各々に、図示されていない回路の対応する出力
線に接続されている。差動増幅器Ａの直接出力ｓと反転
出力ｓ＊ は各々に、図示されていない別の回路の対応
する入力線に接続されている。差動増幅器Ａは、接地と
供給電圧源Ｖｄｄとに別々に接続された２つの供給端子
を有する。
【００２５】予備充電信号ＰＣによって制御される第１
スイッチＳＷ１が、増幅器Ａの２つの入力線の間に接続
される。予備充電信号ＰＣによって同様に制御される第
２スイッチＳＷ２も、出力の一つ（例えばｓ＊ ）を入
力の一つ（例えばｅ）に接続する。これに加えて、予備
充電信号ＰＣによって制御される第３スイッチＳＷ３が
、出力ｓとｓ＊ とを互いに接続する。
スイッチＳＷ１が、増幅器Ａの２つの入力線の間に接続
される。予備充電信号ＰＣによって同様に制御される第
２スイッチＳＷ２も、出力の一つ（例えばｓ＊ ）を入
力の一つ（例えばｅ）に接続する。これに加えて、予備
充電信号ＰＣによって制御される第３スイッチＳＷ３が
、出力ｓとｓ＊ とを互いに接続する。
【００２６】さて、図１の回路の動作が、図２に示され
るグラフを使用して説明されるだろう。このグラフは、
直接入力ｅに加えられる電圧の変化に応じた、反転出力
ｓ＊ に現れる電圧の変化を表している。以下の説明で
は、正論理の取り決めが使用され、この取り決めに従っ
て、接地に関連した対応電圧が供給電圧Ｖｄｄ（例えば
５Ｖ）に等しい時に信号が論理値１をとり、その電圧が
ゼロであるときに論理値０をとる。
るグラフを使用して説明されるだろう。このグラフは、
直接入力ｅに加えられる電圧の変化に応じた、反転出力
ｓ＊ に現れる電圧の変化を表している。以下の説明で
は、正論理の取り決めが使用され、この取り決めに従っ
て、接地に関連した対応電圧が供給電圧Ｖｄｄ（例えば
５Ｖ）に等しい時に信号が論理値１をとり、その電圧が
ゼロであるときに論理値０をとる。
【００２７】本発明による回路は、２つの段階の形で、
即ち、予備充電制御信号ＰＣで起動される予備充電段階
と、その後の予備充電制御信号ＰＣがその間は働いてい
ない評価段階との形で作動する。後者の場合には、スイ
ッチＳＷ１、ＳＷ２、ＳＷ３が開いており、増幅器Ａが
通常の動作を行い、即ち、その入力ｅとｅ＊ の間の電
位差の符号に応じて、出力ｓを５Ｖにかつ出力ｓ＊ を
０Ｖにするか、又は、出力ｓを０Ｖにかつ出力ｓ＊ を
５Ｖにする。
即ち、予備充電制御信号ＰＣで起動される予備充電段階
と、その後の予備充電制御信号ＰＣがその間は働いてい
ない評価段階との形で作動する。後者の場合には、スイ
ッチＳＷ１、ＳＷ２、ＳＷ３が開いており、増幅器Ａが
通常の動作を行い、即ち、その入力ｅとｅ＊ の間の電
位差の符号に応じて、出力ｓを５Ｖにかつ出力ｓ＊ を
０Ｖにするか、又は、出力ｓを０Ｖにかつ出力ｓ＊ を
５Ｖにする。
【００２８】予備充電段階の間は、信号ＰＣの制御を受
けて、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉じている。 その時には、増幅器Ａは、内部インピーダンスに給電し
、図２に示されるｅ＝ｅ＊ ＝ｓ＝ｓ＊ のような平衡
状態Ｉ になる。
けて、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉じている。 その時には、増幅器Ａは、内部インピーダンスに給電し
、図２に示されるｅ＝ｅ＊ ＝ｓ＝ｓ＊ のような平衡
状態Ｉ になる。
【００２９】図２のグラフに示されるように、動作点Ｉ
は、増幅器Ａが最大動的利得を得る状態に対応する。従
って、それに続く評価段階では、出力ｓとｓ＊ は、最
大の速度で評価電圧にされる。更には、この特性は増幅
器Ａの寸法に無関係に維持され、従って、集積回路の場
合にはその製造上のばらつきに無関係に維持される。
は、増幅器Ａが最大動的利得を得る状態に対応する。従
って、それに続く評価段階では、出力ｓとｓ＊ は、最
大の速度で評価電圧にされる。更には、この特性は増幅
器Ａの寸法に無関係に維持され、従って、集積回路の場
合にはその製造上のばらつきに無関係に維持される。
【００３０】図３は、図１の回路の別の具体例を示す。
この変形例は、予備充電段階の間の増幅器Ａの消費を低
減させる必要がある場合に対して与えられる。この目的
のために、増幅器Ａは、並列の２つの増幅器１、２で置
き換えられる。第１増幅器１は比較的高い内部インピー
ダンスを有するような寸法に作られる。増幅器２は内部
インピーダンスの低い３状態増幅器である。増幅器２は
、高インピーダンス状態に置かれることが可能な検定入
力（ｖａｌｉｄ ｉｎｐｕｔ） ＥＮを有する。
減させる必要がある場合に対して与えられる。この目的
のために、増幅器Ａは、並列の２つの増幅器１、２で置
き換えられる。第１増幅器１は比較的高い内部インピー
ダンスを有するような寸法に作られる。増幅器２は内部
インピーダンスの低い３状態増幅器である。増幅器２は
、高インピーダンス状態に置かれることが可能な検定入
力（ｖａｌｉｄ ｉｎｐｕｔ） ＥＮを有する。
【００３１】前述のように、スイッチＳＷ１は入力ｅと
ｅ＊ とを互いに接続し、スイッチＳＷ２は一つ出力ｓ
＊ を一方の入力ｅに接続し、スイッチＳＷ３は出力ｓ
とｓ＊ とを互いに接続し、これらの３つのスイッチが
予備充電信号ＰＣによって制御される。
ｅ＊ とを互いに接続し、スイッチＳＷ２は一つ出力ｓ
＊ を一方の入力ｅに接続し、スイッチＳＷ３は出力ｓ
とｓ＊ とを互いに接続し、これらの３つのスイッチが
予備充電信号ＰＣによって制御される。
【００３２】図３の回路は次のように働く。予備充電段
階の間は信号ＰＣが有効であり、スイッチＳＷ１、ＳＷ
２、ＳＷ３が閉じている。更に、信号ＰＣの補数である
信号ＰＣ＊ が増幅器２の検定入力ＥＮに加えられ、増
幅器２を高インピーダンス状態にする。その結果として
、増幅器２は消費の原因とならない。前出の具体例の場
合と同様に、増幅器１は、その入力線と出力線とを平衡
電圧（供給電圧Ｖｄｄの約１／２ ）に予備充電する。
階の間は信号ＰＣが有効であり、スイッチＳＷ１、ＳＷ
２、ＳＷ３が閉じている。更に、信号ＰＣの補数である
信号ＰＣ＊ が増幅器２の検定入力ＥＮに加えられ、増
幅器２を高インピーダンス状態にする。その結果として
、増幅器２は消費の原因とならない。前出の具体例の場
合と同様に、増幅器１は、その入力線と出力線とを平衡
電圧（供給電圧Ｖｄｄの約１／２ ）に予備充電する。
【００３３】それに続く評価段階の間は、ＰＣ＝０かつ
ＰＣ＊ ＝１である。この時には３つのスイッチが開い
ており、増幅器２が有効である。上記のように、各々の
評価段階の開始時に、上記の２つの増幅器が、これらの
増幅器が実際的に最大動的利得を与える状態にされる。
ＰＣ＊ ＝１である。この時には３つのスイッチが開い
ており、増幅器２が有効である。上記のように、各々の
評価段階の開始時に、上記の２つの増幅器が、これらの
増幅器が実際的に最大動的利得を与える状態にされる。
【００３４】これら２つの増幅器の大きさが、その製造
技術と本発明の適用形態とに応じて決まることが留意さ
れなければならない。特に、増幅器１の内部インピーダ
ンスの値は、その回路の適正な動作に適したレベルに温
度を制限するのに十分なだけ高い値に、かつその入力線
と出力線とが遅くとも予備充電段階の終了時には完全に
予備充電され終わっていることを可能にするのに十分な
だけ低い値に、選択されなければならない。各々の個別
的な事例におけるこの選択は、当業者の取り扱い範囲内
であり、従って、これ以上の説明は不要である。
技術と本発明の適用形態とに応じて決まることが留意さ
れなければならない。特に、増幅器１の内部インピーダ
ンスの値は、その回路の適正な動作に適したレベルに温
度を制限するのに十分なだけ高い値に、かつその入力線
と出力線とが遅くとも予備充電段階の終了時には完全に
予備充電され終わっていることを可能にするのに十分な
だけ低い値に、選択されなければならない。各々の個別
的な事例におけるこの選択は、当業者の取り扱い範囲内
であり、従って、これ以上の説明は不要である。
【００３５】図４は、図３の回路のＣＭＯＳ技術におけ
る具体例である。増幅器１はＰＭＯＳトランジスタＰ０
、Ｐ１とＮＭＯＳトランジスタＮ０、Ｎ１とで構成され
る。トランジスタＰ０とＮ１、トランジスタＰ１とＮ０
は、接地と供給電圧Ｖｄｄとの間に直列に接続される。 トランジスタＮ１とＮ０のグリッドが、入力ｅとｅ＊
の各々を形成する。トランジスタＮ０とＰ１のドレイン
が出力ｓを構成し、トランジスタＰ０とＮ１のドレイン
が出力ｓ＊ を構成する。出力ｓとｓ＊ は各々にトラ
ンジスタＰ０とＰ１のグリッドに接続される。
る具体例である。増幅器１はＰＭＯＳトランジスタＰ０
、Ｐ１とＮＭＯＳトランジスタＮ０、Ｎ１とで構成され
る。トランジスタＰ０とＮ１、トランジスタＰ１とＮ０
は、接地と供給電圧Ｖｄｄとの間に直列に接続される。 トランジスタＮ１とＮ０のグリッドが、入力ｅとｅ＊
の各々を形成する。トランジスタＮ０とＰ１のドレイン
が出力ｓを構成し、トランジスタＰ０とＮ１のドレイン
が出力ｓ＊ を構成する。出力ｓとｓ＊ は各々にトラ
ンジスタＰ０とＰ１のグリッドに接続される。
【００３６】図４のサブアセンブリ３は、増幅器２とス
イッチＳＷ１とＳＷ２とを含む。増幅器２は、ＰＭＯＳ
トランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２、
Ｎ３とで構成される。増幅器１の場合と同様に、トラン
ジスタＰ２とＮ３、トランジスタＰ３とＮ２は、直列に
接続される。トランジスタＮ３とＮ２のグリッドが各々
に入力ｅとｅ＊ に接続される。トランジスタＰ３とＮ
２のドレインが出力ｓに接続され、トランジスタＰ２と
Ｎ３のドレインが出力ｓ＊ に接続される。出力ｓとｓ
＊ は各々にトランジスタＰ２とＰ３のグリッドに接続
される。トランジスタＰ２とＰ３のソースが、そのグリ
ッドが予備充電信号ＰＣを受け取るＰＭＯＳトランジス
タＰＥＮを経由して、供給電圧Ｖｄｄに接続される。ト
ランジスタＮ２とＮ３のソースが、そのグリッドが信号
ＰＣ＊ を受け取るＮＭＯＳトランジスタＮＥＮを経由
して接地に接続される。
イッチＳＷ１とＳＷ２とを含む。増幅器２は、ＰＭＯＳ
トランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２、
Ｎ３とで構成される。増幅器１の場合と同様に、トラン
ジスタＰ２とＮ３、トランジスタＰ３とＮ２は、直列に
接続される。トランジスタＮ３とＮ２のグリッドが各々
に入力ｅとｅ＊ に接続される。トランジスタＰ３とＮ
２のドレインが出力ｓに接続され、トランジスタＰ２と
Ｎ３のドレインが出力ｓ＊ に接続される。出力ｓとｓ
＊ は各々にトランジスタＰ２とＰ３のグリッドに接続
される。トランジスタＰ２とＰ３のソースが、そのグリ
ッドが予備充電信号ＰＣを受け取るＰＭＯＳトランジス
タＰＥＮを経由して、供給電圧Ｖｄｄに接続される。ト
ランジスタＮ２とＮ３のソースが、そのグリッドが信号
ＰＣ＊ を受け取るＮＭＯＳトランジスタＮＥＮを経由
して接地に接続される。
【００３７】入力ｅとｅ＊ は、ＮＭＯＳトランジスタ
ＳＷ１のドレイン−ソース経路を経由して互いに接続さ
れる。 出力ｓは、ＮＭＯＳトランジスタＳＷ２のドレイン−ソ
ース経路を経由して入力ｅ＊ に接続される。出力ｓと
ｓ＊ は、ＮＭＯＳトランジスタＳＷ３のドレイン−ソ
ース経路を経由して互いに接続される。３つのトランジ
スタＳＷ１、ＳＷ２、ＳＷ３は、その各々のグリッドに
予備充電信号ＰＣを受け取る。
ＳＷ１のドレイン−ソース経路を経由して互いに接続さ
れる。 出力ｓは、ＮＭＯＳトランジスタＳＷ２のドレイン−ソ
ース経路を経由して入力ｅ＊ に接続される。出力ｓと
ｓ＊ は、ＮＭＯＳトランジスタＳＷ３のドレイン−ソ
ース経路を経由して互いに接続される。３つのトランジ
スタＳＷ１、ＳＷ２、ＳＷ３は、その各々のグリッドに
予備充電信号ＰＣを受け取る。
【００３８】図４の回路の動作はその図から容易に理解
可能である。予備充電段階の間に信号ＰＣが正の電圧を
有し、トラジスタＮＥＮとＰＥＮが遮断されている間は
トランジスタＳＷ１、ＳＷ２、ＳＷ３が伝導状態にある
。従って、増幅器２はそのパワーサプライから切り離さ
れている。これとは反対に、一方ではトランジスタＰ０
とＮ１が、他方ではトランジスタＰ１とＮ０が、これら
のドレイン−ソース経路の抵抗状態が部分的な伝導状態
にあるが故に、電圧分割器を構成する。
可能である。予備充電段階の間に信号ＰＣが正の電圧を
有し、トラジスタＮＥＮとＰＥＮが遮断されている間は
トランジスタＳＷ１、ＳＷ２、ＳＷ３が伝導状態にある
。従って、増幅器２はそのパワーサプライから切り離さ
れている。これとは反対に、一方ではトランジスタＰ０
とＮ１が、他方ではトランジスタＰ１とＮ０が、これら
のドレイン−ソース経路の抵抗状態が部分的な伝導状態
にあるが故に、電圧分割器を構成する。
【００３９】予備充電の終了時には、信号ＰＣが再びゼ
ロになり、信号ＰＣ＊ が正の電圧に戻る。従って、ト
ランジスタＳＷ１、ＳＷ２、ＳＷ３が開き、トラジスタ
ＮＥＮとＰＥＮが閉じる。この時には、２つの増幅器１
、２が差動増幅器として正規に差動する。
ロになり、信号ＰＣ＊ が正の電圧に戻る。従って、ト
ランジスタＳＷ１、ＳＷ２、ＳＷ３が開き、トラジスタ
ＮＥＮとＰＥＮが閉じる。この時には、２つの増幅器１
、２が差動増幅器として正規に差動する。
【００４０】これらの増幅器の内部インピーダンスとパ
ワーゲインとが、これらの増幅器を構成するトランジス
タのドレイン−ソース経路の抵抗によって条件付けられ
るということが留意されるべきである。こうした抵抗は
、トランジスタの寸法を適切に決めることによって（特
にその幅を選択することによって）調節されることが可
能である。
ワーゲインとが、これらの増幅器を構成するトランジス
タのドレイン−ソース経路の抵抗によって条件付けられ
るということが留意されるべきである。こうした抵抗は
、トランジスタの寸法を適切に決めることによって（特
にその幅を選択することによって）調節されることが可
能である。
【００４１】別の具体例では、スイッチＳＷ１、ＳＷ２
、ＳＷ３を構成するＮＭＯＳトランジスタが、ＣＭＯＳ
転送ゲートで置き換えられることが可能である。この場
合には、そのグリッドが信号ＰＣ＊ を受け取るＰＭＯ
Ｓトランジスタが、各々のＮＭＯＳトランジスタと並列
に接続されることが可能である。この部分変更によって
、これらのスイッチの短絡作用が改善される。
、ＳＷ３を構成するＮＭＯＳトランジスタが、ＣＭＯＳ
転送ゲートで置き換えられることが可能である。この場
合には、そのグリッドが信号ＰＣ＊ を受け取るＰＭＯ
Ｓトランジスタが、各々のＮＭＯＳトランジスタと並列
に接続されることが可能である。この部分変更によって
、これらのスイッチの短絡作用が改善される。
【００４２】図５は、本発明が適用された１つのアセン
ブリを示す。このアセンブリは、複数の回路Ｍ１、Ｍｉ
、Ｍｉ＋１、Ｍｐを有する。各々の回路（例えばＭｉ）
は、その上流に配置された少なくとも１つの回路から生
じる少なくとも１つの差動信号ｓ１、ｓ１＊ を受け取
り、その下流に配置された少なくとも１つの回路Ｍｉ＋
１に与えるための、少なくとも１つの差動出力ｅｉ、ｅ
ｉ＊ を供給する。
ブリを示す。このアセンブリは、複数の回路Ｍ１、Ｍｉ
、Ｍｉ＋１、Ｍｐを有する。各々の回路（例えばＭｉ）
は、その上流に配置された少なくとも１つの回路から生
じる少なくとも１つの差動信号ｓ１、ｓ１＊ を受け取
り、その下流に配置された少なくとも１つの回路Ｍｉ＋
１に与えるための、少なくとも１つの差動出力ｅｉ、ｅ
ｉ＊ を供給する。
【００４３】回路Ｍｉからその下流の回路Ｍｉ＋１に供
給される各々の差動信号ｅｉ、ｅｉ＊ の伝送は、本発
明による差動増幅器Ａｉによって行われる。従って、回
路Ｍｉの１つからの差動出力ｅｉ、ｅｉ＊ は、増幅器
Ａｉへの入力として働き、増幅器Ａｉの出力は、その下
流の１つの回路Ｍｉ＋１の入力に加えられる差動信号ｓ
ｉ、ｓｉ＊ を供給する。
給される各々の差動信号ｅｉ、ｅｉ＊ の伝送は、本発
明による差動増幅器Ａｉによって行われる。従って、回
路Ｍｉの１つからの差動出力ｅｉ、ｅｉ＊ は、増幅器
Ａｉへの入力として働き、増幅器Ａｉの出力は、その下
流の１つの回路Ｍｉ＋１の入力に加えられる差動信号ｓ
ｉ、ｓｉ＊ を供給する。
【００４４】これらの回路の各々は、これらの回路が入
力変数を処理し、かつその結果を供給するのを可能にす
る、他の入力と他の出力とを有するのが一般的である。 説明を単純化するために、これらのデータが各々に入力
レジスタＲＥ１、ＲＥｉ、ＲＥｉ＋１、ＲＥｐと出力レ
ジスタＲＳ１、ＲＳｉ、ＲＳｉ＋１、ＲＳｐに存在する
と仮定する。
力変数を処理し、かつその結果を供給するのを可能にす
る、他の入力と他の出力とを有するのが一般的である。 説明を単純化するために、これらのデータが各々に入力
レジスタＲＥ１、ＲＥｉ、ＲＥｉ＋１、ＲＥｐと出力レ
ジスタＲＳ１、ＲＳｉ、ＲＳｉ＋１、ＲＳｐに存在する
と仮定する。
【００４５】このアセンブリは、図６に示されるクロッ
ク信号ＣＫ１とＣＫ２によって同期化される。図６の上
部では、信号ＣＫ１とＣＫ２が有効であり、入力レジス
タＲＥｉと出力レジスタＲＳｉとを各々にロックアウト
する。従って、線ｅｉ、ｅｉ＊ の予備充電は、信号Ｃ
Ｋ１の立上り前部と共に始まることが可能であるが、そ
れに続く評価は、それに続く信号ＣＫ２の立下り前部の
前に完了しなければならない。
ク信号ＣＫ１とＣＫ２によって同期化される。図６の上
部では、信号ＣＫ１とＣＫ２が有効であり、入力レジス
タＲＥｉと出力レジスタＲＳｉとを各々にロックアウト
する。従って、線ｅｉ、ｅｉ＊ の予備充電は、信号Ｃ
Ｋ１の立上り前部と共に始まることが可能であるが、そ
れに続く評価は、それに続く信号ＣＫ２の立下り前部の
前に完了しなければならない。
【００４６】１つの有利なアセンブリ特徴によれば、カ
スケード形に配線された一組のインバータＩＭ１、ＩＡ
１、ＩＭｉ、ＩＡｉ、ＩＭｉ＋１、ＩＡｉ＋１、ＩＭｐ
、ＩＡｐが備えられ、その第１インバータＩＭ１がクロ
ック信号ＣＫ１の補数ＣＫ１＊ を受け取る。各々のイ
ンバータＩＭｉ又はＩＡｉは、回路Ｍｉ又は増幅器Ａｉ
と別々に組み合わされる。増幅器Ａｉと組み合わされた
インバータＩＡｉの入力ＰＣｉ及び／又は出力ＰＣｉ＊
は、インバータＩＡｉと組み合わされた増幅器Ａｉの
予備充電を制御するのに使用される信号を供給する。
スケード形に配線された一組のインバータＩＭ１、ＩＡ
１、ＩＭｉ、ＩＡｉ、ＩＭｉ＋１、ＩＡｉ＋１、ＩＭｐ
、ＩＡｐが備えられ、その第１インバータＩＭ１がクロ
ック信号ＣＫ１の補数ＣＫ１＊ を受け取る。各々のイ
ンバータＩＭｉ又はＩＡｉは、回路Ｍｉ又は増幅器Ａｉ
と別々に組み合わされる。増幅器Ａｉと組み合わされた
インバータＩＡｉの入力ＰＣｉ及び／又は出力ＰＣｉ＊
は、インバータＩＡｉと組み合わされた増幅器Ａｉの
予備充電を制御するのに使用される信号を供給する。
【００４７】図５のアセンブリは次のように働く。クロ
ック信号ＣＫ１が有効になると、予備充電信号ＰＣｉ、
ＰＣｉ＊ がインバータＩＭｉ、ＩＡｉを経由して下流
に伝搬する。この時に、増幅器Ａｉは差動線を予備充電
する。これと同時に入力信号が入力レジスタＲＥｉに充
電される。
ック信号ＣＫ１が有効になると、予備充電信号ＰＣｉ、
ＰＣｉ＊ がインバータＩＭｉ、ＩＡｉを経由して下流
に伝搬する。この時に、増幅器Ａｉは差動線を予備充電
する。これと同時に入力信号が入力レジスタＲＥｉに充
電される。
【００４８】ＣＫ１がゼロに再び戻ると、信号ＰＣｉと
ＰＣｉ＊ は、入力信号ＣＫ１が経由しなければならな
いインバータの数に応じた遅延を伴ってその状態を変化
させる。その結果として、差動信号ｅｉとｅｉ＊ は、
予備充電信号ＰＣｉとａＰＣｉ＊ の状態の変化と同期
して下流方向に評価される。使用される技術及び／又は
クロック信号周波数を適切に選択することによって、レ
ジスタＲＳｉ内への結果のロックアウトの終了をも決め
る次の信号ＣＫ２の立下り前部の前で、各々の回路内で
評価が完了させられるだろう。
ＰＣｉ＊ は、入力信号ＣＫ１が経由しなければならな
いインバータの数に応じた遅延を伴ってその状態を変化
させる。その結果として、差動信号ｅｉとｅｉ＊ は、
予備充電信号ＰＣｉとａＰＣｉ＊ の状態の変化と同期
して下流方向に評価される。使用される技術及び／又は
クロック信号周波数を適切に選択することによって、レ
ジスタＲＳｉ内への結果のロックアウトの終了をも決め
る次の信号ＣＫ２の立下り前部の前で、各々の回路内で
評価が完了させられるだろう。
【００４９】もちろん、各インバータＩＭｉ、ＩＡｉは
、回路Ｍｉの切換時間又は回路Ｍｉに組み合わされた増
幅器Ａｉの切換時間に少なくとも等しい遅延を生じさせ
るような大きさにされる。この措置の故に、各々の増幅
器の入力に存在する差動信号が評価される前に、各々の
増幅器がその予備充電段階から能動段階に移行すること
はないだろうし、この特性は、製造上のばらつきに係わ
らずに維持される。特に、これによって、増幅されるべ
き真の論理変数に相当する十分な差動電圧を増幅器の入
力線が有する以前に、その増幅器がその入力線を増幅す
ることが防止される。これと反対の場合には、その増幅
器はその最適動作点からずらされる可能性があり、この
ことはその増幅器の切換時間を増大させることになるだ
ろう。
、回路Ｍｉの切換時間又は回路Ｍｉに組み合わされた増
幅器Ａｉの切換時間に少なくとも等しい遅延を生じさせ
るような大きさにされる。この措置の故に、各々の増幅
器の入力に存在する差動信号が評価される前に、各々の
増幅器がその予備充電段階から能動段階に移行すること
はないだろうし、この特性は、製造上のばらつきに係わ
らずに維持される。特に、これによって、増幅されるべ
き真の論理変数に相当する十分な差動電圧を増幅器の入
力線が有する以前に、その増幅器がその入力線を増幅す
ることが防止される。これと反対の場合には、その増幅
器はその最適動作点からずらされる可能性があり、この
ことはその増幅器の切換時間を増大させることになるだ
ろう。
【００５０】図７は、桁上げ選択タイプの加算器の一部
分を示す。このタイプの加算器はそれ自体としては公知
であり、更に詳細な点については、Ｊｏｈｎ Ｗｉｌｅ
ｙ ａｎｄ Ｓｏｎｓ 社によって出版された Ｋａｉ
Ｈｗａｎｇの著書「Ｃｏｍｐｕｔｅｒ Ａｒｉｔｈｍ
ｅｔｉｃ − Ｐｒｉｎｃｉｐｌｅ， Ａｒｃｈｉｔｅ
ｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇｎ」（１９７９）の８
１〜８４ページを参照されたい。従って、図７に示され
るように、ｎ×ｐビットの２つの数の加算器を実現する
ために、ｐ個の加算モジュールＭＡｉ、ＭＡｉ＋１が備
えられ、第１加算モジュールを除く各々の加算モジュー
ルが、その桁上り入力が別々に１と０とに事前設定され
る２つのｎビット加算器ＳＡと、これらの２つの加算器
のどちらか一方のｎビット出力を選択するためのマルチ
プレクサＭＵＸとを有する。各々の加算モジュールＭＡ
ｉは桁上げ選択回路ＳＥＬと組み合わされ、この桁上げ
選択回路ＳＥＬは、２つの加算器から生じる桁上げビッ
トＣｉ（１）、Ｃｉ（０）と、上流の選択回路によって
供給される選択信号Ｃｉ−１とに応じて、下流のモジュ
ールＭＡ＋１のマルチプレクサＭＵＸの選択信号Ｃｉを
供給する。数の低い位に対応する第１加算モジュールは
、この演算のための入力桁上げ信号を受け取る単一のｎ
ビット加算器で構成される。
分を示す。このタイプの加算器はそれ自体としては公知
であり、更に詳細な点については、Ｊｏｈｎ Ｗｉｌｅ
ｙ ａｎｄ Ｓｏｎｓ 社によって出版された Ｋａｉ
Ｈｗａｎｇの著書「Ｃｏｍｐｕｔｅｒ Ａｒｉｔｈｍ
ｅｔｉｃ − Ｐｒｉｎｃｉｐｌｅ， Ａｒｃｈｉｔｅ
ｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇｎ」（１９７９）の８
１〜８４ページを参照されたい。従って、図７に示され
るように、ｎ×ｐビットの２つの数の加算器を実現する
ために、ｐ個の加算モジュールＭＡｉ、ＭＡｉ＋１が備
えられ、第１加算モジュールを除く各々の加算モジュー
ルが、その桁上り入力が別々に１と０とに事前設定され
る２つのｎビット加算器ＳＡと、これらの２つの加算器
のどちらか一方のｎビット出力を選択するためのマルチ
プレクサＭＵＸとを有する。各々の加算モジュールＭＡ
ｉは桁上げ選択回路ＳＥＬと組み合わされ、この桁上げ
選択回路ＳＥＬは、２つの加算器から生じる桁上げビッ
トＣｉ（１）、Ｃｉ（０）と、上流の選択回路によって
供給される選択信号Ｃｉ−１とに応じて、下流のモジュ
ールＭＡ＋１のマルチプレクサＭＵＸの選択信号Ｃｉを
供給する。数の低い位に対応する第１加算モジュールは
、この演算のための入力桁上げ信号を受け取る単一のｎ
ビット加算器で構成される。
【００５１】“桁上げ先見加算器”として知られる加算
器のような他のタイプの加算器に比較して、桁上げ選択
加算器は、モジュール形であり、従って高密度集積に適
した規則的な配置が可能であるという利点を有する。し
かし、そのアセンブリの演算速度は、加算器ＳＡの速度
と桁上りの伝搬速度とに応じて決まる。加算器ＳＡの速
度はその設計に応じて決まり、特に、この加算器が高速
桁上げ加算器として設計される場合には、その速度は加
算器が処理する数のビット数ｎによって決まる。更に、
桁上りの伝搬（リップル）時間はモジュールＭＡｉの数
ｐによって決まるだろう。従って、例えば６４ビット加
算器を作るためには、４つの１６ビットモジュールから
成るモジュール組が選択されてもよく、この場合には、
１つの加算を実行するための時間は、１つの加算器ＳＡ
における１つの１６ビット加算の実行時間に３つの桁上
りの伝搬時間を加えた時間に等しい。従って、他の設計
と同等の速度を維持しながら集積の容易性を享受するた
めには、桁上りの伝搬速度が最大化されるべきである。
器のような他のタイプの加算器に比較して、桁上げ選択
加算器は、モジュール形であり、従って高密度集積に適
した規則的な配置が可能であるという利点を有する。し
かし、そのアセンブリの演算速度は、加算器ＳＡの速度
と桁上りの伝搬速度とに応じて決まる。加算器ＳＡの速
度はその設計に応じて決まり、特に、この加算器が高速
桁上げ加算器として設計される場合には、その速度は加
算器が処理する数のビット数ｎによって決まる。更に、
桁上りの伝搬（リップル）時間はモジュールＭＡｉの数
ｐによって決まるだろう。従って、例えば６４ビット加
算器を作るためには、４つの１６ビットモジュールから
成るモジュール組が選択されてもよく、この場合には、
１つの加算を実行するための時間は、１つの加算器ＳＡ
における１つの１６ビット加算の実行時間に３つの桁上
りの伝搬時間を加えた時間に等しい。従って、他の設計
と同等の速度を維持しながら集積の容易性を享受するた
めには、桁上りの伝搬速度が最大化されるべきである。
【００５２】この第１の解決策は、差動タイプの桁上り
出力を供給する加算器ＳＡを使用することから成る。本
発明に従って、この差動桁上り出力が、上記の説明によ
る差動増幅器を介して、関連の選択回路に伝送されるこ
とが有利である。
出力を供給する加算器ＳＡを使用することから成る。本
発明に従って、この差動桁上り出力が、上記の説明によ
る差動増幅器を介して、関連の選択回路に伝送されるこ
とが有利である。
【００５３】図５に示されるアセンブリの場合と同様に
、このアセンブリの場合と同じ理由によって、２つのク
ロック信号ＣＫ１とＣＫ２は、オペランドを含む入力レ
ジスタ（図示されていない）と、マルチプレクサ出力に
配置された、演算結果を含むレジスタとを各々にロック
アウトするために使用されることが可能である。同様に
、カスケード形に取り付けられた一連のインバータＩＭ
ｉ−１、ＩＡｉ、ＩＭｉ、ＩＡ＋１によって予備充電が
行われる。各インバータＩＡｉが加算モジュールＭＡｉ
に組み合わされ、そのモジュールの２つの差動増幅器か
ら予備充電コマンド信号ＰＣｉ及び／又はＰＣｉ＊ を
供給する。各々の選択回路ＳＥＬは、その関連した選択
回路の切換時間に等しい予備充電信号の伝搬遅延を生じ
させる大きさにされたインバータＩＭｉと組み合わされ
る。
、このアセンブリの場合と同じ理由によって、２つのク
ロック信号ＣＫ１とＣＫ２は、オペランドを含む入力レ
ジスタ（図示されていない）と、マルチプレクサ出力に
配置された、演算結果を含むレジスタとを各々にロック
アウトするために使用されることが可能である。同様に
、カスケード形に取り付けられた一連のインバータＩＭ
ｉ−１、ＩＡｉ、ＩＭｉ、ＩＡ＋１によって予備充電が
行われる。各インバータＩＡｉが加算モジュールＭＡｉ
に組み合わされ、そのモジュールの２つの差動増幅器か
ら予備充電コマンド信号ＰＣｉ及び／又はＰＣｉ＊ を
供給する。各々の選択回路ＳＥＬは、その関連した選択
回路の切換時間に等しい予備充電信号の伝搬遅延を生じ
させる大きさにされたインバータＩＭｉと組み合わされ
る。
【００５４】図７の加算回路は、次のように働く。予備
充電段階の間に、差動増幅器が、その関連の予備充電コ
マンド信号ＰＣｉ、ＰＣｉ＊ によって予備充電モード
にされる。その次の評価段階の間では、桁上げ信号が差
動増幅器によって増幅される。これらの増幅された信号
が選択回路ＳＥＬに受け取られ、この選択回路ＳＥＬは
下流のマルチプレクサにコマンド信号Ｃｉを供給する。 同じ信号Ｃｉが下流の選択回路に伝送される。
充電段階の間に、差動増幅器が、その関連の予備充電コ
マンド信号ＰＣｉ、ＰＣｉ＊ によって予備充電モード
にされる。その次の評価段階の間では、桁上げ信号が差
動増幅器によって増幅される。これらの増幅された信号
が選択回路ＳＥＬに受け取られ、この選択回路ＳＥＬは
下流のマルチプレクサにコマンド信号Ｃｉを供給する。 同じ信号Ｃｉが下流の選択回路に伝送される。
【００５５】以下では、この実際の働きを例示するため
に、図８と図９とを参照しながら、ＣＭＯＳ技術で作ら
れた選択回路が説明されるだろう。モジュールＭＡｉと
組み合わされた選択回路から生じる信号Ｃｉが、次の論
理等式を検証し、 Ｃｉ＝Ｃｉ（１）×［Ｃｉ−１＋Ｃｉ（０）］
式（１）前式中のＣｉ（１）が、その桁上
り入力が１に事前設定される加算器ＳＡの出力桁上りを
表し、Ｃｉ（０）が、その桁上り入力が０に事前設定さ
れる加算器ＳＡの出力桁上りを表し、Ｃｉ−１が、その
上流のモジュールに組み合わされた選択回路の出力信号
を表す。
に、図８と図９とを参照しながら、ＣＭＯＳ技術で作ら
れた選択回路が説明されるだろう。モジュールＭＡｉと
組み合わされた選択回路から生じる信号Ｃｉが、次の論
理等式を検証し、 Ｃｉ＝Ｃｉ（１）×［Ｃｉ−１＋Ｃｉ（０）］
式（１）前式中のＣｉ（１）が、その桁上
り入力が１に事前設定される加算器ＳＡの出力桁上りを
表し、Ｃｉ（０）が、その桁上り入力が０に事前設定さ
れる加算器ＳＡの出力桁上りを表し、Ｃｉ−１が、その
上流のモジュールに組み合わされた選択回路の出力信号
を表す。
【００５６】実際には、図８に示されるように、相補関
数（即ちＣｉ＊ ）を行うことがより容易である。従っ
て、原則的には、この回路の出力Ｓにインバータが接続
されるべきである。ところが、インバータなしの図８の
回路と、次の論理関数を行う図９に示される回路とを交
互に使用することによって、上記の追加の回路を省くこ
とが可能であり、 Ｓ＝Ｃｉ（１）＊ ＋［Ｃｉ−１＊ ×Ｃｉ（
０）＊ ］＝Ｃｉ 式（２）前式中のＣｉ（
１）＊ 、Ｃｉ−１＊ 、Ｃｉ（０）＊ は上記で定義
された信号の補数である。
数（即ちＣｉ＊ ）を行うことがより容易である。従っ
て、原則的には、この回路の出力Ｓにインバータが接続
されるべきである。ところが、インバータなしの図８の
回路と、次の論理関数を行う図９に示される回路とを交
互に使用することによって、上記の追加の回路を省くこ
とが可能であり、 Ｓ＝Ｃｉ（１）＊ ＋［Ｃｉ−１＊ ×Ｃｉ（
０）＊ ］＝Ｃｉ 式（２）前式中のＣｉ（
１）＊ 、Ｃｉ−１＊ 、Ｃｉ（０）＊ は上記で定義
された信号の補数である。
【００５７】もちろん、相補選択信号Ｃｉ＊ を受け取
る各々のモジュールでは、加算器ＳＡの入力桁上りの事
前設定は逆にされなければならない。最後に、増幅器の
出力線の一方（場合に応じて直接出力又は反転出力のど
ちらか）だけが選択回路の入力で使用されるということ
が指摘できる。
る各々のモジュールでは、加算器ＳＡの入力桁上りの事
前設定は逆にされなければならない。最後に、増幅器の
出力線の一方（場合に応じて直接出力又は反転出力のど
ちらか）だけが選択回路の入力で使用されるということ
が指摘できる。
【００５８】加算器の速度を増大させる第２の解決策に
よれば、本発明による方法が、加算モジュールＭＡｉ内
で使用される個々の加算器ＳＡの各々に適用されること
も可能である。この目的のために、差動タイプの高速桁
上げ加算器ＳＡが使用されることが可能であり、その伝
搬は、各々のモジュールＭｉが例えば単純な４ビット高
速桁上げ加算器である図５の配置による差動増幅器によ
って行われる。この場合には、インバータＩＭｉ、ＩＡ
ｉは、その回路内の複数の又は全ての加算器ＳＡに共通
に接続されてもよい。
よれば、本発明による方法が、加算モジュールＭＡｉ内
で使用される個々の加算器ＳＡの各々に適用されること
も可能である。この目的のために、差動タイプの高速桁
上げ加算器ＳＡが使用されることが可能であり、その伝
搬は、各々のモジュールＭｉが例えば単純な４ビット高
速桁上げ加算器である図５の配置による差動増幅器によ
って行われる。この場合には、インバータＩＭｉ、ＩＡ
ｉは、その回路内の複数の又は全ての加算器ＳＡに共通
に接続されてもよい。
【００５９】当業者による本発明の部分変更と各構成要
素の置換は、上記の特許請求項によってのみ限定される
本発明の範囲を、逸脱するものではないと考えられる。
素の置換は、上記の特許請求項によってのみ限定される
本発明の範囲を、逸脱するものではないと考えられる。
【図１】本発明の実施を可能にする電子回路の主要部分
を示す回路図である。
を示す回路図である。
【図２】図１の回路の特性を説明するグラフである。
【図３】本発明の別の具体例を示す回路図である。
【図４】ＣＭＯＳ技術による図３の回路の具体例を示す
回路図である。
回路図である。
【図５】本発明による方法と電子回路とを使用するアセ
ンブリを示す回路図である。
ンブリを示す回路図である。
【図６】図５のアセンブリに使用されるクロック信号を
示すグラフである。
示すグラフである。
【図７】本発明による方法と回路とを使用する加算器回
路を示す回路図である。
路を示す回路図である。
【図８】図７の加算器に使用される選択回路のＣＭＯＳ
技術による具体例を示す回路図である。
技術による具体例を示す回路図である。
【図９】図７の加算器に使用される選択回路のＣＭＯＳ
技術による別の具体例を示す回路図である。
技術による別の具体例を示す回路図である。
Ａ，１，２，Ａｉ 差動増幅器
ｅ 直接入力
ｅ＊ 反転入力
ｓ 直接出力
ｓ＊ 反転入力
Ｖｄｄ 供給電圧源
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
ＥＮ 検証入力
ＰＣ 予備充電信号
ＰＣ＊ ＰＣの補数
Ｐ０，Ｐ１，Ｐ２，Ｐ３ ＰＭＯＳトランジスタＮ０
，Ｎ１，Ｎ２，Ｎ３ ＮＭＯＳトランジスタＮＥＮ，
ＰＥＮ トランジスタ Ｍ１，Ｍｉ，Ｍｉ＋１，Ｍｐ 回路（モジュール）ｅ
ｉ，ｅｉ＊ ，ｓｉ，ｓｉ＊ 差動信号ＲＥ１，Ｒ
Ｅｉ，ＲＥｉ＋１，ＲＥｐ 入力レジスタＲＳ１，Ｒ
Ｓｉ，ＲＳ＋１，ＲＳｐ 出力レジスタＣＫ１，ＣＫ
２ クロック信号 ＩＭ１，ＩＡ１，ＩＭｉ，ＩＡｉ，ＩＭ＋１，ＩＡｉ＋
１，ＩＭｐ，ＩＡｐインバータ ＰＣｉ インバータＩＡｉの入力
，Ｎ１，Ｎ２，Ｎ３ ＮＭＯＳトランジスタＮＥＮ，
ＰＥＮ トランジスタ Ｍ１，Ｍｉ，Ｍｉ＋１，Ｍｐ 回路（モジュール）ｅ
ｉ，ｅｉ＊ ，ｓｉ，ｓｉ＊ 差動信号ＲＥ１，Ｒ
Ｅｉ，ＲＥｉ＋１，ＲＥｐ 入力レジスタＲＳ１，Ｒ
Ｓｉ，ＲＳ＋１，ＲＳｐ 出力レジスタＣＫ１，ＣＫ
２ クロック信号 ＩＭ１，ＩＡ１，ＩＭｉ，ＩＡｉ，ＩＭ＋１，ＩＡｉ＋
１，ＩＭｐ，ＩＡｐインバータ ＰＣｉ インバータＩＡｉの入力
Claims (14)
- 【請求項１】 ２つの第１ビット線上に存在する差動
電圧によって表される２値情報要素を差動増幅器を介し
て２つの第２ビット線に転送する差動２値信号の転送方
法であって、前記２つの第１ビット線の予備充電段階と
それに続く評価段階とを含み、前記予備充電段階が前記
第１ビット線を互いに短絡させる段階と、前記第２ビッ
ト線の少なくとも１つを前記第１ビット線に短絡させる
段階とを含むことを特徴とする差動２値信号の転送方法
。 - 【請求項２】 前記予備充電段階で前記２つの第２ビ
ット線を互いに短絡させる段階を更に含むことを特徴と
する請求項１に記載の方法。 - 【請求項３】 前記差動増幅器が高い内部インピーダ
ンスを有する第１差動増幅器と、前記評価段階で低い内
部インピーダンスを有しかつ３つの状態を有する第２差
動増幅器とを有し、前記第１差動増幅器及び前記第２差
動増幅器の入力及び出力が並列に接続され、更に、前記
第１ビット線を短絡させる段階の前に前記第２差動増幅
器を前記予備充電段階で内部インピーダンスが高い状態
に設定する段階を含むことを特徴とする請求項１に記載
の方法。 - 【請求項４】 前記差動増幅器が、高い内部インピー
ダンスを有する第１差動増幅器と、前記評価段階で低い
内部インピーダンスを有しかつ３つの状態を有する第２
差動増幅器とを有し、前記第１差動増幅器及び前記第２
差動増幅器の入力及び出力が並列に接続され、更に、前
記第１ビット線を短絡させる段階の前に前記第２差動増
幅器を前記予備充電段階で内部インピーダンスが高い状
態に設定する段階を含むことを特徴とする請求項２に記
載の方法。 - 【請求項５】 ２つの第１ビット線に存在する差動電
圧によって表される少なくとも１つの２値出力を与える
電子回路を含む電子アセンブリであって、前記２つのビ
ット線が差動増幅器の２つの入力に結合され、前記２つ
のビット線が予備充電段階で所与の電圧に予備充電され
、前記予備充電段階に続いて評価段階が行われ、前記回
路が、前記２つのビット線を短絡する第１手段と、前記
差動増幅器の２つの出力線の少なくとも１つを前記２つ
のビット線の少なくとも１つに短絡する第２手段とを有
し、前記第１手段及び前記第２手段が前記予備充電段階
で稼動されることを特徴とする電子アセンブリ。 - 【請求項６】 前記差動増幅器の２つの出力線を互い
に短絡する第３手段を更に含むことを特徴とする請求項
５に記載のアセンブリ。 - 【請求項７】 前記差動増幅器が、高い内部インピー
ダンスを有する第１差動増幅器と、前記評価段階で低い
内部インピーダンスを有しかつ３つの状態を有する第２
差動増幅器とを有し、前記第１差動増幅器及び前記第２
差動増幅器の入力及び出力が並列に接続され、更に、前
記第２差動増幅器が前記予備充電段階で内部インピーダ
ンスが高い状態に設定されることを特徴とする請求項５
に記載のアセンブリ。 - 【請求項８】 前記差動増幅器が、高い内部インピー
ダンスを有する第１差動増幅器と、前記評価段階で低い
内部インピーダンスを有しかつ３つの状態を有する第２
差動増幅器とを有し、前記第１差動増幅器及び前記第２
差動増幅器の入力及び出力が並列に接続され、更に、前
記第２差動増幅器が前記予備充電段階で内部インピーダ
ンスが高い状態に設定されることを特徴とする請求項６
に記載のアセンブリ。 - 【請求項９】 前記第１及び第２差動増幅器がＣＭＯ
Ｓ技術で作られることを特徴とする請求項７に記載のア
センブリ。 - 【請求項１０】 前記第１差動増幅器の内部インピー
ダンスと前記第２差動増幅器の内部インピーダンスとが
、該差動増幅器を形成するＭＯＳトランジスタの幅によ
って定義されることを特徴とする請求項９に記載のアセ
ンブリ。 - 【請求項１１】 カスケード接続された複数の前記電
子回路を含み、前記電子回路の各々が、カスケード接続
された少なくとも１つの下流の前記電子回路に出力を供
給し、前記出力が差動電圧によって表される少なくとも
１つの２値情報要素を更に含むことを特徴とする請求項
５に記載のアセンブリ。 - 【請求項１２】 更に、カスケード接続された複数の
インバータを含み、前記複数のインバータの１つが、前
記複数の電子回路の各々と、前記アセンブリを構成する
前記複数の差動増幅器の各々とに組み合わされ、前記イ
ンバータの第１インバータが入力クロック信号を受け取
り、前記差動増幅器の各々の予備充電段階及び評価段階
が前記差動増幅器の各々に組み合わされた前記インバー
タの入力信号と出力信号の一つによって制御されること
を特徴とする請求項１１に記載のアセンブリ。 - 【請求項１３】 前記電子回路が、 ｎ×ｐ ビット
の２つの数のための桁上げ選択タイプの加算器回路を含
み、前記加算器回路が、直列接続されたｐ 個の加算モ
ジュールを含み、前記加算モジュールの各々が、第１加
算器が１に事前設定された桁上り入力を有し、第２加算
器が０に事前設定された桁上り入力を有する２つのｎ
ビット加算器と、前記２つのｎ ビット加算器の一方の
加算器の出力を選択するマルチプレクサとを有し、前記
２つのｎ ビット加算器の各々が、２つのビット線に存
在する差動電圧によって表される２値桁上り出力を含み
、第１の加算モジュールを除く前記ｐ 個の加算モジュ
ールの各々が、組み合わされた桁上げ選択回路を含んで
おり、所与のモジュールの前記２つのｎ ビット加算器
から生じる前記２値桁上り出力ビットと、上流の加算モ
ジュールの上流選択回路とによって供給される選択信号
の関数として、加算モジュールに直列接続された隣接す
る下流のマルチプレクサに桁上げ選択信号を供給するこ
とを特徴とする請求項５に記載のアセンブリ。 - 【請求項１４】 前記加算モジュール各々の前記２つ
のｎ ビット加算器各々の前記２値桁上り出力が、予備
充電段階とそれに続く評価段階で動作可能な差動増幅器
によって与えられ、前記加算器回路がカスケード接続さ
れた複数のインバータを含み、前記複数のインバータの
１つが、前記桁上げ選択回路の各々と、所与の加算モジ
ュールの前記差動増幅器とに組み合わされ、前記インバ
ータの第１インバータが入力クロック信号を受け取り、
前記差動増幅器の各々の前記予備充電段階及び前記評価
段階が、前記差動増幅器の各々に組み合わされた前記イ
ンバータの入力信号及び出力信号の一つによって制御さ
れることを特徴とする請求項１３に記載のアセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9015057A FR2670061B1 (fr) | 1990-11-30 | 1990-11-30 | Procede et dispositif de transfert de signaux binaires differentiels et application aux additionneurs a selection de retenue. |
| FR9015057 | 1990-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302216A true JPH04302216A (ja) | 1992-10-26 |
| JP2552976B2 JP2552976B2 (ja) | 1996-11-13 |
Family
ID=9402807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311008A Expired - Fee Related JP2552976B2 (ja) | 1990-11-30 | 1991-11-26 | 差動２値信号の転送方法及び該方法を実施するための電子アセンブリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5289420A (ja) |
| EP (1) | EP0488893B1 (ja) |
| JP (1) | JP2552976B2 (ja) |
| DE (1) | DE69124676T2 (ja) |
| FR (1) | FR2670061B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694119B1 (fr) * | 1992-07-24 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de lecture pour mémoire, avec recharge et équilibrage avant lecture. |
| JP3222276B2 (ja) * | 1993-07-30 | 2001-10-22 | セイコーインスツルメンツ株式会社 | コンパレータ回路およびコンパレータ回路の制御方法 |
| US5508643A (en) * | 1994-11-16 | 1996-04-16 | Intel Corporation | Bitline level insensitive sense amplifier |
| DE69526336D1 (de) * | 1995-04-28 | 2002-05-16 | St Microelectronics Srl | Leseschaltung für Speicherzellen mit niedriger Versorgungsspannung |
| US6003059A (en) * | 1997-02-21 | 1999-12-14 | International Business Machines Corp. | Carry select adder using two level selectors |
| US6282138B1 (en) * | 1999-02-25 | 2001-08-28 | Micron Technology, Inc. | Latched sense amplifier with tri-state outputs |
| US7459970B2 (en) * | 2006-01-11 | 2008-12-02 | Sirf Technology, Inc. | Method and apparatus for optimizing power dissipation in a low noise amplifier |
| US8242841B2 (en) * | 2008-12-05 | 2012-08-14 | Csr Technology Inc. | Receiver having multi-stage low noise amplifier |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760714A (en) * | 1980-09-29 | 1982-04-12 | Toshiba Corp | Adjusting device for frequency characteristic |
| JPH02285584A (ja) * | 1989-04-27 | 1990-11-22 | Nec Corp | 半導体記憶回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2317497C2 (de) * | 1973-04-06 | 1975-02-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betrieb eines Fünf-Transistoren-Speicherelementes |
| US4542483A (en) * | 1983-12-02 | 1985-09-17 | At&T Bell Laboratories | Dual stage sense amplifier for dynamic random access memory |
| US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
| US4813023A (en) * | 1986-10-21 | 1989-03-14 | Brooktree Corporation | System employing negative feedback for decreasing the response time of a cell |
| US4932002A (en) * | 1988-09-30 | 1990-06-05 | Texas Instruments, Incorporated | Bit line latch sense amp |
| EP0387379B1 (de) * | 1989-03-16 | 1995-01-18 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher vom Typ DRAM und Verfahren zu seinem Testen |
-
1990
- 1990-11-30 FR FR9015057A patent/FR2670061B1/fr not_active Expired - Fee Related
-
1991
- 1991-11-26 JP JP3311008A patent/JP2552976B2/ja not_active Expired - Fee Related
- 1991-11-26 US US07/799,048 patent/US5289420A/en not_active Expired - Lifetime
- 1991-11-27 EP EP91403219A patent/EP0488893B1/fr not_active Expired - Lifetime
- 1991-11-27 DE DE69124676T patent/DE69124676T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760714A (en) * | 1980-09-29 | 1982-04-12 | Toshiba Corp | Adjusting device for frequency characteristic |
| JPH02285584A (ja) * | 1989-04-27 | 1990-11-22 | Nec Corp | 半導体記憶回路装置 |
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| EP0488893A1 (fr) | 1992-06-03 |
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