JPH02285584A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶回路装置に関し、特にプリチャージ
手段に関する。

［従来の技術］ 従来、この種の半導体記憶回路装置は第１の期間におい
てビット線対を電源電圧ＶＤＤにプリチャージした後、
第２の期間においてビット線対と記憶素子との間で信号
をやり取りする手段を備えていた。

すなわち、第４図に示すように、複数のビット線対３と
複数のワード線２との交点に行列上に配設された複数の
記憶素子１に対し、その記憶内容を読み出す場合には、
プリチャージ信号線４からのプリチャージ信号によりプ
リチャージ回路１２を作動させてビット線対３を電源電
圧ＶＤＤにプリチャージした後、アドレス情報に応じて
ワード線２により選択された記憶素子１の内容をビット
線対３に伝え、これを読み出し／書き込み回路５を介し
て読み出しデータ線８に出力している。尚、図中の７は
書き込みデータ線である。

［発明が解決しようとする課題］ 上述した従来の半導体記憶回路装置では、ビット線対を
電源電圧ＶＤＤまてプリチャージしているため、従来よ
りメモリの大きな問題である消費電力の低減が図れない
という欠点がある。

この欠点を解決する手段として、第５図に示すような構
成による記憶素子を用いる方法も提案されている。しか
し、この方法ではトランジスタの数が多いため記憶素子
の面積が２倍以上となり、高集積化ができず、従って大
容量の半導体記憶回路装置が構成できないという欠点が
ある。

本発明は上記従来の事情に鑑みなされたもので、記憶素
子の面積増大を招くことなく、消費電力の低減を達成す
ることができる半導体記憶回路装置を提供することを目
的とする。

［発明の従来技術に対する相違点］ 上述した従来の半導体記憶回路装置に対し、本発明はビ
ット線対を所定のタイミングにおいて相互に接続して中
間電圧状態に平衡させた後、アドレス情報に応答して選
択されたワード線に接続された記憶素子とビット線対で
信号をやり取りする。

［課題を解決するための手段］ 本発明の半導体記憶回路装置は、ヒツト線対とワード線
との交点近傍に配置された記憶素子を有し、アドレス情
報に応じたワード線により選択された記憶素子をヒツト
線対に接続して記憶内容の読み出しまたは書き込みを行
う半導体記憶回路装置において、前記ビット線対をプリ
チャージ信号に基づいて相互に接続して中間電圧状態に
平衡させる手段を備えたことを特徴とする。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本実施例で
は、第４図に示したものに比べて、プリチャージ回路１
２を廃してこの代わりにプリチャージ信号線４にゲート
が接続された接続トランジスタ６を設けており、この接
続トランジスタ６を介してビット線対３を互いに接続で
きるようにしている。尚、他の構成は第４図に示した従
来例と同一であり、図中に同一符号を付しである。

上記構成によれは、次のようにしてビット線対３の１／
２ＶＤＤへのプリチャージがなされる。

すなわち、ビット線対３は記憶素子１と信号をやり取り
した後に、一方がＨｉｇｈ状態（ＶＤＤまたはＶＤＤに
近い状態）、他方はＬｏｗ状態（ＧＮＤまたはＧＮＤに
近い状態）となる。従って、接続トランジスタ６によっ
てビット線対３が相互に接続されると、互いに持つ電荷
が等配分され、ビット線対３は１／２ＶＤＤまたはそれ
に近い電位となる。これは、ビット線対の持つ容量がほ
ぼ等しいためである。

第２図は上述した回路の主要部の信号を示したタイミン
グチャートであり、これに基づいて読み出しサイクルの
動作を説明する。外部信号またはアドレス信号の変化を
検出することによって発生するプリチャージ信号がＨｉ
ｇｈ状態の間、プリチャージ信号線４に接続された接続
トランジスタ６がオンしてビット線対３は相互に接続さ
れ、完全に平衡な中間電位（１／２ＶＤＤ）に保たれる
。

そして、この動作後、プリチャージ信号がＬｏｗ状態と
なりビット線対３の相互接続を遮断した後ワード線信号
がＨｉｇｈ状態になることによって、ビット線対３と選
択された記憶素子１が接続され、記憶素子１が保持して
いる記憶内容をビット線対３に伝え、これが読み出し回
路５．読み出しデータ線８から出力される。そして、ワ
ード線信号がＬｏｗ状態となって記憶素子】とビット線
対３との接続をたち、読み出しの１サイクルが終了する
。

尚、上記プリチャージ信号はアドレス情報の変化を検出
して、これに基づいて発生させるようにすればよい。ま
た、記憶素子１とビット線対３との接続を断って読み出
しサイクルを終了した後に、接続トランジスタ６をオン
させてビット線対３を中間電位状態に平衡させるように
してもよい。

第３図は本発明を二重ボート記憶素子に応用した他の実
施例の回路図である。この実施例では１つの記憶素子１
に接続された２対のビット線対３にそれぞれ独立に接続
トランジスタ６を付設し、各ビット線対３をそれぞれ独
立して接続トランジスタ６を介して１／２ＶＤＤにプリ
チャージできるようにしである。

記憶素子部の消費電力の大幅な削減効果がある。

［発明の効果］ 以上説明したように本発明は、ビット線対を所定のタイ
ミングにおいて相互に接続して中間電圧状態にした後、
アドレス情報に応答して選択されたワード線に接続され
た記憶素子とビット線対で選択的に信号をやり取りする
ようにしたため、従来の記憶素子を変えることなしに簡
単な構成で平衡性のよい１／２ｖＤＤプリチヤ一ジ方式
が実現でき、消費電力が従来のＶＤＤプリチャージ方式
の約１／２となる効果がある。また、１／２ＶＤＤプリ
チヤ一ジ時のビット線対の平衡性が極めて良いことから
、ビット線対の信号を検出する手段として例えば高感度
なセンスアンプを用いることが可能となる。このことに
より、ビット線対が平衡な中間電位から微かに電位差を
持つ時間でビット線対の信号が検出できるようになり、
記憶内容の読み出しの高速化の効果がある。そして更に
、ワード線信号のＨｉｇｈ状態の短縮が実現でき、

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例に係るタイミングチャート、第３図は本発明の
他の一実施例の回路図、第４図は従来のＶＤＤプリチャ
ージ方式の構成を示す回路図、第５図は従来のプリチャ
ージを用いない方式の記憶素子の回路図である。 １　・ ２　・ ３　・ ４　・ ５　・ ６　・ ７　・ ８　・ 記憶素子、 ワード線、 ビット線対、 プリチャージ信号線、 読み出し回路並びに書き込 み回路、 接続トランジスタ、 書き込みデータ線、 読み出しデータ線、 書き込み制御信号線、 １】・・・・・・・・読み出し専用ピット線、１２・・
・・・・・・プリチャージ回路。

Claims (1)

【特許請求の範囲】
1. ビット線対とワード線との交点近傍に配置された記憶素
   子を有し、アドレス情報に応じたワード線により選択さ
   れた記憶素子をビット線対に接続して記憶内容の読み出
   しまたは書き込みを行う半導体記憶回路装置において、
   前記ビット線対をプリチャージ信号に基づいて相互に接
   続して中間電圧状態に平衡させる手段を備えたことを特
   徴とする半導体記憶回路装置。