KR960000460Y1 - 테스트 싸이클 라이트 풀 메모리 셀 - Google Patents
테스트 싸이클 라이트 풀 메모리 셀 Download PDFInfo
- Publication number
- KR960000460Y1 KR960000460Y1 KR2019900002487U KR900002487U KR960000460Y1 KR 960000460 Y1 KR960000460 Y1 KR 960000460Y1 KR 2019900002487 U KR2019900002487 U KR 2019900002487U KR 900002487 U KR900002487 U KR 900002487U KR 960000460 Y1 KR960000460 Y1 KR 960000460Y1
- Authority
- KR
- South Korea
- Prior art keywords
- write
- write full
- bit line
- memory cell
- bit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 라이트 풀 메모리 셀 회로도.
제 2 도는 본 고안에 따른 라이트 풀 메모리 셀 회로도.
본 고안은 DRAM 라이트 풀 메모리 셀(Write full momory cell)에 관한 것으로, 특히 DRAM의 고속 테스트를 할 수 있는 테스트 사이클(Test Cycle) 라이트 풀 메모리 셀에 관한 것이다.
종래에는 제 1 도에 도시한 바와같이 DRAM 메모리 셀이 비트선(Bit Line)과 워드선(Word Line)으로 이루어지는 교차점(Cross point)에 셀이 어레이가 연결되어져 워드선을 구동사는 로우 선택(Row-Select) 워드 선 리세트(Word line reset)이 이루어지고, 비트선에 프리챠지(Precharge)를 위한 VBLP신호와 이 VBLP신호를 제어하여 비트선에 인가시켜 주는 비트선 리세트 트랜지스터를 포함하여 구성된다.
또한, 비트선 패어(Pair)사이에는 선택된 셀(cell)과 레퍼런스(reference)로 사용되어지는 비트선 사이에 센스 앰프(Sense-Amp)가 연결되고, 이후에 비트선, 비트선은 컬럼 선택(Column Select)에 의해 디코딩(decording) 되어 SIO 버스선(Bus line)에 연결된다.
이 SIO 버스선에는 데이타-센스-앰프(DATA-SENSE-AMP)가 접속되며 데이타-센스-앰프의 출력은 출력버퍼(output buffer)에 연결되어 출력으로 데이타를 보내주도록 한다.
한편 라이트(write)시에 입력은 입력선택 트랜지스터를 통하여 SIO 버스선에 연결되어져 있어 입력데이타를 비트, 비트선에 전송 가능하도록 구성된다.
종래의 라이트 풀 메모리 셀의 작동을 제 1 도에 따라 설명하면 다음과 같다.
비트선 리세트가 "하이" 상태이므로 비트선을 프리챠지되고 있다.
로우 선택(Row-Select)에 의해 하나의 워드선이 선택되어진 후 각각의 비트선 사이에는 선택된 셀과 레퍼런스로 사용되어지는 비트선 사이에 센스-앰프가 작동하여 비트선에 셀 데이타를 싣는다.
이때, 셀 데이타를 리드(read)할 경우에는 컬럼셀렉트에 의해 하나의 비트선 패어가 선택되고 이에 해당되는 셀 데이타가 SIO 라인에 실려 데이타 센스 앰프에 연결되어져 데이타 출력 버퍼로 전송되어 버퍼의 출력이 출력 데이타로 보내진다.
한편, 셀에 데이타를 라이트(write)하는 경우 라이트 콘트롤 게이트(Write control gate)를 작동시켜 입력버퍼를 통한 데이타를 SIO 버스선에 실은 후, 컬럼 셀렉트에 의해 비트선이 선택되어지면, 데이타를 셀에 오버라이트(over write)하고 선택되어지지 않는 비트선에는 리후레쉬(refresh)하여 데이타를 셀에 라이트 한다.
이후에 워드선 리세트가 작동하여 워드선을 "오프"시켜 셀에 데이타를 리라이트(rewrite)한 다음, 비트선 센스 앰프를 "오프"시키고 비트선은 리세트에 의해 프리챠지 시킨다.
이때는 컬럼 셀렉트도 "오프"되며 SIO 버스선은 프리챠지 시킨다.
(제 1 도) 및 종래 기술동작 설명에서와 같이 종래에는 비트, 비트선의 입력이 로우 셀렉트에 의해 분리연결되고 워드선도 로우셀렉트에 의해 분리선택되므로 한번에 제한되어 선택된 셀만이 리드/라이트가 가능하므로 한번에 선택되어지는 셀 수로 전체의 셀 수를 나눈수 만큼의 라이트 싸이클을 수행해야만 전체셀에 원하는 데이타를 라이트할 수 있어 테스트시 많은 라이트 싸이클 타임이 요구되게 된다.
본 고안은 이러한 문제점을 해결하고자 안출된 것으로서 제 2 도는 그 개선된 메모리셀의 회로도로서 그 구성을 설명하면 다음과 같다.
종래와 같이 구성되는 메모리 셀 어레이에 있어서, 라이트 풀 칩 콘트롤 신호에 의한 상기 VBLP단에 데이타(Write all date)를 입력할 수 있도록 라이트 데이타 입력용 제 1 트랜지스트를 형성하고, 비트선 리세트를 분리하여 비트선 중 비트선과 비트선으로 분리하여 각각을 동시에 리세트 하거나 라이트 풀 칩 콘트롤 할 수 있도록 스위칭하는 비트선 리세트 및 라이트 풀 칩 콘트롤용 복수개의 제 2 트랜지스터와, 테스트시는 워드선에 라이트를 셀렉트 신호에 의해 모든 워드선을 인에이블시켜 워드선 인에이블 전압이 동시에 인가되도록 하고 일반적인 기록/리드 모드시에는 각 워드선이 독립되어 워드선 셀렉트 신호에 의해 테스트시 풀 메모리 어레이를 동시에 라이트하고 선택된 셀을 셀렉트 전압이 해당 워드선을 선택하도록 하는 라이트 풀 칩 워드선 셀렉트용 복수개의 제 3 트랜지스터가 더 구비되어 구성된 것이다.
본 고안에 따른 테스트 싸이클 라이트 풀 메모리 셀의 작동을 설명하면 다음과 같다.
정상적인 리드/라이트시에는 제 1 도의 종래의 메모리 셀과 같이 작동하며 라이트 풀 칩(Write full chip)동작시에는 칩 인에이블 직후에 데이타 입력버퍼(buffer)에 들어온 입력데이타에 의해 라이트 풀 칩 데이타 입력에 데이타가 실리게 되고 비트선 리세트 및 라이트 풀 칩 콘트롤 게이트 중 하나가 인에이블 되도록 한다.
이렇게 하여 모든 비트선에 입력데이타가 살리게 되면 비트선 센스앰프가 인에이블되어 비트, 비트선이 라이트에 충분한 차이를 갖도록 감지한 후에 라이트 풀 칩 워드선 셀렉트에 의해 워드선이 라이트 인에이블 전압까지 서서히 상승하게 되어 센싱동작과 함께 모든 셀에 원하는 라이트를 하게된다.
라이트가 끝난 다음 워드선 인에이블 전압이 워드선 리세트 전압인 그라운드 레벨까지 충분히 내려간 다음 비트선 센스앰프를 디스에이블(disable)시키고 라이트 풀 칩 콘트롤 게이트를 어프시켜 라이트 풀 칩 입력데이타와 비트선을 리세트시켜 프리챠지 상태로 두어 라이트 동작을 완료하고 리드 동작이 가능하게 준비를 완료한다.
따라서, 종래와 같이 메모리 셀에 대한 개별적인 리드/라이트가 아니고, 한번에 풀, 메모리 어레이(array)를 라이트 가능하게 되어 실제적으로 라이트/리드에 의한 테스트를 하면서도 개별적인 라이트 싸이클은 없어도 되므로 테스트 시간을 단축하게 되었고, 또한 종래에는 패러렐(parallel)테스트시 복잡하고 테스트 시간이 길면서 정확한 패일 비트(fall bit)를 선별할 수 없었는데 비해 간단하고 짧은 테스트 시간에 테스트를 완료하여 정확한 패일 비트 선별이 가능하고 고질적 DRAM 양산에 효과적이고 경제적이며 리던던트(Redundant)활용이 더욱 용이한 등 여러가지 장점이 있는 것이다.
또한 4M DRAM 이나 16M DRAM 에 적용하는 경우에도 기본 메모리 어레이를 본 고안에 따른 회로와 같이 하면 효과적이므로 여러가지로 편리한 것이다.
Claims (1)
- 복수개의 워드선과 비트선이 서로 교차되어 이루어지는 교차점에 셀 어레이가 형성되고, 상기 비트선에 VBLP신호와 상기 VBLP신호를 제어하여 비트선에 인가시켜 주는 비트선 리세트 트랜지스터를 구비한 메모리 셀이 있어서, 각기 각 비트선에 동시에 라이트 풀 칩 데이타를 입력하기 위한 라이트 풀 칩 콘트롤 제 1 트랜지스터와, 상기 비트선 또는 비트선을 리세트 시키고, 라이트 풀 칩을 콘트롤 하기 위한 복수개의 비트선 리세트 및 라이트 풀 칩 콘트롤용 제 2 트랜지스터와, 테스트시 상기 각 워드선에 동시에 워드선 인에이블 전압을 인가시키고 데이타 기록/저장시는 각 워드선이 분리되도록 스위칭하는 복수개의 라이트 풀 칩 워드선 셀렉트용 제 3 트랜지스터를 포함하여 구성됨을 특징으로 하는 테스트 싸이클 라이트 풀 메모리 셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900002487U KR960000460Y1 (ko) | 1990-03-05 | 1990-03-05 | 테스트 싸이클 라이트 풀 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900002487U KR960000460Y1 (ko) | 1990-03-05 | 1990-03-05 | 테스트 싸이클 라이트 풀 메모리 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910017325U KR910017325U (ko) | 1991-10-28 |
| KR960000460Y1 true KR960000460Y1 (ko) | 1996-01-10 |
Family
ID=19296454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900002487U KR960000460Y1 (ko) | 1990-03-05 | 1990-03-05 | 테스트 싸이클 라이트 풀 메모리 셀 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960000460Y1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102065747B1 (ko) * | 2019-07-30 | 2020-01-13 | 이병학 | 눈 운동장치 |
-
1990
- 1990-03-05 KR KR2019900002487U patent/KR960000460Y1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102065747B1 (ko) * | 2019-07-30 | 2020-01-13 | 이병학 | 눈 운동장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017325U (ko) | 1991-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| US4287575A (en) | High speed high density, multi-port random access memory cell | |
| KR920018766A (ko) | 불휘발성 반도체 기억장치 | |
| KR920010657A (ko) | 반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법 | |
| US7583546B2 (en) | Apparatus and method of operating an integrated circuit | |
| JPH117773A (ja) | 半導体記憶装置 | |
| US5732033A (en) | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing | |
| JPH07118193B2 (ja) | 半導体記憶装置 | |
| US5367495A (en) | Random access memory having control circuit for maintaining activation of sense amplifier even after non-selection of word line | |
| US5642326A (en) | Dynamic memory | |
| KR100258539B1 (ko) | 스태틱형 반도체 메모리 소자 | |
| CA1160742A (en) | Static ram memory cell | |
| KR100263574B1 (ko) | 반도체 메모리 장치 | |
| US5481496A (en) | Semiconductor memory device and method of data transfer therefor | |
| KR960000891B1 (ko) | 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram | |
| JP4117683B2 (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| KR960000460Y1 (ko) | 테스트 싸이클 라이트 풀 메모리 셀 | |
| US5594681A (en) | Dynamic random access memory wherein timing of completion of data reading is advanced | |
| US5894440A (en) | Semiconductor memory device and data transferring structure and method therein | |
| US5488585A (en) | Circuit for generating column decoder enable signal in a semiconductor device | |
| US5018106A (en) | Static random access memory with modulated loads | |
| US4931995A (en) | Writing method in DRAM | |
| US6292416B1 (en) | Apparatus and method of reducing the pre-charge time of bit lines in a random access memory | |
| EP0520450B1 (en) | Semiconductor memory device | |
| KR880014569A (ko) | 반도체 기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20021223 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |