KR920010657A - 반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법 - Google Patents

반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법 Download PDF

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Abstract

내용 없음

Description

반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 바람직한 실시예를 반영한 메모리의 블록도,
제5도는 제4도의 회로에 관한 다른 실시예의 개략적인 블록도.

Claims (20)

  1. 바이어스 전압을 판독/기록 메모리에 인가하고, 상기 메모리 셀 각각이 상기 인가에 응답하는 양호한 데이타 상태를 저장하고, 상기 양호한 데이타 상태에 상보적인 데이타 상태로 상기 복수개의 메모리 셀을 기록하는 단계를 포함하는, 직접회로 내에서 복수개의 메모리 셀을 갖는 판독/기록 메모리의 테스팅 방법.
  2. 제1항에 있어서, 상기 각각의 메모리 셀이 상기 양호한 데이타의 보수를 지정할 때보다 상기 양호한 데이타를 저장할 때 더 적은 전류를 유입하며, 상기 기록 단계후 복수개의 메모리 셀에 의해 유입된 전류를 측정하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 각각의 메모리 셀이 상기 양호한 데이타 상태의 보수를 저장할 때보다 양호한 데이타를 저장할 때 잡음에 의한 훼손이 감소될 수 있고, 상기 제1메모리 셀의 내용을 판독하는 단계, 제1메모리 셀을 수회 억세스하는 단계, 및 상기 억세스 단계후 상기 제1메모리 셀을 상기 판독 단계의 결과의 비교하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서, 상기 각각의 메모리 셀이 상기 양호한 데이타 상태의 보수를 저장할 때보다 양호한 데이타를 저장할 때 잡음에 의한 훼손이 감소될 수 있고, 상기 메모리 셀의 내용을 판독하는 단계, 상기 제1메모리 셀에 인접한 횡렬에서 제2메모리 셀을 수회 억세스하는 단계, 억세스 단계후 상기 제1메모리 셀의 내용을 상기 판독 단계의 결과의 비교하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 다수의 메모리 셀이 종횡으로 배열되어 있고, 상기 기록 단계가 상기 메모리 셀의 횡렬을 선택하는 단계, 상기 선택된 횡렬에서 메모리 셀의 상태를 감지하는 단계, 감지된 상태의 논리적 보수를 상기 메모리 셀에 재기록하는 단계를 포함하는 방법.
  6. 제5항에 있어서, 상기 판독/기록 메모리가 데이타 출력 단자를 갖고, 상기 감지 단계에서 감지된 상기 메모리 셀의 상태가 상기 데이타 출력 단자에 제공되지 않는 방법.
  7. 종횡으로 배열된 다수의 메모리 셀, 열 어드레스에 응답하는 상기 메모리 셀의 횡렬을 선택하기 위한 종렬 디코더, 상기 메모리 셀의 종렬과 조합된 데이타 라인, 상기 데이타 라인의 데이타 상태를 감지하고 감지된 데이타 상태를 출력에 제공하기 위한 센스 증폭기; 그리고 상기 선택된 종회으로 메모리 셀에 저장하기 위한 감지된 데이타 상태의 논리적 보수인 데이타 신호로 상기 데이타 라인을 구동하도록 상기 센스 증폭기의 출력에 연결된 입력 및 상기 데이타 라인에 연결된 출력을 갖는 반전회로로 구성된, 메모리를 포함한 집적회로.
  8. 제7항에 있어서, 상기 데이타 라인의 감지된 데이타 상태를 제공하기 위해 상기 센스 증폭기의 출력에 연결된 출력 단자를 더 포함하는 집적회로.
  9. 제8항에 있어서, 종렬 어드레스에 응답하며 상기 데이타 라인과의 조합을 위한 상기 메모리 셀의 종렬을 선택하는 행 디코더를 더 포함하는 회로.
  10. 제9항에 있어서, 특수 모드 인에이블 신호를 수신하기 위한 입력과 반전 회로에 연결된 출력을 갖는 특수 모드 인에이블 회로를 더 포함하고, 그에따라 상기 반전회로가 상기 특수 모드 인에이블 신호를 수신하는 특수 모드 인에이블 회로에 응답하는 상기 데이타 라인을 구동시키고, 상기 반전회로의 출력이 상기 특수 모드 인에이블 신호를 수신하지 않는 특수 모드 인에이블 회로에 응답하는 상기 데이타 라인으로부터 분리되는 회로.
  11. 제7항에 있어서, 선택된 횡렬에 있는 조합된 종렬에서 메모리 셀로부터 차동 신호를 통신하기 위한 복수개의 비트 라인 쌍과 상기 센스 증폭기와 통신하기 위해 상기 데이타 라인에 연결될 한쌍의 비트 라인을 선택하기 위한 행 디코더를 더 포함하며 각각의 비트 라인이 메모리 셀의 종렬과 조합된 회로.
  12. 제7항에 있어서, 각각의 메모리 셀이 SRAM 셀을 포함하는 회로.
  13. 제12항에 있어서, 각각의 메모리 셀이 전원 상승될 때 양호한 논리 상태를 저장하는 회로.
  14. 제13항에 있어서, 각각의 메모리 셀이 양호한 논리 상태의 보수를 저장할 때보다 양호한 논리 상태를 저장할 때 더 적은 전류를 유입하는 회로.
  15. 제13항에 있어서, 각각의 메모리 셀이 양호한 논리 상태의 보수를 저장할 때 보다 양호한 논리 상태를 저장할 때 잡음에 의한 훼손이 감소될 수 있는 회로.
  16. 제7항에 있어서, 상기 반전회로에 기록될 입력 데이타를 수신하기 위한 입력 터미널과 특수 모드 인에이블 신호를 수신하기 위한 입력과 상기 반전 회로에 연결된 출력을 갖는 특수 모드 인에이블 회로를 더 포함하고, 상기 반전 회로가 상기 특수 모드 인에이블 신호의 수신에 응답하는 감지된 데이타 상태의 논리적 보수인 데이타 신호를 상기 데이타 라인을 구동하기 위해 그리고 상기 반전 회로가 상기 특수 모드 인에이블 신호를 수신하지 않는 특수 모드 인에이블 회로에 응답하는 입력 데이타에 대응하는 데이타 신호로 상기 데이타 라인을 구동하기 위해서 상기 반전회로가 상기 데이타 라인에 연결된 제1입력, 상기 입력 단자에 연결된 제2입력과 상기 특수 모드 인에이블 회로의 출력에 연결된 제어 입력을 갖는 회로.
  17. 제16항에 있어서, 선택된 횡렬에 있는 조합된 종렬에서 메모리 셀로부터 차동 신호를 통신하기 위해 메모리 셀의 종렬과 각각 조합된 복수개의 비트 라인 쌍과 상기 센스 증폭기와 통신하도록 상기 데이타 라인에 연결될 한쌍의 비트 라인을 선택하기 위한 행 디코더를 더 포함하는 회로.
  18. 제7항에 있어서, 상기 메모리가 논리 회로내에 저장된 회로.
  19. 제18항에 있어서, 논리 회로가 마이크로프로세서인 회로.
  20. 제18항에 있어서, 논리 회로가 논리 어레이인 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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