DE10214209A1

DE10214209A1 - Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers

Info

Publication number: DE10214209A1
Application number: DE2002114209
Authority: DE
Inventors: Carsten Ohlhoff
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2003-10-23

Abstract

Ein integrierter Speicher mit einem Speicherzellenfeld (3) weist einen ersten Datenpfad (8-1, 9-1) zum Lesen von Daten aus dem Speicherzellenfeld und einen zweiten Datenpfad (6-1, 9-1) zum Schreiben von Daten in das Speicherzellenfeld auf. Der Speicher enthält eine zwischen den ersten Datenpfad und zweiten Datenpfad geschaltete Inverterschaltung (7-1), die in einem Testmodus des Speichers aktivierbar ist und den ersten Datenpfad mit dem zweiten Datenpfad im aktiven Zustand verbindet. In einem Testmodus werden über den ersten Datenpfad (8-1, 9-1) Daten aus dem Speicherzellenfeld (3) ausgelesen, speicherintern invertiert und über den zweiten Datenpfad (6-1, 9-1) in das Speicherzellenfeld (3) zurückgeschrieben. Die Daten werden erst nachfolgend zu einem späteren Zeitpunkt extern zu einem Testsystem ausgegeben. Dadurch werden Testzeiten in vielen Anwendungsfällen verkürzt.

Description

Die vorliegende Erfindung betrifft einen integrierten Speicher mit einem Speicherzellenfeld sowie mit einem ersten Datenpfad zum Lesen von Daten aus dem Speicherzellenfeld und mit einem zweiten Datenpfad zum Schreiben von Daten in das Speicherzellenfeld, sowie ein Verfahren zum Betrieb eines integrierten Speichers, der in einem Testmodus einem Funktionstest unterzogen wird.
Integrierte Speicher, beispielsweise in Form von DRAMs (Dynamic Random Access Memories) werden im Herstellungsprozeß im allgemeinen umfangreichen Funktionstests unterzogen. Unter anderem dienen diese Funktionstests dazu, fehlerhafte Speicherzellen beziehungsweise fehlerhafte Spaltenleitungen oder Reihenleitungen zu identifizieren. Mit zunehmender Speichergröße nehmen die Kosten von Funktionstests einen immer größeren Anteil an den gesamten Produktionskosten eines Speichers ein. Um die Testkosten zu senken, werden daher zunehmend Methoden wie Testmodes zur Komprimierung von Daten oder zusätzliche Testlogik, beispielsweise in Form von BIST (Built-In Self-Test) entwickelt.
Integrierte Speicher weisen im allgemeinen zur Reparatur fehlerhafter Speicherzellen redundante Speicherzellen auf, die meist zu redundanten Reihenleitungen oder redundanten Spaltenleitungen zusammengefaßt sind, die reguläre Leitungen mit defekten Speicherzellen adressenmäßig ersetzen können. Dadurch ist es möglich, integrierte Speicher, insbesondere in Form von DRAMs, bei den heute erreichten Integrationsdichten noch wirtschaftlich herzustellen. Ein integrierter Speicher wird beispielsweise mit einer externen Prüfeinrichtung geprüft und anschließend anhand einer sogenannten Redundanzanalyse eine Programmierung von redundanten Elementen vorgenommen. Um eine Reparatur eines Speichers gezielt durchführen zu können, müssen in entsprechenden Tests beziehungsweise Testsequenzen alle Fehler identifiziert und zusammen mit der zugehörigen Adresse auf dem externen Testsystem abgespeichert werden. Hierzu werden die Adressen jener getesteter Speicherzellen, welche als fehlerhaft detektiert wurden, in einem Fehleradreßspeicher (sogenannte Fail Bit Map) gespeichert, um in einem anschließenden Schritt anhand der gespeicherten Adressen diese Speicherzellen durch fehlerfreie redundante Speicherzellen zu ersetzen. Auf Basis dieser Fail Bit Map kann anschließend im Testsystem die für jeden Speicher individuelle Reparaturlösung berechnet werden.
Bei einem derartigen Funktionstest ist es nicht ausreichend, eine sogenannte Pass/Fail-Information für den gesamten Speicherbaustein zu ermitteln oder, bei Verwendung eines BIST, diese vom zu testenden Speicherbaustein zum Testsystem zu übermitteln. Die Notwendigkeit, für alle festgestellten Fehler eine weitgehend vollständige Adreßinformation zu erhalten, begrenzt die Komprimierungsmöglichkeiten. Man spricht in diesem Fall von sogenannter redundanz-konformer Kompression. In neueren Funktionstests, wie beispielsweise beim Paralleltest mehrerer Speicherbänke bei einem SDRAM-Speicher, wird versucht, den Speicher möglichst schnell zu testen. Hier wird jedoch der Transfer der adreß-feinen Pass/Fail-Information zum begrenzenden Zeitfaktor.
Dies hat beispielsweise zur Folge, daß die Anzahl der im Funktionstest zu kontaktierenden Datenanschlußpads und/oder die Übertragungsfrequenz, mit der die Pass/Fail-Information transferiert wird, erhöht werden muß. Insbesondere bei sogenannten March-Funktionstests, die für Speichertests häufig verwendet werden, wird ein Speicherbaustein wiederholt innerhalb eines Funktionstests gelesen. Die Fehlerdaten müssen bei jedem einzelnen Lesevorgang nach außen transferiert werden. Derartige Funktionstests können insbesondere bei hoher Speicher-Integrationsdichte eine vergleichsweise hohe Zeitdauer des Funktionstests erfordern.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher anzugeben, der eine relativ kurze Zeitdauer zur Durchführung eines Funktionstests ermöglicht.
Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines integrierten Speichers anzugeben, mit dem eine relativ kurze Zeitdauer zur Durchführung eines Funktionstests ermöglicht wird.
Die Aufgabe betreffend den integrierten Speicher wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1. Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum Betrieb eines integrierten Speichers gemäß Patentanspruch 7.
Beim integrierten Speicher der eingangs genannten Art ist gemäß der Erfindung zwischen den ersten Datenpfad und den zweiten Datenpfad eine Inverterschaltung geschaltet, die in einem Testmodus des Speichers aktivierbar ist und den ersten Datenpfad mit dem zweiten Datenpfad im aktiven Zustand verbindet. Der integrierte Speicher wird im Testmodus einem Funktionstest unterzogen. Gemäß der Erfindung werden im Testmodus über den ersten Datenpfad Daten aus dem Speicherzellenfeld des Speichers ausgelesen, speicherintern mittels der Inverterschaltung invertiert und über den zweiten Datenpfad in das Speicherzellenfeld zurückgeschrieben. Die Daten werden zu einem späteren Zeitpunkt ausgelesen. Es wird also in diesem Lese-Schreib-Zyklus kein vergleichsweise zeitintensiver externer Zugriff auf den Speicher durchgeführt. Das Resultat wird zu einem externen Testsystem ausgegeben.
Der Erfindung liegt dabei die Idee zugrunde, daß im Falle einer fehlerhaften Speicherzelle ein fehlerhaftes Datensignal wieder in den Speicher zurückgeschrieben wird und erst zu einem späteren Zeitpunkt mit der zugehörigen Adreßinformation nach extern zu einem Testsystem ausgegeben wird. Ein einmal aufgetretener Fehler wird also über mehrere Testzyklen "durchgezogen", bis der Fehler zum externen Testsystem ausgegeben wird. Dies hat den Vorteil, daß für den Funktionstest im günstigsten Fall lediglich einmal ein vollständiger externer Lesevorgang durchgeführt werden muß. Dadurch werden Testzeiten in vielen Anwendungsfällen verkürzt.
Weiterhin nimmt die Flexibilität beim Schreiben von sogenannten Testpattern zu, da auf die korrekte Übertragung der Lesedaten beziehungsweise Fehleradressen nach extern weniger Rücksicht genommen werden kann. Es treten insbesondere keine sogenannten Turn-Around-Zeiten auf den externen Datenleitungen auf, die bei heutigen Testsystemen etliche Nanosekunden dauern können. Ein weiterer Vorteil der Erfindung ist bei Testsequenzen festzustellen, bei denen der Speicher mit einem für den Speicher kritischen Parameter ausgelesen wird. Dies können zum Beispiel bestimmte Spannungswerte, ein bestimmtes Timing oder auch eine bestimmte Topologie (Datenmuster im Speicherfeld) sein. Hier bringt die Erfindung den Vorteil, daß ein für den Test kritisches Auslesen der Daten von einem externen Auslesen, das dazu dient, Fehleradressen in die Fail Bit Map des Testgeräts zu übertragen, entkoppelt werden kann. Beide Schritte können unabhängig voneinander auf Fehlerabdeckung beziehungsweise Testzeit hin optimiert werden.
Bei Anwendung der Erfindung ist jedoch zu beachten, daß ein derart durchgeführter Funktionstest nicht bei jeder Art eines Funktionstests und bei jedem Fehlertyp eingesetzt werden kann. Insbesondere ist darauf zu achten, daß die Erfindung nicht auf Testsequenzen angewendet wird, bei der die Gefahr besteht, daß sich mehrere Funktionsfehler kompensieren beziehungsweise ein Funktionsfehler überschrieben wird. Bevorzugt werden daher in einem vorher durchgeführten Funktionstest alle sogenannten harten Ausfälle, das heißt Speicherzellen, bei denen für alle durchzuführenden Testsequenzen ein fehlerhaftes Verhalten zu erwarten ist (beispielsweise bei einem Speicherzellenkurzschluß), bereits identifiziert. Ein Testingenieur muß im Einzelfall prüfen, ob die vorliegende Erfindung in einer Testsequenz zur Testzeitreduzierung eingesetzt werden kann. Als besonders geeignet erscheinen hier Testpattern, in denen nur bestimmte Lesezyklen, beispielsweise durch Verwendung eines bestimmten Timings, für die Funktion des Speichers kritisch sind.
Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhängiger Ansprüche.
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der vorliegenden Erfindung darstellen, näher erläutert. Es zeigen:
Fig. 1 eine Ausführungsform eines integrierten Speichers gemäß der Erfindung,
Fig. 2 eine Tabelle zur Verdeutlichung eines Ablaufs einer beispielhaften Testsequenz für eine fehlerbehaftete und eine fehlerfreie Speicherzelle,
Fig. 3 eine Schaltung und ein zugehöriges Zeitablaufdiagramm zur Erzeugung eines Invertierungs- Aktivierungssignals.
In Fig. 1 ist eine Ausführungsform eines erfindungsgemäßen integrierten Speichers dargestellt, der ein Speicherzellenfeld 3 aufweist, das in mehrere Speicherzellenblöcke, sogenannte Speicherbänke 3-1 bis 3-n, unterteilt ist. In jeder der Speicherbänke befindet sich eine Anzahl Speicherzellen, die matrixförmig entlang von Wortleitungen und Bitleitungen, die in Fig. 1 nicht dargestellt sind, angeordnet sind. Jeder der Speicherbänke 3-1 bis 3-n ist eine Datenleitung 9-1 bis 9-n zum Auslesen und Einschreiben von Daten der betreffenden Speicherbank zugeordnet. Der Übersichtlichkeit halber ist eine Ausführungsform der Erfindung im vorliegenden Ausführungsbeispiel nur für die Speicherbank 3-1 detailliert ausgeführt.
Das Auslesen und Schreiben von Daten der Speicherbank 3-1 wird über einen ersten Datenpfad, gebildet durch die Datenleitungen 9-1 und 8-1, beziehungsweise über einen zweiten Datenpfad, gebildet durch die Datenleitungen 9-1 und 6-1, durchgeführt. Entsprechend sind für die weiteren Speicherbänke des Speicherzellenfeldes 3 einzelne Lese-Datenpfade und Schreib-Datenpfade vorgesehen, angedeutet durch die Datenleitungen 8-2 bis 8-n, 6-2 bis 6-n und 9-2 bis 9-n, die jeweils einer der Speicherbänke zum Lesen beziehungsweise Schreiben von Daten zugeordnet sind. Weiterhin ist eine erste Multiplexerschaltung 1 vorgesehen zur Verbindung der einzelnen Lese- Datenpfade in Form der Datenleitungen 8-1 bis 8-n mit einer Eingabe-/Ausgabeleitung 10. Ferner ist eine zweite Multiplexerschaltung 2 vorgesehen zur Verbindung der einzelnen Schreib-Datenpfade in Form der Datenleitungen 6-1 bis 6-n mit der Eingabe-/Ausgabeleitung 10. Durch die Multiplexerschaltungen 1 und 2 werden die Daten auf die für jede Speicherbank separat vorhandenen Datenleitungen 9-1 bis 9-n aufgeteilt.
Zwischen jeweils einen der Lese-Datenpfade und einen der Schreib-Datenpfade ist jeweils eine Inverterschaltung geschaltet, in Fig. 1 beispielhaft anhand der Inverterschaltung 7-1 dargestellt, die zwischen die Datenleitungen 8-1 und 6-1 geschaltet ist. Um sich die Möglichkeit eines Paralleltests mehrerer Speicherbänke aufrechtzuerhalten, ist die dargestellte Inverterschaltung 7-1 zwischen der ersten Multiplexerschaltung 1 beziehungsweise zweiten Multiplexerschaltung 2 und dem Speicherzellenfeld 3 mit den Datenleitungen 8-1 und 6-1 verbunden. Dies gilt analog und entsprechend auch für die übrigen, nicht dargestellten Inverterschaltungen für die übrigen Datenleitungen. Im vorliegenden Ausführungsbeispiel ist die Inverterschaltung 7-1 als Tristate-Inverter ausgeführt.
Weiterhin ist in den Lesedatenpfad in Form der Datenleitung 8-1 eine Verstärkerschaltung 4-1 in Form einer Inverterschaltung geschaltet. In den Schreib-Datenpfad in Form der Datenleitung 6-1 ist eine weitere Verstärkerschaltung 5-1 ebenfalls in Form einer Inverterschaltung geschaltet. Die Inverterschaltungen 4-1 und 5-1 sind mit der Datenleitung 9-1 verbunden. Ein Eingang der Inverterschaltung 7-1 ist mit einem Ausgang der Inverterschaltung 4-1, ein Ausgang der Inverterschaltung 7-1 ist mit einem Eingang der Inverterschaltung 5-1 gekoppelt.
Ferner ist in Fig. 1 eine Steuerschaltung vorgesehen, die einen Inverter 11 und eine logische Verknüpfungsschaltung 14 in Form eines UND-Gatters umfaßt. Die Inverterschaltung 7-1 ist durch ein Invertierungs-Aktivierungssignal IP aktivierbar. Dem UND-Gatter 14 wird über den Inverter 11 ebenfalls das Invertierungs-Aktivierungssignal IP zugeführt sowie ein Lese-Aktivierungssignal RE. Entsprechend wird der Inverterschaltung 5-1 ein Schreib-Aktivierungssignal WE zugeführt. Mit Hilfe der Steuerschaltung ist die Ansteuerung der Inverterschaltung 7-1 so ausgelegt, daß diese erst aktiviert wird, wenn die Lesedaten zuverlässig an der Inverterschaltung 4-1 anliegen. Damit sich beim Einschalten der Inverterschaltung 7-1 kein Schwingkreis bildet, wird die Inverterschaltung 4-1 durch die Steuerschaltung derart angesteuert, daß diese ausgeschaltet wird, wenn die Inverterschaltung 7-1 eingeschaltet ist.
Die Inverterschaltung 7-1 kann vergleichsweise klein ausgelegt werden, da das Ausgangssignal der Inverterschaltung 7-1 durch die Inverterschaltung 5-1 ohnehin verstärkt wird. Damit wird vorteilhaft die kapazitive Belastung der entsprechenden Lese- und Schreib-Datenpfade minimal gehalten.
Die Inverterschaltung 7-1 wird in einem Testmodus zur Durchführung eines Funktionstests des Speichers durch das Signal IP aktiviert. Über die Inverterschaltung 7-1 werden aus der Speicherbank 3-1 ausgelesene Daten, die auf den Datenleitungen 8-1 und 9-1 übertragen werden, speicherintern invertiert und über die Datenleitungen 6-1 und 9-1 in die Speicherbank 3-1 zurückgeschrieben. Dieser Zyklus des Auslesens, Invertierens und Zurückschreibens wird vorteilhaft mehrmals in einem Funktionstest durchgeführt und die Daten anschließend aus dem Speicher über den Treiber 12 und das Anschlußpad 13 ausgegeben.
Fig. 3 zeigt eine Schaltung und ein zugehöriges Zeitablaufdiagramm zur Erzeugung des Invertierungs-Aktivierungssignals IP. Dieses ist ein gepulstes Signal, wobei hier das Signal RTC das Zeitfenster definiert, in dem die Ausgangsdaten an der Inverterschaltung 4-1 gültig sind. Das Signal TM ist ein Testmodussignal.
Nachfolgend soll, anhand der Tabelle gemäß Fig. 2 verdeutlicht, an einem hypothetischen Testpattern die Anwendung der Erfindung näher erläutert werden.
In diesem Beispiel steht W für einen Schreibzyklus und R für einen Lesezyklus. Der dargestellte Pfeil soll jeweils das automatische Rückschreiben eines inversen Datums andeuten. Weiterhin soll angenommen werden, daß dieses beispielhafte Testpattern in den kreisförmig umrandeten Lesezyklen ein minimales Timing gegenüber den anderen Lesezyklen des Speichers verwendet. Daher sind nur in diesen Lesezugriffen sogenannte Soft Fails (im Gegensatz zu den oben erwähnten harten Ausfällen) zu erwarten, das heißt Fehler, die speziell bei Verwendung dieses minimalen Timings beim Auslesen auftreten.
In dem beispielhaften Testpattern gemäß Fig. 2 werden zunächst alle Speicherzellen mit einer "0" beschrieben. Im Anschluß daran folgen zwei Lese-Schreib-Zyklen, bei denen jeweils das eingeschriebene Datum ausgelesen, invertiert und in das Speicherzellenfeld zurückgeschrieben wird. Dabei tritt bei Zugriff auf die fehlerhafte Speicherzelle im zweiten Lesezyklus R0* ein Soft Fail auf, das heißt es wird durch den entsprechenden Leseverstärker eine "0" statt einer "1" detektiert. Bei der fehlerfreien Speicherzelle hingegen wird ordnungsgemäß eine "1" detektiert. In einem weiteren Lese- Schreib-Zugriff wird der sogenannte Datenhintergrund verändert. Darunter wird insbesondere der Inhalt der zu einer Speicherzelle benachbarten Speicherzellen verstanden.
Anschließend werden wiederum zwei Lese-Schreib-Zyklen für alle Speicherzellen durchgeführt, wobei diesmal beim kreisförmig umrandeten Lesezugriff R1** kein Soft Fail auftritt. Dieses ist hier dadurch zu erklären, daß in diesem Fall der Datenhintergrund invers zum vorherigen Datenhintergrund beim Lesezugriff R0* ist. Dem liegt die in den meisten Fällen gerechtfertigte Annahme zugrunde, daß eine fehlerhafte Speicherzelle von fehlerfreien Speicherzellen umgeben ist. Beim vorliegenden Beispiel liegt die Ursache für das unterschiedliche Fehlerverhalten beispielsweise darin, daß die kapazitive Kopplung zwischen benachbarten Bitleitungen für den jeweiligen Lesezyklus besonders kritisch ist.
In einem nächsten Schritt ist das Signal IP deaktiviert. Daraufhin werden die Daten aller Speicherzellen aus dem Speicher in ein externes Testsystem eingelesen und dort analysiert. Dabei wird aufgrund eines Vergleichs mit einem Soll-Ergebnis einer fehlerfreien Speicherzelle (rechte Spalte der Tabelle gemäß Fig. 2) festgestellt, ob fehlerhafte Datensignale vorliegen. Insgesamt muß für den Funktionstest mit der Testsequenz gemäß Fig. 2 lediglich einmal ein vollständiger Auslesevorgang im Sinne eines externen Auslesens von Daten durchgeführt werden. Dadurch kann die Testzeit deutlich verkürzt werden. Bezugszeichenliste 1, 2 Multiplexerschaltung
3 Speicherzellenfeld.
3-1 bis 3-n Speicherbank
4-1, 5-1 Inverterschaltung
6-1 bis 6-n Datenleitung
7-1 Inverterschaltung
8-1 bis 8-n Datenleitung
9-1 bis 9-n Datenleitung
10 Eingabe-/Ausgabeleitung
11 Inverterschaltung
12 Treiberschaltung
13 Anschlußpad
14 Gatter
RE Lese-Aktivierungssignal
WE Schreib-Aktivierungssignal
IP Invertierungs-Aktivierungssignal
W Schreibzyklus
R Lesezyklus
TM Testmodussignal
RTC Signal

Claims

1. Integrierter Speicher
mit einem Speicherzellenfeld (3),
mit einem ersten Datenpfad (8-1, 9-1) zum Lesen von Daten aus dem Speicherzellenfeld,
mit einem zweiten Datenpfad (6-1, 9-1) zum Schreiben von Daten in das Speicherzellenfeld,
mit einer zwischen den ersten Datenpfad und zweiten Datenpfad geschalteten Inverterschaltung (7-1), die in einem Testmodus des Speichers aktivierbar ist und den ersten Datenpfad mit dem zweiten Datenpfad im aktiven Zustand verbindet.

2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß
das Speicherzellenfeld mehrere Speicherzellenblöcke (3-1 bis 3-n) aufweist,
mehrere Lese-Datenpfade (8-1 bis 8-n) vorgesehen sind, wobei die Lese-Datenpfade jeweils einem der Speicherzellenblöcke (3-1 bis 3-n) zum Lesen von Daten zugeordnet sind,
mehrere Schreib-Datenpfade (6-1 bis 6-n) vorgesehen sind, wobei die Schreib-Datenpfade jeweils einem der Speicherzellenblöcke (3-1 bis 3-n) zum Schreiben von Daten zugeordnet sind,
jeweils eine Inverterschaltung (7-1) zwischen einen der Lese-Datenpfade (8-1) und einen der Schreib-Datenpfade (6-1) geschaltet ist.

3. Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß
eine erste Multiplexerschaltung (1) und eine zweite Multiplexerschaltung (2) vorgesehen sind zur Verbindung der einzelnen Lese- und Schreib-Datenpfade (8-1 bis 8-n, 6-1 bis 6- n) mit einer Eingabe-/Ausgabeleitung (10),
die Inverterschaltungen (7-1) jeweils zwischen der ersten beziehungsweise zweiten Multiplexerschaltung (1, 2) und dem Speicherzellenfeld (3) mit den jeweiligen Datenpfaden (8-1, 6-1) verbunden sind.

4. Integrierter Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
in den ersten Datenpfad eine erste Verstärkerschaltung (4- 1) und in den zweiten Datenpfad eine zweite Verstärkerschaltung (5-1) geschaltet sind, die mit einer Datenleitung (9-1) zum Speicherzellenfeld verbunden sind,
ein Eingang der Inverterschaltung (7-1) mit einem Ausgang der ersten Verstärkerschaltung (4-1) und ein Ausgang der Inverterschaltung (7-1) mit einem Eingang der zweiten Verstärkerschaltung (5-1) gekoppelt sind,
eine Steuerschaltung (11, 14) vorgesehen ist, durch die die erste Verstärkerschaltung (4-1) derart ansteuerbar ist, daß diese ausgeschaltet wird, wenn die Inverterschaltung (7-1) eingeschaltet ist.

5. Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß
die Inverterschaltung (7-1) durch ein Invertierungs- Aktivierungssignal (IP) aktivierbar ist,
die Steuerschaltung (11, 14) eine logische Verknüpfungsschaltung (14) aufweist, der das Invertierungs-Aktivierungssignal (IP) und ein Lese-Aktivierungssignal (RE) zugeführt werden und die die erste Verstärkerschaltung (4-1) ansteuert.

6. Integrierter Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Inverterschaltung (7-1) als Tristate-Inverterschaltung ausgeführt ist.

7. Verfahren zum Betrieb eines integrierten Speichers, der in einem Testmodus einem Funktionstest unterzogen wird, bei dem im Testmodus über einen ersten Datenpfad (8-1, 9-1) Daten aus einem Speicherzellenfeld (3) des Speichers ausgelesen werden, speicherintern invertiert, über einen zweiten Datenpfad (6-1, 9-1) in das Speicherzellenfeld (3) zurückgeschrieben und zu einem späteren Zeitpunkt aus dem Speicher ausgegeben werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Zyklus des Auslesens, Invertierens und Zurückschreibens mehrmals durchgeführt wird und die Daten anschließend aus dem Speicher ausgegeben werden.

9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß vorher Speicherzellen identifiziert werden, bei denen für alle durchzuführenden Testsequenzen ein fehlerhaftes Verhalten zu erwarten ist und der Zyklus des Auslesens, Invertierens und Zurückschreibens auf diese Speicherzellen nicht angewendet wird.

10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß in dem Testmodus die Daten in einem von mehreren Lesezyklen mit einem gegenüber anderen Lesezyklen des Speichers minimalen Timing ausgelesen werden.