KR100572333B1 - 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시메모리 장치 - Google Patents

데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시메모리 장치 Download PDF

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KR100572333B1
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Abstract

본 발명은 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로, 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼, 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로, 그리고 상기 삼상태 버퍼와 상기 데이터 래치회로를 연결하는 데이터 라인을 포함한다. 본 발명에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 삼상태 버퍼에 인가되는 래치 인에이블 신호를 이용하여 데이터 라인에 있는 전하를 제거한다. 본 발명에 의하면, 데이터 라인을 디스차지하기 위한 별도의 회로가 불필요하기 때문에 노어 플래시 메모리 장치의 면적을 줄일 수 있다.

Description

데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치 {NOR FLASH MEMORY DEVICE BEING CAPABLE OF SIMPLY DISCHARGING DATA LINE}
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 삼상태 버퍼의 일 실시예를 보여주는 회로도이다.
도 3은 도 1에 도시된 데이터 래치회로의 일 실시예를 보여주는 회로도이다.
도 4는 도 1에 도시된 노어 플래시 메모리의 동작을 보여주기 위한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 메모리 셀 20 : 비트라인 디스차지 회로
100 : 감지 증폭 회로 200 : 삼상태 버퍼
300 : 데이터 래치회로
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치에 관한 것이다.
불휘발성 메모리 장치(Non_Volatile Memory device)는 전원이 끊어져도 저장된 데이터가 없어지지 않고 유지되는 기억장치이다. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.
플래시 메모리 장치는 소비전력이 작고, 정보의 입출력이 자유로워 디지털카메라, 휴대폰, PDA 등 이동기기에 적합하다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라 낸드(NAND)형과 노어(NOR)형으로 크게 나누어진다. 낸드 플래시 메모리 장치는 구조가 비교적 간단해서 메모리 용량을 늘리는데 적합하며 가격도 노어형에 비해 저렴한 편이다. 낸드 플래시 메모리 장치는 주로 USB 저장장치, MP3 플레이어 등에 쓰이는 데이터 저장형 메모리 장치이다. 반면에, 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서 처리 속도가 빠르므로 고속 데이터 처리가 필수적인 이동전화 단말기 등에 많이 쓰인다.
노어 플래시 메모리 장치는 메모리 셀에 저장된 데이터를 읽기 전에 이전의 센싱 과정에서 생겨난 전하를 제거한다. 종래 기술에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 비트라인에 저장된 전하를 제거하기 위해 비트라인 디스차지 회로를 포함하고 있다. 상기 비트라인 디스차지 회로는 비트라인과 접지 사이에 연결된 NMOS 트랜지스터로 구성된다. 상기 비트라인 디스차지 회로에 비트라인 디스차지 신호가 인가되면 비트라인에 남아있는 전하는 제거된다.
한편, 종래 기술에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 데이터 라인에 저장된 전하를 제거하기 위한 데이터 라인 디스차지 회로를 포함하고 있다. 상기 데이터 라인 디스차지 회로는 데이터 라인과 접지 사이에 연결된 NMOS 트랜지스터로 구성된다. 상기 데이터 라인 디스차지 회로에 제어신호가 인가되면 데이터 라인에 남아 있는 전하는 제거된다.
그러나 데이터 라인을 디스차지하기 위한 상기 데이터 라인 디스차지 회로는 각각의 감지 증폭 회로마다 구비되어야 하므로 많은 면적을 차지하는 문제점이 있다. 또한, 읽기 동작이 시작될 때마다 상기 데이터 라인 디스차지 회로를 제어하기 위한 제어신호를 제공해야 하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 각각의 메모리 셀마다 사용되는 데이터 라인 디스차지 회로 및 제어신호를 없앨 수 있는 노어 플래시 메모리 장치를 제공하는데 있다.
본 발명에 따른 노어 플래시 메모리 장치는, 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로; 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; 및 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로를 포함하되, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 래치회로를 초기화하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치 인에이블 신호는 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함한다. 여기에서, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 래치 회로는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다.
또한, 본 발명에 따른 노어 플래시 메모리 장치의 다른 일면은, 비트라인에 연결된 메모리 셀; 상기 비트라인을 디스차지하는 비트라인 디스차지 회로; 상기 비트라인의 전류를 감지 증폭하는 감지 증폭 회로; 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로; 및 상기 삼상태 버퍼 및 데이터 래치회로를 연결하는 데이터 라인을 포함하되, 상기 비트라인 디스차지 회로가 상기 비트라인을 디스차지한 다음에, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인 디스차지 회로는 비트라인 디스차지 신호에 응답하여 상기 비트라인을 디스차지하는 NMOS 트랜지스터인 것을 특징으로 한다.
이 실시예에 있어서, 상기 감지 증폭 회로는 상기 비트라인이 디스차지될 때 그 출력값이 하이 레벨로 설정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치 인에이블 신호는 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함한다. 여기에서, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 래치 회로는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 상기 노어 플래시 메모리 장치(1)는 메모리 셀(10), 비트라인 디스차지 회로(20), 감지 증폭 회로(100), 삼상태 버퍼(200), 그리고 데이터 래치회로(300)를 포함한다.
상기 메모리 셀(Memory Cell; MC)(10)은 플래시 메모리에 사용되는 셀 트랜지스터(cell transistor)이다. 상기 메모리 셀(10)은 P형 반도체 기판의 채널 영역을 사이에 두고 N+ 불순물로 도핑된 소오스(source) 및 드레인(drain)을 갖는다. 그리고 상기 채널 영역 상에 100Å 이하의 얇은 절연막을 사이에 두고 형성된 플로우팅 게이트(floating gate)와 상기 플로우팅 게이트 상에 절연막을 사이에 두고 형성된 제어 게이트(control gate)를 갖는다. 상기 메모리 셀(10)의 소오스, 드레인, 제어 게이트, 그리고 반도체 기판은 각각 프로그램(program), 소거(erase), 및 읽기(read) 동작 시 요구되는 전압들을 인가하기 위한 전원단자들에 연결되어 있다. 제어 게이트는 워드라인(WL)에 연결되며, 드레인은 비트라인(BL)에 연결되며, 소오스는 센싱라인(SL)에 연결된다.
읽기 동작 시, 상기 메모리 셀(10)의 전원단자들에 인가되는 전압은 드레인에 양의 전압(예를 들면, 1V), 게이트에 소정의 전압(예를 들면, 4.5V), 그리고 소오스에 0V 이다. 상기한 조건에 따라 읽기 동작이 수행되면, 프로그램된 셀은 드레인에서 소오스로의 전류통로를 차단하고, 소거된 셀은 전류통로를 형성해준다. 여기에서, 프로그램된 셀(programmed cell)은 '오프 셀(OFF cell)'이라고 하며 데이터 "0"을 저장한다. 그리고 소거된 셀(erased cell)은 '온 셀(ON cell)'이라고 하며 데이터 "1"을 저장한다.
상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 연결된 비트라인(BL)의 전류를 감지 증폭한다. 상기 메모리 셀(10)이 오프 셀(OFF cell)인지 또는 온 셀(ON cell)인지에 따라, 읽기 동작 시 상기 비트라인(BL)에 흐르는 전류의 양은 달라진다.
상기 감지 증폭 회로(100)는 전류 미러(current mirror)를 형성하는 PMOS 트랜지스터들(P1, P2)과, 기준전압(Vref)을 입력받는 NMOS 트랜지스터(N1)를 포함한다. 여기에서, 상기 기준전압(Vref)은 기준전압 발생회로(도시되지 않음)에서 제공된다.
상기 PMOS 트랜지스터(P2)의 게이트와 소오스 사이의 전압이 상기 PMOS 트랜지스터(P2)의 드레솔드 전압(threshold voltage)보다 낮아지면, 상기 PMOS 트랜지스터(P2)의 소오스와 드레인 사이에 형성된 전류통로를 통해 전류가 흐르게 된다. 이때, 상기 PMOS 트랜지스터(P2)에 흐르는 전류의 양이 상기 NMOS 트랜지스터(N1) 에 흐르는 전류의 양보다 많아지면, 상기 감지 증폭 회로(100)의 출력노드(SA0)의 전압 레벨은 상승한다.
상기 삼상태 버퍼(Tri_State Buffer)(200)는 상기 감지 증폭 회로(100)의 출력값을 입력받는다. 상기 삼상태 버퍼(200)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 상기 데이터 래치회로(300)를 초기화한다. 상기 래치 인에이블 신호(ENLAT, nENLAT)는 서로 상보적인 신호이다. 상기 삼상태 버퍼(200)의 구조 및 동작은 후술되는 도 2를 참조하여 상세히 설명된다.
상기 데이터 래치회로(300)는 데이터 라인(Data Line; DL)을 통해 상기 삼상태 버퍼(200)와 연결되어 있다. 상기 데이터 래치회로(300)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 상기 삼상태 버퍼(200)의 출력값을 래치한다. 상기 데이터 래치회로(300)의 구조 및 동작은 후술되는 도 3을 참조하여 상세히 설명된다.
한편, 상기 비트라인 디스차지 회로(20)는 상기 메모리 셀(10)에 저장된 데이터를 읽기 전에 비트라인(BL)에 있는 전하를 제거하기 위한 회로이다. 상기 비트라인 디스차지 회로(20)는 비트라인(BL)에 연결되어 있다. 상기 비트라인 디스차지 회로(20)는 비트라인 디스차지 신호(BLDIS)에 응답하여 상기 비트라인(BL)을 디스차지하는 NMOS 트랜지스터(N2)로 구성된다. 상기 NMOS 트랜지스터(N2)의 드레인은 비트라인(BL)에 연결되며, 소오스는 접지에 연결되며, 게이트는 상기 비트라인 디스차지 신호(BLDIS)를 입력받는다.
상기 비트라인 디스차지 회로(20)가 상기 비트라인(BL)을 디스차지하면, 상기 감지 증폭 회로(100)의 PMOS 트랜지스터(P2)는 턴 온(turn on) 된다. 이때 상기 감지 증폭 회로(100)의 출력노드(SA0)는 하이 레벨로 설정된다. 상기 출력노드(SA0)가 하이 레벨로 설정되어 있는 상태에서, 상기 삼상태 버퍼(200)에 상기 래치 인에이블 신호(ENLAT, nENLAT)가 인가된다. 상기 래치 인에이블 신호(ENLAT, nENLAT)가 인가되면, 상기 데이터 래치회로(300)는 초기화된다. 즉, 데이터 라인(DL)에 있는 전하가 상기 삼상태 버퍼(200)를 통해 빠져 나간다.
일반적으로 노어 플래시 메모리 장치는 읽기 동작 전에 비트라인과 데이터 라인에 있는 전하를 제거하기 위한 수단을 구비하고 있다. 특히, 데이터 라인에 있는 전하를 제거하기 위해 별도로 제어신호와 NMOS 트랜지스터가 필요하다. 본 발명에 따른 노어 플래시 메모리 장치(1)는 읽기 동작 전에 삼상태 버퍼(200)에 인가되는 래치 인에이블 신호(ENLAT, nENLAT)를 이용하여 데이터 라인(DL)에 있는 전하를 제거한다.
도 2는 도 1에 도시된 삼상태 버퍼의 일 실시예를 보여주는 회로도이다. 도 2를 참조하면, 상기 삼상태 버퍼(200)는 상기 감지 증폭 회로(도 1 참조)(100)의 출력노드(SA0) 및 데이터 라인(DL)에 연결되는 인버터를 포함한다. 상기 인버터는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)로 구성된다. 상기 인버터는 상기 감지 증폭 회로(100)의 출력값을 반전시킨다.
상기 삼상태 버퍼(200)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 동작한다. 상기 삼상태 버퍼(200)는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)를 더 포함한다. 상기 PMOS 트랜지스터(P4)는 전원단자(VCC)와 상기 인버터 사이에 연결되어 있다. 상기 NMOS 트랜지스터(N4)는 상기 인버터와 접지 사이에 연결되어 있 다. 상기 PMOS 트랜지스터(P4)는 래치 인에이블 신호(nENLAT)를 입력받으며, 상기 NMOS 트랜지스터(N4)는 래치 인에이블 신호(ENLAT)를 입력받는다.
상기 감지 증폭 회로(100)의 출력값이 하이 레벨로 설정된 상태에서, 상기 래치 인에이블 신호(ENLAT)가 활성화되면 상기 데이터 라인(DL)에 있는 전하는 제거된다. 즉, 상기 데이터 라인(DL)에 있는 전하는 NMOS 트랜지스터들(N3, N4)을 통해 접지로 빠져 나간다.
도 3은 도 1에 도시된 데이터 래치회로의 일 실시예를 보여주는 회로도이다. 도 3을 참조하면, 상기 데이터 래치회로(300)는 2개의 인버터(INV1, INV2)와 패스 트랜지스터(PT1)를 포함한다.
상기 인버터(INV1, INV2)는 데이터 라인(DL)을 통해 입력된 데이터를 래치한다. 상기 패스 트랜지스터(PT1)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 턴 온(turn on) 된다. 즉, 상기 래치 인에이블 신호(ENLAT)가 활성화될 때, 상기 데이터 래치회로(300)는 삼상태 버퍼(도 1 참조)(200)의 출력값을 래치한다.
도 4는 도 1에 도시된 노어 플래시 메모리의 동작을 보여주기 위한 타이밍도이다. 이하에서는 읽기 동작 전에 데이터 라인이 디스차지되는 동작이 도 1 및 도 4를 참조하여 설명된다.
먼저, 비트라인 디스차지 신호(BLDIS)가 활성화되면, 감지 증폭 회로(100)의 출력노드(SA0)는 하이 레벨로 설정된다. 상기 감지 증폭 회로(100)의 출력노드(SA0)가 하이 레벨로 설정된 상태에서, 삼상태 버퍼(200)에 래치 인에이블 신호(ENLAT, nENLAT)가 입력된다. 상기 래치 인에이블 신호(ENLAT, nENLAT)가 입력되 면, 데이터 라인(DL)에 있는 전하는 제거된다.
다음에, 다시 래치 인에이블 신호가(ENLAT, nENLAT)가 상기 삼상태 버퍼(200) 및 데이터 래치회로(300)에 입력되면, 상기 데이터 래치회로(300)는 상기 삼상태 버퍼(200)의 출력값을 래치하게 된다. 도 4에 도시된 바와 같이, 메모리 셀(10)이 프로그램된 셀(programmed cell), 즉 오프 셀(OFF Cell)이면 상기 데이터 라인(DL)은 하이 레벨 상태에 있다. 반면에, 상기 메모리 셀(10) 소거된 셀(erased cell), 즉 온 셀(ON Cell)이면 상기 데이터 라인(DL)은 로우 레벨 상태에 있다.
본 발명에 따른 노어 플래시 메모리 장치(1)는 데이터 래치회로(300)의 입력단에 데이터 라인(DL)의 전하를 제거하기 위한 수단을 별도로 구비할 필요가 없다. 본 발명에 따른 노어 플래시 메모리 장치(1)는 읽기 동작 전에 삼상태 버퍼(200)에 래치 인에이블 신호(ENLAT, nENLAT)를 인가하여 데이터 라인(DL)에 있는 전하를 제거한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 삼상태 버퍼에 래치 인에이블 신호를 인가하여 데이터 라인에 있는 전하를 제거 할 수 있다. 따라서 본 발명에 따른 노어 플래시 메모리 장치에 의하면, 데이터 라인 디스차지 회로가 불필요하기 때문에 노어 플래시 메모리 장치의 면적을 줄일 수 있다. 또한, 본 발명에 따른 노어 플래시 메모리 장치에 의하면, 읽기 동작 전에 데이터 라인 디스차지 회로를 제어하기 위한 신호를 제공해야 하는 불편을 해소할 수 있다.

Claims (10)

  1. 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로;
    상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; 및
    상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로를 포함하되,
    상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 래치회로를 초기화하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 래치 인에이블 신호는, 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함하되, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 래치 회로는, 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  5. 비트라인에 연결된 메모리 셀;
    상기 비트라인을 디스차지하는 비트라인 디스차지 회로;
    상기 비트라인의 전류를 감지 증폭하는 감지 증폭 회로;
    상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼;
    상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로; 및
    상기 삼상태 버퍼 및 데이터 래치회로를 연결하는 데이터 라인을 포함하되,
    상기 비트라인 디스차지 회로가 상기 비트라인을 디스차지한 다음에, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 비트라인 디스차지 회로는 비트라인 디스차지 신호에 응답하여 상기 비트라인을 디스차지하는 NMOS 트랜지스터인 것을 특징으로 하는 노어 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 감지 증폭 회로는, 상기 비트라인이 디스차지될 때 그 출력값이 하이 레벨로 설정되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  8. 제 5 항에 있어서,
    상기 래치 인에이블 신호는, 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  9. 제 5 항에 있어서,
    상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함하되, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  10. 제 5 항에 있어서,
    상기 데이터 래치 회로는, 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치.
KR1020040088986A 2004-11-03 2004-11-03 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시메모리 장치 KR100572333B1 (ko)

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