KR20080049662A

KR20080049662A - 반도체 기억 장치

Info

Publication number: KR20080049662A
Application number: KR1020070122752A
Authority: KR
Inventors: 요시노부 가네다
Original assignee: 산요덴키가부시키가이샤; 산요 세미컨덕터 컴퍼니 리미티드
Priority date: 2006-11-30
Filing date: 2007-11-29
Publication date: 2008-06-04
Also published as: US7675784B2; JP2008140431A; KR100893474B1; JP5022681B2; US20080130369A1

Abstract

반도체 기억 장치에서, 동작 전압, 동작 온도, 프로세스 파라미터의 변동 등의 동작 환경의 변화가 생겨도, 충전, 방전의 타이밍을 최적으로 자동 조정하여, 고속 판독을 가능하게 한다. 비트선 BL에 대응하여, 2배의 배선 부하를 갖는 제1 및 제2 더미 비트선 DBL1, DBL2를 설치한다. 그리고, 제1 더미 비트선 DBL1의 전압을 검지하는 제1 검지 회로(17)를 설치하고, 제1 검지 신호 MONI(1)에 기초하여 충전 시간을 제어한다. 또한, 제2 더미 비트선 DBL2의 전압을 검지하는 제2 검지 회로(19)를 설치하고, 제2 검지 신호 MONI(2)에 기초하여 방전 시간을 제어한다. 그리고, 제2 검지 신호 MONI(2)에 따라서, 비트선 BL의 전압을 센스하는 센스 앰프(12)를 활성화시킨다.

메모리 어레이, 센스 앰프, 판독 제어 회로, 프리차지 트랜지스터, 인버터

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억 장치에 관한 것으로, 특히 메모리 셀 트랜지스터가 접속된 비트선을 충전하고, 그 후 메모리 셀 트랜지스터에 기억된 데이터에 따라서 비트선을 방전함으로써, 메모리 셀 트랜지스터에 기억된 데이터의 판독을 행하는 반도체 기억 장치에 관한 것이다.

근년, 불휘발성 메모리는, 휴대 전화기나 디지털 카메라 등의 민생품에 그치지 않고, 높은 데이터 유지의 신뢰성이 요구되는 차량 탑재, 항공, 의료 기기, ID 카드 등에도 채용되고 있다.

일반적인 불휘발성 메모리로서 EEPR0M(Electronically Erasable and Programmable Read 0nly Memory)이 알려져 있다. 이것은, 플로팅 게이트(부유 게이트)에 소정의 전하량이 축적되어 있는지의 여부에 의해, 2치 또는 그 이상의 다치의 디지털 데이터를 기억하고, 그 전하량에 따른 채널의 도통의 변화를 검지함으로써, 디지털 데이터를 판독할 수 있는 것이다. 또한, 이 EEPROM은, 반도체 기판 상에 플로팅 게이트와 제어 게이트가 순차적으로 적층된 구조를 갖는 스택 게이트형(Stacked-Gate Type)과, 플로팅 게이트와 제어 게이트가 모두 반도체 기판의 채 널과 대향하는 구조를 갖는 스플리트 게이트형(Split-Gate Type)으로 분류된다.

도 3은, 스플리트 게이트형 EEPROM의 1개의 메모리 셀 트랜지스터 MT의 구조를 도시하는 단면도이다. P형 반도체 기판(101)의 표면에 소정 간격을 두고 n+형의 드레인(102) 및 n+형의 소스(103)가 형성되고, 그들 사이에 채널(104)이 형성되어 있다. 이 채널(104)의 일부 상 및 소스(103)의 일부 상에는, 게이트 절연막(105)을 개재하여 플로팅 게이트(106)가 형성되어 있다. 플로팅 게이트(106) 상에는, 게이트 절연막(105)에 비해 두꺼운 절연막(107)이 형성되어 있다.

또한, 플로팅 게이트(106)의 측면 및 두꺼운 절연막(107)의 상면의 일부를 피복하도록 터널 절연막(108)이 형성되어 있다. 터널 절연막(108) 상 및 채널(104)의 일부 상에는 제어 게이트(109)가 형성되어 있다.

상술한 구성의 메모리 셀 트랜지스터 MT의 동작을 설명하면 이하와 같다. 우선, 데이터 「0」의 기입 시에는, 제어 게이트(109)와 소스(103)에 소정의 전압(예를 들면, P형 반도체 기판(101)에 0V, 제어 게이트(109)에 2V), 소스(103)에 고전압(예를 들면, 10V)을 인가하고, 채널(104)에 전류를 흘림으로써, 게이트 절연막(105)을 통하여 플로팅 게이트(106)에 채널 핫 일렉트론(Channel Hot Electron)을 주입한다. 플로팅 게이트(106)에 주입된 채널 핫 일렉트론은 전하로서 플로팅 게이트(106) 내에 유지된다.

한편, 상기 메모리 셀 트랜지스터 MT에 기억된 데이터 「0」을 소거할 때에는, 드레인(102) 및 소스(103)를 접지하고, 제어 게이트(109)에 소정의 고전압(예를 들면, 13V)을 인가함으로써, 터널 절연막(108)에 파울러 노드하임 터널 전 류(Fowler-Nordheim Tunneling Current)를 흘리고, 플로팅 게이트(106)에 축적된 전자를 제어 게이트(109)에 뽑아낸다. 이 소거에 의해, 메모리 셀 트랜지스터 MT에 기억된 데이터는 「1」로 된다.

또한, 상기 메모리 셀 트랜지스터 MT에 기억된 데이터를 판독할 때에는, 제어 게이트(109) 및 드레인(102)에 소정의 전압(예를 들면, 제어 게이트(109)에 3V, 드레인(102)에 1V)을 인가한다. 그렇게 하면, 플로팅 게이트(106)에 축적된 전자의 전하량에 따라서, 소스ㆍ드레인간에 셀 전류 Ic가 흐른다. 데이터 「0」이 기입되어 있는 경우에는 메모리 셀 트랜지스터 MT의 임계값은 높아지므로, 셀 전류 Ic는 통상 0㎂ 정도로 작아지고, 데이터 「1」이 기입되어 있는 경우에는 메모리 셀 트랜지스터 MT의 임계값은 낮아지므로, 셀 전류 Ic는 통상 40㎂ 정도로 된다. 상술한 기술은, 예를 들면 특허 문헌 1에 기재되어 있다.

데이터의 판독 방식으로서, 셀 전류 Ic를 기준 전류 Iref와 비교함으로써, 메모리 셀 트랜지스터에 기억된 데이터가 「0」인지, 「1」인지를 판정하는 전류 센스 방식과, 셀 전류 Ic를 전압으로 변환하고, 그 전압과 기준 전압 Vref와 비교함으로써, 메모리 셀 트랜지스터에 기억된 데이터가 「0」인지, 「1」인지를 판정하는 전압 센스 방식이 있다.

이하, 전압 센스 방식의 판독 회로의 구성에 대해 도 4를 참조하여 설명한다. 도 3에 도시한 메모리 셀 트랜지스터가 복수개 매트릭스 형상으로 배치되어, 메모리 어레이(1)를 형성하고 있다. 도 4에서는, 1개의 메모리 셀 트랜지스터 MT만을 도시하고 있다. 메모리 셀 트랜지스터 MT는 Y 방향으로 연장되는 비트선 BL 과, X 방향으로 연장되는 워드선 WL의 교차점에 대응하여 설치되고, 메모리 셀 트랜지스터 MT의 소스(103)는 X 방향으로 연장되는 소스선 SL에 접속되고, 드레인(102)은 비트선 BL에 접속되고, 제어 게이트(109)는 워드선 WL에 접속되어 있다.

부호 2는 비트선 BL의 전압과 기준 전압 Vref(0<Vref<Vcc)를 비교하는 센스 앰프이며, 판독 제어 회로(3)로부터 센스 인에이블 신호 SAENB에 의해 활성화된다. 부호 4는 비트선을 H 레벨(전원 전압 Vcc)에 프리차지하는, 프리차지 트랜지스터이다. 프리차지 트랜지스터(4)는 P 채널형 M0S 트랜지스터로 형성되고, 그 게이트에 판독 제어 회로(3)로부터의 프리차지 인에이블 신호 PC가 인버터(5)를 통하여 입력된다.

판독 제어 회로(3)는, 도 5에 도시한 회로로 구성되고, 리드 인에이블 신호 RDE를 지연하는 제1 지연 회로(31), 이 제1 지연 회로(31)의 출력을 지연하는 제2 지연 회로(32), 리드 인에이블 신호 RDE와 제1 지연 회로(31)의 출력의 반전 신호의 논리곱을 취하는 AND 회로(33)를 구비한다. 제1 및 제2 지연 회로(31, 32)는 저항과 용량으로 구성되어 있다. 그리고, AND 회로(33)의 출력으로부터 프리차지 인에이블 신호 PC가 얻어지고, 제2 지연 회로(32)의 출력으로부터 센스 인에이블 신호 SAENB가 얻어진다.

이 판독 회로의 동작에 대해 도 6을 참조하여 설명한다. 워드선 WL이 H 레벨로 상승하면, 메모리 셀 트랜지스터 MT가 선택 상태로 된다. 그리고, 리드 인에이블 신호 RDE가 H 레벨로 상승하면, 프리차지 인에이블 신호 PC가 기간 t1 동안, H 레벨로 상승한다. 프리차지 인에이블 신호 PC가 H 레벨로 상승하면, 프리차지 트랜지스터(4)가 온하고, 비트선 BL이 H 레벨로 충전된다.

그 후, 기간 t2가 경과되면, 센스 인에이블 신호 SAENB가 H 레벨로 상승하여, 센스 앰프(2)가 활성화된다. 이 기간 t2 중에, 메모리 셀 트랜지스터 MT에 기억된 데이터의 판독이 행해진다. 즉, 메모리 셀 트랜지스터 MT에 기억된 데이터가 「1」인 경우에는, 셀 전류 Ic가 흐르고, 비트선 BL은 L 레벨(접지 전압 Vss)로 방전된다. 이 경우, 센스 앰프(2)의 출력은, L 레벨로 된다. 한편, 메모리 셀 트랜지스터 MT에 기억된 데이터가 「0」인 경우에는, 셀 전류(1c)는 거의 흐르지 않으므로, 비트선 BL의 전압은 H 레벨을 유지한다. 이 경우, 센스 앰프(2)의 출력은, H 레벨로 된다.

기간 t1은 제1 지연 회로(31)의 지연 시간에 의해 결정되고, 기간 t2는 제2 지연 회로(32)의 지연 시간에 의해 결정된다.

[특허 문헌 1] 일본 특허 공개 제2000-173278호 공보

상술한 바와 같이, 판독 동작에서, 비트선 BL을 충전하고, 그 후 방전하는 동작이 행해지지만, 충전 및 방전에 요하는 기간 t1, t2(= 판독 시간)는 각각 제1 지연 회로(31), 제2 지연 회로(32)에 의해 설정된다. 그 때문에, 이 판독 회로에서는, 동작 전압, 동작 온도, 프로세스 파라미터의 변동 등의 동작 환경을 고려하여, 그들 워스트 케이스에서 판독 동작이 가능해지도록 기간 t1, t2를 설정하게 된다. 그렇게 하면, 워스트 케이스가 아닌 조건 하에서는, 판독 시간에 불필요한 마 진이 발생하게 되어, 고속 판독 동작을 할 수 없다고 하는 문제가 있었다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 기억 장치는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터가 접속된 비트선과, 센스 인에이블 신호에 의해 활성화되고, 상기 비트선의 전압을 센스하는 센스 앰프와, 제1 더미 메모리 셀 트랜지스터와, 상기 제1 더미 메모리 셀 트랜지스터가 접속되고, 상기 비트선보다 큰 배선 부하를 갖는 제1 더미 비트선과, 상기 제1 더미 비트선의 전압을 검지하는 제1 검지 회로와, 상기 비트선 및 제1 더미 비트선을 충전하는 프리차지 회로와, 제2 더미 메모리 셀 트랜지스터와, 상기 제2 더미 메모리 셀 트랜지스터가 접속되고, 상기 비트선보다 큰 배선 부하를 갖는 제2 더미 비트선과, 상기 비트선 및 상기 제2 더미 비트선을 방전하는 방전 회로와, 상기 제2 더미 비트선의 전압을 검지하는 제2 검지 회로와, 리드 인에이블 신호에 따라서 상기 프리차지 회로의 충전 동작을 개시시키고, 상기 제1 검지 회로의 제1 검지 신호에 따라서, 상기 프리차지 회로의 충전 동작을 종료시킴과 함께 상기 방전 회로의 방전 동작을 개시시키고, 상기 제2 검지 회로의 제2 검지 신호에 따라서, 상기 센스 인에이블 신호를 출력하는 판독 제어 회로를 구비하는 것을 특징으로 한다.

본 발명의 반도체 기억 장치에 따르면, 동작 전압, 동작 온도, 프로세스 파라미터의 변동 등의 동작 환경의 변화가 생겨도, 충전, 방전의 타이밍을 최적으로 자동 조정할 수 있다. 이에 의해, 불필요한 동작 마진을 없애어, 고속 판독이 가능하게 된다.

다음으로, 본 발명의 실시 형태에 따른 반도체 기억 장치에 대해, 도면을 참조하면서 설명한다. 도 1은, 본 발명의 반도체 기억 장치의 회로도이다. 도 3에 도시한 메모리 셀 트랜지스터가 복수개 매트릭스 형상으로 배치되고, 메모리 어레이(11)를 형성하고 있다. 도 1에서는, 1개의 메모리 셀 트랜지스터 MT, 이에 대응하는 4개의 더미 메모리 셀 트랜지스터 DMT만을 도시하고 있다. 메모리 셀 트랜지스터 MT는 Y 방향으로 연장되는 비트선 BL과, X 방향으로 연장되는 워드선 WL의 교차점에 대응하여 설치되고, 메모리 셀 트랜지스터 MT의 소스(103)는 X 방향으로 연장되는 소스선 SL에 접속되고, 드레인(102)은 비트선 BL에 접속되고, 제어 게이트(109)는 워드선 WL에 접속되어 있다.

부호 12는 비트선 BL의 전압과 기준 전압 Vref(0<Vref<Vcc)를 비교하는 센스 앰프이며, 판독 제어 회로(13)로부터의 H 레벨의 센스 인에이블 신호 SAENB에 의해 활성화된다. 부호 14는 비트선 BL을 H 레벨(전원 전압 Vcc)로 충전하는, 프리차지 트랜지스터이다. 프리차지 트랜지스터(14)는 P 채널형 MOS 트랜지스터로 형성되고, 그 게이트에 판독 제어 회로(13)로부터의 프리차지 인에이블 신호 PC가 인버터(15)를 통하여 입력된다.

또한, Y 방향으로 연장되는 제1 더미 비트선 DBL1이 설치되어 있다. 이 제1 더미 비트선 DBL1은 비트선 BL의 충전을 검지하기 위해 설치되고, 2개의 비트선 BL 을 배선 ML1에 의해 직렬로 접속한 것이다. 워드선 WL과 제2 더미 비트선 DBL2의 교차점에 대응하여, 메모리 셀 트랜지스터 MT와 동일한 구조를 갖는 2개의 더미 메모리 셀 트랜지스터 DMT가 설치되어 있다. 더미 메모리 셀 트랜지스터 DMT의 소스(103)는, 메모리 셀 트랜지스터 MT와 마찬가지로, 소스선 SL에 접속되고, 드레인(102)은 비트선 BL에 접속되고, 제어 게이트(109)는 워드선 WL에 접속되어 있다.

제1 더미 비트선 DBL1에는 비트선 BL과 마찬가지로, 프리차지 트랜지스터(16)가 접속되어 있다. 또한, 제1 더미 비트선 DBL1의 전압을 검지하는 제1 검지 회로(17)가 설치되어 있다. 제1 검지 회로(17)는 2단의 CMOS 인버터로 형성되어 있다.

제1 검지 회로(17)로부터 제1 검지 신호 MONI(1)가 얻어진다. 제1 검지 신호 MONI(1)는 비트선 BL이 H 레벨(전원 전압 Vcc)로 충전된 것을 검지하는 신호이다. 즉, 비트선 BL과 제1 더미 비트선 DBL1은 동시에 충전된다. 제1 더미 비트선 DBL1은 비트선 BL의 2배의 배선 부하를 갖고 있으므로, 제1 더미 비트선 DBL1의 전압이 1/2 Vcc로 상승한 시점에서, 비트선 BL은 Vcc로 충전되어 있게 된다. 따라서, 제1 검지 회로(17)의 초단의 CMOS 인버터의 임계값을 1/2 Vcc로 설정해 두면, 비트선 BL은 Vcc로 충전된 것을 검지할 수 있다. 비트선 BL이 Vcc에 도달한 것을 직접 검지하기 위해서는, 검지 회로를 저항 분할 회로와 작동 증폭기 등으로 구성해야만 하고, 복잡하면서 검지 속도가 느리지만, 본 발명에 따르면 1/2 Vcc를 검지하면 되므로, 단순한 CMOS 인버터로 검지 회로를 구성할 수 있어, 고속이면서 초소형이다.

또한, Y 방향으로 연장되는 제2 더미 비트선 DBL2가 설치되어 있다. 이 제2 더미 비트선 DBL2는 비트선 BL의 방전을 검지하기 위해 설치되고, 2개의 비트선 BL을 배선 ML2에 의해 직렬로 접속한 것이다. 워드선 WL과 제1 더미 비트선 DBL1의 교차점에 대응하여, 메모리 셀 트랜지스터 MT와 동일한 구조를 갖는 2개의 더미 메모리 셀 트랜지스터 DMT가 설치되어 있다. 더미 메모리 셀 트랜지스터 DMT의 소스(103)는, 메모리 셀 트랜지스터 MT와 마찬가지로, 소스선 SL에 접속되고, 드레인(102)은 비트선 BL에 접속되고, 제어 게이트(109)는 워드선 WL에 접속되어 있다.

제2 더미 비트선 DBL2에는, 프리차지 트랜지스터(18)가 접속되어 있다. 프리차지 트랜지스터(18)는, 제1 더미 비트선 BL2보다도 전에 제2 더미 비트선 BL2의 Vcc로의 충전을 완료시킨다. 그리고, 프리차지 트랜지스터(18)는, 비트선 BL의 충전을 검지하는 제1 검지 신호 MONI(1)에 따라서, 오프한다. 2개의 더미 메모리 셀 트랜지스터 DMT에는, 미리 데이터 「1」을 기억해 둔다. 이에 의해, 제2 더미 메모리 셀 트랜지스터 DBL2의 방전이 개시된다. 비트선 BL에 접속된 메모리 셀 트랜지스터 MT에 데이터 「1」이 기억되어 있으면, 비트선 BL과 제2 더미 비트선 DBL2의 방전은 동시에 개시한다.

또한, 제2 더미 비트선 DBL2의 전압을 검지하는 제2 검지 회로(19)가 설치되어 있다. 제2 검지 회로(19)도, 제1 검지 회로(17)와 마찬가지로, 2단의 CM0S 인버터로 형성되어 있다. 제2 검지 회로(19)의 초단의 CMOS 인버터의 임계값은 1/2 Vcc로 설정되어 있다. 제2 더미 비트선 DBL2는 비트선 BL의 2배의 배선 부하를 갖고 있으므로, 제2 더미 비트선 DBL2의 전압이 1/2 Vcc로 저하한 시점에서, 비트선 BL은 L 레벨(접지 전압 Vss)로 도달하여, 방전이 완료되어 있게 된다. 따라서, 제2 검지 회로(19)에 의해, 비트선 BL의 방전 완료(비트선 BL에의 데이터 「1」의 판독의 완료)를 검지할 수 있다.

상술한 판독 회로의 동작에 대해 도 2를 참조하여 설명한다. 워드선 WL이 H 레벨로 상승하면, 메모리 셀 트랜지스터 MT가 선택 상태로 된다. 초기 상태에서, 비트선 BL 및 제1 더미 비트선 DBL1은 L 레벨(접지 전압 Vss)로 설정되고, 제2 더미 비트선 DBL2는 H 레벨(전원 전압 Vcc)로 설정되어 있다고 한다. 그리고, 리드 인에이블 신호 RDE가 H 레벨로 상승하면, 프리차지 인에이블 신호 PC가 H 레벨로 상승한다. 프리차지 인에이블 신호 PC가 H 레벨로 상승하면, 프리차지 트랜지스터(14, 16)가 온하고, 비트선 BL, 제1 더미 비트선 DBL1의 충전이 개시된다. 그리고, 제1 더미 비트선 DBL1이 1/2 Vcc에 도달하면, 제1 검지 신호 MONI(1)가 H 레벨로 상승하고, 이에 기초하여 판독 제어 회로(13)에 의해 프리차지 인에이블 신호 PC는 L 레벨로 하강한다. 이에 의해, 프리차지 트랜지스터(14, 16)는 오프하여, 비트선 BL의 프리차지가 완료된다.

그렇게 하면, 메모리 셀 트랜지스터 MT에 데이터 「1」이 기억되어 있으면, 메모리 셀 트랜지스터 MT에 흐르는 셀 전류 Ic에 의해, 비트선 BL의 방전이 개시된다. 또한, 판독 제어 회로(13)는 제1 검지 신호 MONI(1)의 상승에 기초하여, 프리차지 트랜지스터(18)를 오프로 하므로, 더미 메모리 셀 트랜지스터 DMT에 흐르는 셀 전류(1c)에 의해, 제2 더미 비트선 BL2의 방전도 동시에 개시한다.

그리고, 제2 더미 비트선 DBL2가 1/2 Vcc까지 저하하면, 제2 검지 신호 MONI(2)가 H 레벨로 상승한다. 판독 제어 회로(13)는, 이에 기초하여 H 레벨의 센스 인에이블 신호 SAENB를 센스 앰프(12)에 출력한다. 이에 의해, 센스 앰프(12)가 활성화되어, 비트선 BL의 전위와 기준 전압 Vref를 비교함으로써 판독을 행할 수 있다. 또한, 메모리 셀 트랜지스터 MT에 데이터 「0」이 기억되어 있으면, 메모리 셀 트랜지스터 MT에는 거의 전류가 흐르지 않으므로, 비트선 BL의 전압은 Vcc를 유지한다.

이상과 같이, 상술한 회로에 따르면, 동작 전압(Vcc), 동작 온도, 프로세스 파라미터의 변동 등의 동작 환경의 변화가 생겨도 비트선 BL의 충전 및 방전의 타이밍을 제1 및 제2 더미 비트선 DBL1, DBL2의 전압을 검지함으로써, 자동 조정할 수 있다. 이에 의해, 불필요한 동작 마진을 없애어, 고속 판독이 가능하게 된다.

또한, 상술한 회로에서는, 제1 및 제2 더미 비트선 DBL1, DBL2는 통상의 2개의 비트선 BL을 직렬로 접속하여 형성하고 있지만, 3개 이상의 비트선 BL을 직렬 접속하여 형성하여도 된다. 그 경우에는, 제1 및 제2 검지 회로(17, 19)의 CMOS 인버터의 임계값을 조정할 필요가 있다.

또한, 상술한 회로에서, 제2 검지 회로(19)의 제2 검지 신호 MONI(2)에 의해, 제2 더미 비트선 DBL2의 방전 시간을 알 수 있지만, 이 제2 검지 신호 MONI(2)를 이용하여, 워드선 WL의 판독 시의 전압을 조정하는 것도 가능하다. 즉, 메모리 셀 트랜지스터 MT는 데이터의 기입, 소거를 몇 번이나 반복하면 열화하여, 소거 시(데이터「1」시)의 셀 전류 Ic가 감소하여, 비트선 BL의 방전이 불충분하게 된다고 하는 문제가 있다. 그래서, 판독 제어 회로(13)는, 제2 검지 신호 MONI(2)에 기초하여, 방전 시간이 임의의 시간보다 길어졌을 때에, 워드선 WL의 판독 시의 전압을 높은 값으로 변경하여, 셀 전류 Ic를 증가시킨다. 이에 의해, 방전 시간(판독 시간)을 단축할 수 있다.

도 1은 본 발명의 실시 형태에 따른 반도체 기억 장치의 회로도.

도 2는 본 발명의 실시 형태에 따른 반도체 기억 장치의 동작 타이밍도.

도 3은 종래의 반도체 기억 장치의 회로도.

도 4는 도 1의 판독 제어 회로의 회로도.

도 5는 종래의 반도체 기억 장치의 동작 타이밍도.

도 6은 스플리트 게이트형 EEPROM의 메모리 셀을 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11 : 메모리 어레이

2, 12 : 센스 앰프

3, 13 : 판독 제어 회로

4, 14, 16, 18 : 프리차지 트랜지스터

5, 15 : 인버터

17 : 제1 검지 회로

19 : 제2 검지 회로

31 : 제1 지연 회로

32 : 제2 지연 회로

33 : AND 회로

101 : P형 반도체 기판

102 : 드레인

103 : 소스

104 : 채널

105 : 게이트 절연막

106 : 플로팅 게이트

107 : 두꺼운 절연막

108 : 터널 절연막

109 : 제어 게이트

BL : 비트선

DBL1 : 제1 더미 비트선

DBL2 : 제2 더미 비트선

DMT : 더미 메모리 셀 트랜지스터

ML1, ML2 : 배선

MT : 메모리 셀 트랜지스터

SL : 소스선

WL : 워드선

Claims

메모리 셀 트랜지스터와,

상기 메모리 셀 트랜지스터가 접속된 비트선과,

센스 인에이블 신호에 의해 활성화되고, 상기 비트선의 전압을 센스하는 센스 앰프와,

제1 더미 메모리 셀 트랜지스터와,

상기 제1 더미 메모리 셀 트랜지스터가 접속되고, 상기 비트선보다 큰 배선 부하를 갖는 제1 더미 비트선과,

상기 제1 더미 비트선의 전압을 검지하는 제1 검지 회로와,

상기 비트선 및 제1 더미 비트선을 충전하는 프리차지 회로와,

제2 더미 메모리 셀 트랜지스터와,

상기 제2 더미 메모리 셀 트랜지스터가 접속되고, 상기 비트선보다 큰 배선 부하를 갖는 제2 더미 비트선과,

상기 비트선 및 상기 제2 더미 비트선을 방전하는 방전 회로와,

상기 제2 더미 비트선의 전압을 검지하는 제2 검지 회로와,

리드 인에이블 신호에 따라서 상기 프리차지 회로의 충전 동작을 개시시키고,

상기 제1 검지 회로의 제1 검지 신호에 따라서, 상기 프리차지 회로의 충전 동작을 종료시킴과 함께 상기 방전 회로의 방전 동작을 개시시키고, 상기 제2 검지 회로의 제2 검지 신호에 따라서, 상기 센스 인에이블 신호를 출력하는 판독 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 더미 비트선은, 상기 비트선을 복수개, 직렬로 접속하여 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서,

상기 제1 및 제2 검지 회로는, 인버터로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 판독 제어 회로는, 상기 제2 검지 신호에 기초하여, 상기 메모리 셀 트랜지스터에 접속된 워드선의 판독 시의 전압을 조정하는 것을 특징으로 하는 반도체 기억 장치.